JP4776675B2 - 半導体メモリカード - Google Patents

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尚久 奥村
清和 岡田
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Description

本発明は半導体メモリカードに関する。
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカード（半導体メモリカード）は、急速に小型化と高容量化が進められている。小型化されたメモリカードを実現するために、メモリ素子やコントローラ素子等の半導体素子は配線基板上に積層して搭載されている。さらに、メモリ素子自体も配線基板上に多段に積層される場合が多くなってきている。半導体素子の電極パッドはワイヤボンディングを適用し、金属ワイヤ（ボンディングワイヤ）を介して配線基板の接続パッドと電気的に接続される。
メモリカードの高容量化を実現する上で、メモリ素子やコントローラ素子等の半導体素子の配線基板上における積層構造（搭載構造）の改良に加えて、メモリ素子自体の高密度化とそれに基づく高容量化が進められている。また、メモリ素子の外形形状は高容量化を図る上で大形化する傾向にある。ここで、メモリカードはＳＤTM規格等で外形寸法が規定されている。さらに、メモリカードの外周にはカードスロットに装着する際のカードの前後や表裏の向きを示す切り欠き部等が設けられている（特許文献１参照）。
メモリカード用の配線基板上に大形化されたメモリ素子を搭載する場合、配線基板とメモリ素子との接続が困難になるおそれがある。これは配線基板上に搭載可能なメモリ素子の数やサイズを制約する要因となる。例えば、複数のメモリ素子（半導体素子）に対してワイヤボンディングを実施するためには、短辺側に設けられた電極パッドを露出させるように、複数のメモリ素子を階段状に積層することが考えられる（特許文献２参照）。
短辺側に電極パッドを設けたメモリ素子を階段状に積層した場合、メモリ素子の積層数が増加するにつれて階段方向の長さが長くなり、配線基板に対する素子占有面積が増加する。これは配線基板に搭載可能なメモリ素子数を制約する要因となり、メモリカードに求められている高容量化を妨げる結果となる。さらに、短辺片側パッド構造を有するメモリ素子では高密度化や高機能化等に基づく電極数の増加に対応できないおそれがある。
特開２００７−２９３８００号公報 特開２００５−３０２８７１号公報
本発明の目的は、配線基板とメモリ素子との接続を確保した上で、配線基板に搭載するメモリ素子の電極数の増加、素子形状の大型化、素子搭載数の増加等への対応を図った半導体メモリカードを提供することにある。
本発明の態様に係る半導体メモリカードは、略矩形状の外形形状と、外部接続端子を備える第１の面と、素子搭載部と少なくとも第１の長辺に沿った第１のパッド領域および第２の長辺に沿った第２のパッド領域に配置された接続パッドとを備える第２の面とを有する配線基板と；長辺に沿って配列された電極パッドを有する複数の第１のメモリ素子を備え、前記複数の第１のメモリ素子は前記長辺が前記配線基板の前記第１のパッド領域の近傍に位置すると共に前記電極パッドが露出するように、前記配線基板の前記素子搭載部上に階段状に積層されている第１の素子群と；長辺に沿って配列された電極パッドを有する複数の第２のメモリ素子を備え、前記複数の第２のメモリ素子は前記長辺が前記配線基板の前記第２のパッド領域の近傍に位置すると共に前記電極パッドが露出するように、前記第１の素子群上に前記第１の素子群の階段方向とは逆方向に向けて階段状に積層されている第２の素子群と；前記第２の素子群上に配置され、少なくとも一つの外形辺に沿って配列された電極パッドを有するコントローラ素子と；前記第１のパッド領域に配置された前記接続パッドと前記複数の第１のメモリ素子の前記電極パッドとを電気的に接続する第１の金属ワイヤと；前記第２のパッド領域に配置された前記接続パッドと前記複数の第２のメモリ素子の前記電極パッドとを電気的に接続する第２の金属ワイヤと；前記配線基板の前記接続パッドと前記コントローラ素子の前記電極パッドとを電気的に接続する第３の金属ワイヤと；前記第１および第２の素子群と前記コントローラ素子とを前記第１ないし第３の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層とを具備することを特徴としている。
本発明の態様に係る半導体メモリカードによれば、配線基板と電極数が多いメモリ素子との接続を確保した上で、配線基板に大形のメモリ素子を多段に搭載することが可能となる。従って、小型で高容量の半導体メモリカードを提供することができる。
以下、本発明を実施するための形態について、図面を参照して説明する。図１および図２は本発明の第１の実施形態による半導体メモリカードを示す図である。図１は半導体メモリカードの平面図、図２は図１のＡ−Ａ線に沿った断面図（メモリカードを短辺方向に切断した断面図）である。これらの図に示される半導体メモリカード１は、例えばマイクロＳＤTM規格のメモリカードとして使用されるものである。
メモリカード１は素子搭載基板と端子形成基板とを兼ねる配線基板２を備えている。配線基板２は、例えば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が適用される。配線基板２は、端子形成面となる第１の面２ａと、素子搭載面となる第２の面２ｂとを備えている。配線基板２の第２の面２ｂには、チップコンデンサやヒューズ等のチップ部品３が実装されている。
配線基板２は概略矩形状の外形を有している。配線基板２の外形を構成する辺のうち、第１の短辺４Ａはメモリカード１をカードスロットに挿入する際の先端部に相当する。第２の短辺４Ｂはメモリカード１の後方部に相当する。配線基板２の第１の長辺５Ａには、メモリカード１の前後や表裏の向きを示すように、切り欠き部６やくびれ部７が設けられている。切り欠き部６は第１の短辺４Ａの幅が第２の短辺４Ｂの幅より狭くなるように、第１の短辺４Ａと第１の長辺５Ａとの角部から第１の長辺５Ａに沿って設けられている。
配線基板２は第１の長辺５Ａと第１の短辺４Ａとの角部（仮想角部）を含む第１の長辺５Ａの一部を切り欠いた切り欠き部６を有している。切り欠き部６の端部６ａは角度が鈍角となるように傾斜されている。配線基板２は第１の長辺５Ａの一部を略台形状にくびれさせたくびれ部７を有している。配線基板２の各角部はＲ形状とされている。チップ部品３は配線基板２の両短辺４Ａ、４Ｂ側に配置されている。切り欠き部６の形状は特に限定されるものではなく、第１の長辺５Ａの一部を切り欠くものであればよい。
配線基板２の概略矩形状の外形形状は、第１の長辺５Ａに設けられた切り欠き部６やくびれ部７によって左右非対称とされている。従って、後述するように矩形状のメモリ素子の搭載に有効な領域は、切り欠き部６から連続する部分（切り欠き部６の形成に伴う残余の長辺５Ａに平行な部分）を除く第２の長辺５Ｂに平行な矩形領域となる。配線基板２の短辺４Ａ、４Ｂ側については、チップ部品３の実装領域を除く領域となる。
配線基板２の第１の面２ａには、メモリカード１の入出力端子となる外部接続端子（図示せず）が形成されている。外部接続端子は電解めっき等により形成された金属層で構成される。配線基板２の第１の面２ａはメモリカード１の表面に相当する。配線基板２の第１の面２ａには、外部接続端子の形成領域を除く領域に第１の配線網（図示せず）が設けられている。第１の配線網はメモリカード１のテストパッド等を有している。第１の配線網は絶縁性の接着シールや接着テープ等を用いた絶縁層（図示せず）で覆われている。
配線基板２の第２の面２ｂは、素子搭載部８と接続パッド９を含む第２の配線網とを備えている。配線基板２の第２の面２ｂはメモリカード１の裏面に対応するものである。素子搭載部８は上記したように第２の長辺５Ｂに平行で、かつチップ部品３の実装領域を除いた矩形領域に設けられており、これにより素子搭載面積の拡大を図ることができる。接続パッド９を有する第２の配線網は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子や第１の配線網と電気的に接続されている。
接続パッド９は第１の長辺５Ａに沿った第１のパッド領域１０Ａと第２の長辺５Ｂに沿った第２のパッド領域１０Ｂと第１の短辺４Ａに沿った第３のパッド領域１０Ｃと第２の短辺４Ｂに沿った第４のパッド領域１０Ｄのそれぞれに配置されている。第１のパッド領域１０Ａは切り欠き部６が設けられた第１の長辺５Ａの残余の部分に平行な矩形領域に設定されている。接続パッド９は第１の長辺５Ａの残余の部分に沿って配置されている。第２のパッド領域１０Ａは第２の長辺５Ｂに平行な領域に設定されている。
配線基板２の素子搭載部８には、複数のメモリ素子１１、１２が積層されて搭載されている。メモリ素子１１は第１の素子群１３を構成し、メモリ素子１２は第１の素子群１４を構成する。メモリ素子１１、１２としては、ＮＡＮＤ型フラッシュメモリのような半導体メモリ素子が用いられる。メモリ素子１２上にはコントローラ素子１５が配置されている。コントローラ素子１５は、複数のメモリ素子１１、１２からデータの書き込みや読み出しを行う素子を選択し、選択したメモリ素子１１、１２へのデータの書き込み、また選択したメモリ素子１１、１２に記憶されたデータの読み出し等を行う半導体素子である。
配線基板２の第２の面２ｂ上には、第１の素子群（メモリ素子群）１３を構成する第１のメモリ素子１１Ａ、第２のメモリ素子１１Ｂ、第３のメモリ素子１１Ｃおよび第４のメモリ素子１１Ｄが順に積層されている。第１ないし第４のメモリ素子１１Ａ〜１１Ｄは矩形状の同一形状を有し、それぞれ電極パッド１６を備えている。電極パッド１６は配線基板２の第１の長辺５Ａの近傍に位置する長辺１１ａ側に配置されている。ただし、第１のパッド領域１０Ａは切り欠き部６を除く第１の長辺５Ａの残余の部分に設けられているため、電極パッド１６は第１のパッド領域１０Ａと対応するように偏って配列されている。
すなわち、メモリ素子１１の電極パッド１６は長辺１１ａに沿って、かつ第１のパッド領域１０Ａ内の接続パッド９の配置位置と対応するように、短辺１１ｂ側に偏った配列形状を有している。メモリ素子１１の長辺１１ａに沿った領域において、切り欠き部６の近傍に位置する部分には基本的に電極パッドを配置せず、第１のパッド領域１０Ａと対応する部分（第１のパッド領域１０Ａの近傍に位置する部分）に電極パッド１６を偏在させている。このように、メモリ素子１１は偏在型の長辺片側パッド構造を有している。
メモリ素子１１の電極パッド１６を短辺１１ｂ側に偏在させることで、素子搭載部８の面積拡大に有効な第１のパッド領域１０Ａとメモリ素子１１との接続を確保することができる。言い換えると、素子搭載部８に大形のメモリ素子１１を搭載した上で、電極数の増加に対応するためにメモリ素子１１の長辺１１ａに沿って配列した電極パッド１６と第１のパッド領域１０Ａの接続パッド９とを接続することが可能となる。第１のパッド領域１０Ａは短辺４Ｂ側に偏っているため、メモリ素子１１の長辺１１ａに均等に電極パッド１６を配置すると、全ての接続パッド９と電極パッド１６とをワイヤボンディングすることができない。偏在型の長辺片側パッド構造を有するメモリ素子１１を適用することによって、全ての接続パッド９と電極パッド１６とを確実に接続することができる。
なお、配線基板２の切り欠き部６の端部６ａは傾斜されており、このような端部６ａに沿った部分は傾斜領域とされている。切り欠き部６の傾斜された端部６ａに基づく傾斜領域をパッド領域として利用するために、傾斜領域に存在する接続パッド９は切り欠き部６の端部６ａによる傾斜角に沿って配置されている。このように、傾斜領域に存在する接続パッド９の形状を端部６ａの傾斜角に沿ったパッド形状とすることによって、第１のパッド領域１０Ａをより有効に利用することができる。言い換えると、メモリ素子１１の長辺１１ａに沿って配列した電極パッド１６の数を増やすことが可能となる。
第１のメモリ素子１１Ａは電極パッド１６を有する面（素子形成面）を上方に向けて、配線基板２の素子搭載部８上に接着層１７を介して接着されている。第５のメモリ素子１１Ａはパッド配列辺（長辺１１ａ）を配線基板２の第１の長辺５Ａに向けて配置されている。接着層１７には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（接着剤フィルム）が用いられる。他のメモリ素子１１、１２も同様な接着層１７を介して接着されている。
第２のメモリ素子１１Ｂは、第１のメモリ素子１１Ａの電極パッド１６を露出させつつ、第１のメモリ素子１１Ａ上に接着されている。同様に、第３のメモリ素子１１Ｃは第２のメモリ素子１１Ｂ上に、第４のメモリ素子１１Ｄは第３のメモリ素子１１Ｃ上にそれぞれ接着されている。第２ないし第４のメモリ素子１１Ｂ〜１１Ｄは第１のメモリ素子１１Ａとパッド配列辺（長辺１１ａ）を同方向に向け、下段側のメモリ素子１１の電極パッド１６が露出するように、第１のメモリ素子１１Ａ上に順に階段状に積層されている。
このように、第１ないし第４のメモリ素子１１Ａ〜１１Ｄは、それらのパッド配列辺である長辺１１ａを同方向に向け、かつ短辺を揃えると共に、下段側のメモリ素子１１の電極パッド１６が露出するように短辺方向にずらして階段状に積層されている。従って、第１ないし第４のメモリ素子１１Ａ〜１１Ｄの電極パッド１６は、いずれも上方に向けて露出させた状態で、第１のパッド領域１０Ａの近傍に位置している。第１ないし第４のメモリ素子１１Ａ〜１１Ｄの電極パッド１６は、それぞれ第１のパッド領域１０Ａに配置された接続パッド９と第１の金属ワイヤ１８を介して電気的に接続されている。
第１ないし第４のメモリ素子１１Ａ〜１１Ｄの電極パッド１６の電気特性や信号特性が等しい場合には、第１の金属ワイヤ１８で順に接続することができる。金属ワイヤ１８としては一般的なＡｕワイヤやＣｕワイヤ等の金属細線が用いられる。また、金属ワイヤ１８はループ高さを低減することが可能なリバースボンディングを適用してワイヤボンディングすることが好ましい。すなわち、電極パッド１６上には予め金属バンプが形成される。金属ワイヤ１８の一端は接続パッド９にボール接続され、他端は電極パッド１６上に形成された金属バンプに接続される。
第１の素子群１３上には、第２の素子群（メモリ素子群）１４を構成する第５のメモリ素子１２Ａ、第６のメモリ素子１２Ｂ、第７のメモリ素子１２Ｃおよび第８のメモリ素子１２Ｄが順に積層されている。第５ないし第８のメモリ素子１２Ａ〜１２Ｄは第１ないし第４のメモリ素子１１Ａ〜１１Ｄと同一の矩形形状を有し、それぞれ長辺１２ａに沿って配列された電極パッド１９を有している。第５ないし第８のメモリ素子１２Ａ〜１２Ｄの電極パッド１９は、第１ないし第４のメモリ素子１１Ａ〜１１Ｄの電極パッド１６と同様に偏った配列形状を有している。電極パッド１９は短辺１２ｂ側に偏在している。
このように、第１ないし第４のメモリ素子１１Ａ〜１１Ｄと第５ないし第８のメモリ素子１２Ａ〜１２Ｄとは、同一の外形形状と同一の偏在型のパッド配列形状（電極パッド１６、１９の配列形状）を有している。メモリ素子１１Ａ〜１１Ｄ、１２Ａ〜１２Ｄは同一構造の半導体素子（半導体チップ）であり、偏在型の長辺片側パッド構造を有するものである。第５ないし第８のメモリ素子１２Ａ〜１２Ｄは第１ないし第４のメモリ素子１１Ａ〜１１Ｄとは１８０°反転させた状態で配置されている。
第１ないし第４のメモリ素子１１Ａ〜１１Ｄは短辺１１ｂが配線基板２の第２の短辺４Ｂ側に位置するように配置されているのに対し、第５ないし第８のメモリ素子１２Ａ〜１２Ｄは短辺１２ｂが配線基板２の第１の短辺４Ａ側に位置するように配置されている。このような反転配置構造に基づいて、第５ないし第８のメモリ素子１２Ａ〜１２Ｄの電極パッド１９は配線基板２の第１の短辺４Ａ側に偏って配列されている。配線基板２の第２のパッド領域１０Ｂは第５ないし第８のメモリ素子１２Ａ〜１２Ｄのパッド配列形状に対応しており、主として第１の短辺４Ａ側に接続パッド９が配置されている。
第５のメモリ素子１２Ａは電極パッド１９を有する面を上方に向けて、第１の素子群１３の最上段に位置する第４のメモリ素子１１Ｄ上に接着層１５を介して接着されている。第５のメモリ素子１２Ａは第４のメモリ素子１１Ｄの電極パッド１６が露出するように短辺方向にずらして積層されている。第５のメモリ素子１２Ａはパッド配列辺（長辺１２ａ）を第１のメモリ素子１１Ａとは逆方向（配線基板２の第２の長辺５Ｂの方向）に向けて配置されている。電極パッド１９は第２のパッド領域１０Ｂの近傍に位置している。
第６のメモリ素子１２Ｂは、第５のメモリ素子１２Ａの電極パッド１９を露出させつつ、第５のメモリ素子１２Ａ上に接着されている。同様に、第７のメモリ素子１２Ｃは第６のメモリ素子１２Ｂ上に、第８のメモリ素子１２Ｄは第７のメモリ素子１２Ｃ上にそれぞれ接着されている。第６ないし第８のメモリ素子１２Ｂ〜１２Ｄは第５のメモリ素子１２Ａとパッド配列辺（長辺１２ａ）を同方向に向け、下段側のメモリ素子１２の電極パッド１９が露出するように、第５のメモリ素子１２Ａ上に順に階段状に積層されている。
このように、第２の素子群１４はパッド配列辺である長辺１２ａを第１の素子群１３と逆方向に向け、かつ第１の素子群１３の階段方向（階段状に積層された素子の上段に向かう方向）とは逆方向に階段状に積層されている。すなわち、第５ないし第８のメモリ素子１２Ａ〜１２Ｄはパッド配列辺１２ａを同方向に向け、かつ短辺を揃えると共に、下段側のメモリ素子１２の電極パッド１９が露出するように、第１の素子群１３とは階段方向が逆方向となるようにずらして階段状に積層されている。
第５ないし第８のメモリ素子１２Ａ〜１２Ｄの電極パッド１９は、いずれも上方に向けて露出させた状態で、第２のパッド領域１０Ｂの近傍に位置している。第５ないし第８のメモリ素子１２Ａ〜１２Ｄの電極パッド１９は、それぞれ第２のパッド領域１０Ｂに配置された接続パッド９と第２の金属ワイヤ２０を介して電気的に接続されている。第５ないし第８のメモリ素子１２Ａ〜１２Ｄの電極パッド１９の電気特性や信号特性が等しい場合には、第２の金属ワイヤ２０で順に接続することができる。金属ワイヤ２０のボンディングにはリバースボンディングを適用することが好ましい。
メモリ素子１１に偏在型の長辺片側パッド構造を適用した場合、電源端子（ＶｃｃやＶｓｓ）も偏って形成されることになるため、メモリ素子１１の動作特性に悪影響を及ぼすおそれがある。このような場合、電源用の電極パッド１６をメモリ素子１１の角部に配置することが有効である。図１ではメモリ素子１１の偏在させた電極パッド１６から離れた角部に電源用電極パッド１６１（Ｖｃｃ）、１６２（Ｖｓｓ）を配置している。偏在させた電極パッド１６とは別に、メモリ素子１１の角部（電極パッド１６を偏在させた短辺１１ｂと対向する短辺側の角部）に電源用電極パッド１６１、１６２を配置することによって、メモリ素子１１のメモリセルアレイの動作特性を向上させることができる。
ところで、メモリ素子１１の角部に設けられた電源用電極パッド１６１、１６２は、配線基板２の切り欠き部６の近傍に位置するため、他の電極パッド１６のように配線基板２の第１の長辺５Ａに沿って設けられた接続パッド９と接続することができない。言い換えると、電源用電極パッド１６１、１６２と配線基板２の外形辺との間に接続パッド９を配置する領域を確保することができない。このような点に対して、電源用電極パッド１６１、１６２は配線基板２の第１の短辺４Ａ側に設けられた第３のパッド領域１０Ｃ内の接続パッド９と金属ワイヤ１８を介して電気的に接続することが有効である。
メモリ素子１１の短辺１１ｂ側に偏在させた電極パッド１６は配線基板２の第１の長辺５Ａに向けてワイヤボンディングされるのに対し、電源用電極パッド１６１、１６２は配線基板２の第１の短辺４Ａに向けてワイヤボンディングされる。この際、角部に近い側の電極パッド１６１（Ｖｃｃ）に接続した金属ワイヤ１８をそのまま第３のパッド領域１０Ｃ内の接続パッド９に向けてワイヤリングすると、第１のメモリ素子１１Ａと第４のメモリ素子１１Ｄとの間を接続する金属ワイヤ１８が障害となって、電極パッド１６２（Ｖｓｓ）から接続パッド９に向けてワイヤリングすることができない。
第４のメモリ素子１１Ｄの電極パッド１６に金属ワイヤを接続し、これを第３のパッド領域１０Ｃ内の接続パッド９に向けてワイヤリングすることが考えられるが、この場合にも第１のメモリ素子１１Ａと第４のメモリ素子１１Ｄとの間を接続する金属ワイヤ１８が障害となる。さらに、第４のメモリ素子１１Ｄの電極パッド１６と素子内部の配線を介して接続した中継パッドに基板用金属ワイヤを接続し、これを第３のパッド領域１０Ｃ内の接続パッド９に向けてワイヤリングすることも考えられる。ただし、第４のメモリ素子１１Ｄ上には第５のメモリ素子１２Ａが積層されるため、素子間接続用の金属ワイヤ１８が障害とならない位置に中継パッドを配置することができない。
このような点に対して、図３に示すようなワイヤリング構造が有効である。図３は第１のメモリ素子１１Ａの電極パッド１６１Ａと接続パッド９Ａとの間を金属ワイヤ１８１で接続し、第２のメモリ素子１１Ｂと第４のメモリ素子１１Ｄとの間を金属ワイヤ１８２で接続した上で、第２のメモリ素子１１Ｂの電極パッド１６１Ｂと接続パッド９Ｂとの間を金属ワイヤ１８３で接続した構造を示している。このような構造によれば、電極パッド１６２から接続パッド９に対して支障なくワイヤリングすることができる。
第１ないし第４のメモリ素子１１Ａ〜１１Ｄの電極パッド１６２Ａ〜１６２Ｄに関しては、第１のメモリ素子１１Ａの電極パッド１６２Ａと第４のメモリ素子１１Ｄの電極パッド１６２Ｄとの間を金属ワイヤ１８４で接続した上で、電極パッド１６２Ａと接続パッド９Ｃとの間を金属ワイヤ１８５で接続している。接続パッド９Ｃは金属ワイヤ１８５のワイヤリングを可能にするために、接続パッド９Ａより外側に配置されている。
図３に示すワイヤリング構造を適用することによって、メモリ素子１１の角部近傍に設けられた電極パッド１６１、１６２をそれぞれ配線基板２の第１の短辺４Ａ側に設けられた第３のパッド領域１０Ｃ内の接続パッド９と接続することができる。電極パッド１６１へのワイヤボンディングは、まず金属ワイヤ１８１、１８２を順にボンディングした後、金属ワイヤ１８３をボンディングする。電極パッド１６２へのワイヤボンディングは電極パッド１６１に金属ワイヤ１８１、１８２、１８３を接続した後に実施する。まず、金属ワイヤ１８５をボンディングした後に、金属ワイヤ１８４をボンディングする。
図４では第１のメモリ素子１１Ａと接続パッド９Ａとの間を金属ワイヤ１８１で接続した上で、第１のメモリ素子１１Ａと第３のメモリ素子１１Ｃとの間を金属ワイヤ１８２で接続し、第４のメモリ素子１１Ｄと接続パッド９Ｂとの間を金属ワイヤ１８３で接続している。この場合、第１のメモリ素子１１Ａと第４のメモリ素子１１Ｄとの間を金属ワイヤ１８４で接続し、第４のメモリ素子１１Ｄと接続パッド９Ｃとの間を金属ワイヤ１８５で接続することで、電極パッド１６１、１６２を接続パッド９と接続することができる。
図４に示すワイヤリング構造の場合、金属ワイヤ１８５が第４のメモリ素子１１Ｄの端部や第３のメモリ素子１１Ｃの角部と接触する可能性がある。図４においても接続パッド９Ｃを接続パッド９Ｂの外側に配置することが可能であるが、その場合でもワイヤ高さが高くなるため、ワイヤ流れ（ワイヤの転倒）等が生じやすくなるおそれがある。このようなことから、図４に示す構造に比べて図３に示すワイヤリング構造の方が有利であり、電極パッド１６１、１６２と接続パッド９との間の接続信頼性を高めることができる。
図３および図４はいずれも第１ないし第４のメモリ素子１１Ａ〜１１Ｄの角部近傍に設けられた電極パッド１６１、１６２について、パッド領域１０Ｃに近い側の電極パッド１６１Ａ〜１６１Ｄと接続パッド９との間を複数の金属ワイヤ１８１、１８３で接続し、電極パッド１６１Ａ〜１６１Ｄ間の接続を一部省くことによって、パッド領域１０Ｃから遠い側の電極パッド１６２Ａ〜１６２Ｄと接続パッド９との間の接続空間（ワイヤリング空間）を確保している。これによって、角部近傍に設けられた電極パッド１６１、１６２と接続パッド９との接続性やその信頼性を向上させることが可能となる。
第２の素子群１４を構成する第５ないし第８のメモリ素子１２Ａ〜１２Ｄに関しても、それらの角部近傍に設けられた電極パッド１９１、１９２の一部を配線基板２の第２の短辺４Ｂ側に設けられた第４のパッド領域１０Ｄ内の接続パッド９と金属ワイヤ２０を介して電気的に接続することが有効である。配線基板２の角部をＲ形状とする場合、その加工にレーザ加工を適用する場合がある。レーザ加工を実施すると基板材料の炭化等に起因して導電体が生じため、角部から所定の範囲は非配線領域とすることが好ましい。このような場合においても、電極パッド１９１から配線基板２の第２の短辺４Ｂに向けてワイヤリングすることによって、電極パッド１９１と接続パッド９とを接続することができる。
メモリ素子１１、１２の厚さは必ずしも限定されるものではないが、メモリカード１に対するメモリ素子１１、１２の搭載数（積層数）の増大させるために薄くすることが好ましい。ただし、全てのメモリ素子１１、１２の厚さを一律に薄くすると問題が生じる場合がある。第２の素子群１４のうち、最下段に位置する第５のメモリ素子１２Ａは第４のメモリ素子１１Ｄに対してずらして配置されているため、電極パッド１９を有する端部はメモリ素子１１Ｄから突出した状態（オーバーハング状態）となっている。このため、電極パッド１９にワイヤボンディングした際にメモリ素子１２Ａの端部がたわみ、金属ワイヤ２０の接続不良や素子クラックが発生するおそれがある。
そこで、第５のメモリ素子１２Ａの厚さは、その上段（直上）に位置するメモリ素子１２Ｂの厚さより厚くすることが好ましい。これによって、第５のメモリ素子１２Ａの電極パッド１９にワイヤボンディングする際の接続不良や素子クラックの発生を防ぐことができる。さらに、最上段に位置する第８のメモリ素子１２Ｄには反りが生じやすい。このため、第８のメモリ素子１２Ｄの厚さは、その下段（直下）に位置するメモリ素子１２Ｃの厚さより厚くすることが好ましい。
第１の素子群１３を構成するメモリ素子１１Ａ〜１１Ｄのうち、最下段に位置する第１のメモリ素子１１Ａは配線基板２の表面２ｂに存在する凹凸部（配線層の有無による段差やスルーホール部による段差等に起因する凹凸部）上に配置されるため、樹脂封止時に局所的に大きな圧力が付加されて割れ等が生じるおそれがある。そこで、第１のメモリ素子１１Ａの厚さは、その上段（直上）に位置するメモリ素子１１Ｂの厚さより厚くすることが好ましい。これによって、封止樹脂をモールド成形する際の局所的な圧力による第１のメモリ素子１１Ａの割れを防ぐことが可能となる。
第２の素子群１４における最下段素子１２Ａおよび最上段素子１２Ｄ以外のメモリ素子１２Ｂ〜１２Ｃ、および第１の素子群１３における最下段素子１１Ａ以外のメモリ素子１１Ｂ〜１１Ｄの厚さＴは、メモリ素子１１、１２の積層厚の増大やそれによる積層数の減少を防ぐ上で、メモリ素子１１、１２の製造性やワイヤボンディング性を損なわない範囲で薄くすることが好ましい。具体的な厚さＴは１０〜５０μｍの範囲とすることが好ましい。メモリ素子１１Ｂ〜１１Ｄ、１２Ｂ〜１２Ｃの厚さＴが５０μｍを超えると積層厚が厚くなりすぎる。一方、厚さＴを１０μｍ未満とすることは素子製造工程の観点から困難であり、製造時や取り扱い時に割れも生じやすくなる。
第２の素子群１４において、最下段のメモリ素子１２Ａの厚さＴ１は他のメモリ素子１２の厚さＴに対して２．５〜３．５Ｔの範囲とすることが好ましい。厚さＴ１が薄すぎると接続不良や素子クラックを抑制できないおそれがある。ボンディング性は厚さＴ１を厚くした方がより改善されるものの、厚くしすぎると積層厚の増大を招く。このため、厚さＴ１は３．５Ｔ以下とすることが好ましい。最上段のメモリ素子１２Ｄの厚さＴ２は他のメモリ素子１２の厚さＴに対して１．１〜１．５Ｔの範囲とすることが好ましい。第１の素子群１３において、最下段のメモリ素子１１Ａの厚さＴ３は他のメモリ素子１１の厚さＴに対して１．５〜２．５Ｔの範囲とすることが好ましい。
この実施形態では第５のメモリ素子１２Ａの厚さを厚くすることによって、電極パッド１９にワイヤボンディングする際の接続不良や素子クラックの発生を防いでいる。これに代えて、第５のメモリ素子１２Ａを第４のメモリ素子１１Ｄの直上に配置し、オーバーハング状態となることを回避することによっても、ワイヤボンディング時の接続不良や素子クラックを防ぐことができる。ただし、この場合に前述したような接着層を適用すると、第４のメモリ素子１１Ｄに接続された金属ワイヤ１８に対して第５のメモリ素子１２Ａが干渉してショート等の不具合が発生するおそれがある。
第５のメモリ素子１２Ａを第４のメモリ素子１１Ｄの直上に配置する構造を適用する場合には、第４のメモリ素子１１Ｄの電極パッド１６に接続された金属ワイヤ１８の端部（素子側端部）を第５のメモリ素子１２Ａの接着層内に埋め込むことが好ましい。第４のメモリ素子１１Ｄに接続された金属ワイヤ１８は接着層の厚さに基づいて第５のメモリ素子１２Ａから離間するため、金属ワイヤ１８と第５のメモリ素子１２Ａとの接触が防止される。この場合の接着層はスペーサ層としての機能を併せ持つものである。
このような積層構造において、第５のメモリ素子１２Ａの接着層は接着機能と接着温度で軟化して金属ワイヤ１８を内部に取り込む機能とを有する絶縁樹脂で構成される。そのような絶縁樹脂としては、例えばアクリル樹脂のような熱可塑性樹脂、あるいはエポキシ樹脂のような熱硬化性樹脂が挙げられる。接着層の厚さは３０〜１００μｍの範囲とすることが好ましい。接着層の厚さが３０μｍ未満の場合、金属ワイヤ１８の第５のメモリ素子１２Ａとの接触を抑制できないおそれがある。接着層の厚さが１００μｍを超えると、メモリ素子１１、１２の積層厚の増大させる要因となる。
第２の素子群１４上にはコントローラ素子１５が積層されている。コントローラ素子１５は第８のメモリ素子１２Ｄ上に接着層１７を介して接着されている。コントローラ素子１５はＬ型パッド構造を有している。コントローラ素子１５は、配線基板２の長辺５Ａの近傍に位置する第１の辺（短辺）１５ａに沿って配列された電極パッド２１Ａと、配線基板２の短辺４Ｂの近傍に位置する第２の辺（長辺）１５ｂに沿って配列された電極パッド２１Ｂとを備えている。これら電極パッド２１Ａ、２１Ｂは、それぞれ第３の金属ワイヤ２２を介して接続パッド９と電気的に接続されている。
コントローラ素子１５の短辺１５ａに沿って配列された電極パッド２１Ａは、第１のパッド領域１０Ａに配置された接続パッド９と金属ワイヤ２２を介して電気的に接続されている。コントローラ素子１５の長辺１５ｂに沿って配列された電極パッド２１Ｂは、第４のパッド領域１０Ｄに配置された接続パッド９と金属ワイヤ２２を介して電気的に接続されている。第１のパッド領域１０Ａにはメモリ素子１１用の接続パッド９とコントローラ素子１５用の接続パッド９とが配置されている。
メモリ素子１１、１２やコントローラ素子１５が搭載された配線基板２の第２の面２ｂには、例えばエポキシ樹脂からなる封止樹脂層２３がモールド成形されている。メモリ素子１１、１２やコントローラ素子１５は、金属ワイヤ１８、２０、２２と共に封止樹脂層２３で一体的に封止されている。封止樹脂層２３の先端には、メモリカードの前方を示す傾斜部が設けられる。封止樹脂層２３の後方には封止樹脂を一部盛り上げた取手部が設けられる。これらの構成要素によって、第１の実施形態のメモリカード１が構成されている。なお、図１では封止樹脂層２３の図示を省略している。
メモリカード１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTMカード）を構成するものである。従って、封止樹脂層２３は直接外部に露出した状態とされている。すなわち、メモリカード１は封止樹脂層２３を外部に露出させたケースレスの半導体メモリカードである。上述したメモリカード１の前後や表裏の向き等を示す切り欠き部６やくびれ部７、また傾斜部はメモリカード１自体（具体的には配線基板２や封止樹脂層２３）に設けられる。
この実施形態のメモリカード１においては、配線基板２の両長辺５Ａ、５Ｂに沿ってパッド領域１０Ａ、１０Ｂを設けると共に、メモリ素子１１、１２に長辺片側パッド構造を適用しているため、メモリ素子１１、１２の電極数の増加への対応を図った上で、配線基板２とメモリ素子１１、１２との接続を維持することが可能となる。さらに、メモリ素子１１、１２はそれぞれ多段に積層されるため、外形寸法が規定されているメモリカード１用の配線基板２に搭載するメモリ素子数を増加させることができる。
さらに、メモリ素子１１、１２の電極パッド１６、１９を偏在させているため、配線基板２の素子搭載部（実用的に素子の搭載が可能な領域）８に対して、できるだけ大きなメモリ素子１１、１２を搭載可能にした上で、配線基板２の接続パッド９とメモリ素子１１、１２の電極パッド１６、１９とを金属ワイヤ１８、２０を介して良好に接続することが可能となる。これらによって、素子サイズを増大させたメモリ素子１１、１２を多段に積層して高容量化を図ったメモリカード１が実現される。すなわち、小型・高容量で実用性の高いメモリカード１を提供することができる。
例えば、ＳＤTM規格におけるマイクロＳＤTMカードの規格によれば、配線基板２の短辺（第２の短辺４Ｂ）の長さは１１ｍｍ、長辺（第２の長辺５Ｂ）の長さは１５ｍｍ、切り欠き部６の幅（短辺４Ａに平行な幅）は１．３ｍｍ、長さ（長辺５Ａに平行な長さ）は６．４ｍｍ、角度は１３５°である。従って、メモリ素子１１、１２の搭載可能領域の大きさは９．７×１５ｍｍとなる。ただし、配線基板２の短辺４Ａ、４Ｂ側にはチップ部品３を実装する領域が必要であり、また配線基板２の長辺側については第２のパッド領域１０Ｂの幅やメモリ素子１１との隙間が必要となる。
このような点を考慮した配線基板２の素子搭載部８に対して、メモリ素子１１、１２のずらし量（オフセット量）（例えば、第１のメモリ素子１１Ａから第４のメモリ素子１１Ｄまでのオフセット量を３１０μｍ、第４のメモリ素子１１Ｄに対する第５のメモリ素子１１Ｄのオフセット量を２８０μｍ、第１のメモリ素子１１Ａから第４のメモリ素子１１Ｄまでのオフセット量を３１０μｍ）を差し引いても、大形のメモリ素子１１、１２を搭載することが可能となる。さらに、第１の素子群１３と第２の素子群１４の階段方向を逆にしているため、２倍のメモリ素子１１、１２を搭載することができる。
メモリカード１の厚さは、メモリ素子１１、１２とコントローラ素子１５の積層厚に配線基板２の厚さや封止樹脂層２３のコントローラ素子１５上における厚さ（素子上樹脂厚）を加えた厚さとなる。配線基板２の厚さを１２４μｍ、１段目のメモリ素子１１Ａの厚さを６０μｍ、その接着層の厚さを２０μｍ、２〜４段目および６〜７段目のメモリ素子１１Ｂ〜１１Ｄ、１２Ｂ〜１２Ｃの各厚さを２８μｍ、それらの接着層の厚さを５μｍ、５段目のメモリ素子１２Ａの厚さを９２μｍ、その接着層の厚さを１０μｍ、８段目のメモリ素子１２Ｄの厚さを３６μｍ、その接着層の厚さを５μｍ、コントローラ素子１５の厚さを３５μｍ、その接着層の厚さを５μｍ、素子上樹脂厚を１４８μｍ（封止樹脂層２３の厚さを５７６μｍ）としたとき、合計厚は規定厚内の７００μｍとなる。
上述したように、記録密度の向上と素子サイズの増大等により２ＧＢの記憶容量を実現したメモリ素子１１、１２を８個使用することによって、１６ＧＢのマイクロＳＤTMカード（半導体メモリカード１）を実現することができる。さらに、ＮＡＮＤ型フラッシュメモリのような半導体メモリ素子１１、１２では、多値技術（２ｂｉｔｓ／セルや３ｂｉｔｓ／セル等）を適用して高容量化を図ることが進められている。このようなＮＡＮＤ型フラッシュメモリに対してもメモリカード１は適合可能であり、これによってもメモリカード１の小型・高容量化を実現することが可能となる。
図１および図２では第１および第２の素子群１３、１４をそれぞれ４個のメモリ素子１１、１２（合計で８個）で構成したメモリカード１を示したが、メモリ素子１１、１２の搭載数（積層数）はこれに限られるものではない。各素子群１３、１４はそれぞれ２個以上のメモリ素子１１、１２で構成されていればよく、その数に限定されるものではない。さらに、素子群１３、１４の数も２つに限られるものではなく、２つ以上の素子群を有していればよい。この場合の素子群とは一方向に階段状に積層されたメモリ素子のグループであり、そのようなグループ数を素子群の数とする。
次に、本発明の第２の実施形態による半導体メモリカードについて、図５を参照して説明する。図５は第２の実施形態による半導体メモリカードの構成を示す断面図（メモリカードを短辺方向に切断した断面図）である。図５に示される半導体メモリカード３１は第１の実施形態と同様に、マイクロＳＤTM規格のメモリカード等として使用される。半導体メモリカード３１の平面構造は基本的には図１と同様であるため、ここでは図示を省略する。メモリカード３１の平面構造の説明に関しては図１を参照するものとする。また、第１の実施形態と同一部分には同一符号を付し、その説明を一部省略する。
半導体メモリカード３１は、配線基板２の素子搭載部８上に配置された第１の素子群３２、第２の素子群３３、第３の素子群３４および第４の素子群３５を具備している。配線基板２の第２の面２ｂ上には、第１の素子群３２を構成する４個のメモリ素子３６が階段状に積層されている。第１の素子群３２は第１の実施形態の第１の素子群１３と同様な構成を有している。第１の素子群３２上には、第２の素子群３３を構成する４個のメモリ素子３７が第１の素子群３２と逆方向に向けて階段状に積層されている。第２の素子群３３は第１の実施形態の第２の素子群１４と同様な構成を有している。
第２の素子群３３上には第３の素子群３４を構成する４個のメモリ素子３８が積層されている。第３の素子群３４は第１の素子群３２と同様な構成を有している。第３の素子群３４を構成するメモリ素子３８は、第１の素子群３２と同方向で、かつ第２の素子群３２と逆方向に向けて階段状に積層されている。第３の素子群３４上には第４の素子群３５を構成する４個のメモリ素子３９が積層されている。第４の素子群３５は第２の素子群３３と同様な構成を有している。第４の素子群３５を構成するメモリ素子３９は、第２の素子群３３と同方向で、かつ第３の素子群３４と逆方向に向けて階段状に積層されている。
第１ないし第４の素子群３２〜３５を構成するメモリ素子３６〜３９の電極パッドは、それぞれ第１ないし第４の金属ワイヤ４０〜４３を介して配線基板２の接続パッドと電気的に接続されている。さらに、第４の素子群３５上にはコントローラ素子１５が配置されている。コントローラ素子１５は第５の金属ワイヤ４４を介して配線基板２の接続パッドと電気的に接続されている。メモリ素子３６〜３９やコントローラ素子１５の電極パッドの配列形状等の構成は第１の実施形態と同様とされている。
このように、配線基板２上に配置する素子群３２〜３５の階段状積層方向（メモリ素子を階段状に積層する際のずらし方向）を順に逆方向することによって、配線基板２の素子占有面積を増加させることなく素子群３２〜３５の数を増やすことができる。従って、配線基板２の素子搭載面積（実用的に素子の搭載が可能な面積）内に配置するメモリ素子数を増加させることが可能となる。すなわち、小型・高容量の高いメモリカード３１を提供することができる。例えば、多値技術の適用等で２ＧＢの記憶容量を実現したメモリ素子３６〜３９を合計１６個使用することによって、３２ＧＢのマイクロＳＤTMカード（半導体メモリカード３１）を実現することが可能となる。
上述した実施形態のメモリカード１、３１はそれら単体で構成するケースレスの半導体メモリカードに対して有効であるが、必ずしもベースカードのようなケースを用いた半導体メモリカードを除外するものではない。さらに、実施形態の半導体メモリカードの構造は、場合によってはメモリカード以外の半導体記憶装置にも適用できる。実施形態の装置構造はＢＧＡパッケージ構造やＬＧＡパッケージ構造を有する半導体記憶装置にも適用可能である。半導体パッケージは配線基板に半田ボール等からなる外部接続端子（ボール端子）が設けられることを除いて、基本的な構造はメモリカードと同様とされる。
なお、本発明の半導体メモリカードは上記した実施形態に限定されるものではなく、長辺片側パッド構造を有するメモリ素子で構成した複数のメモリ素子群を配線基板上に搭載した各種の半導体メモリカードに適用可能である。本発明の半導体メモリカードの具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の第１の実施形態による半導体メモリカードを示す平面図である。 図１のＡ−Ａ線に沿った断面図である。 図１に示す半導体メモリカードにおけるメモリ素子の角部近傍に存在する電極パッドのワイヤボンディング構造を示す断面図である。 図１に示す半導体メモリカードにおけるメモリ素子の角部近傍に存在する電極パッドの他のワイヤボンディング構造を示す断面図である。 本発明の第２の実施形態による半導体メモリカードを示す断面図である。
符号の説明
１，３１…メモリカード、２…配線基板、２ａ…第１の面、２ｂ…第２の面、４Ａ…第１の短辺、４Ｂ…第２の短辺、５Ａ…第１の長辺、５Ｂ…第２の長辺、６…切り欠き部、７…くびれ部、８…素子搭載部、９…接続パッド、１０，１０Ａ〜１０Ｄ…パッド領域，１１，１１Ａ〜１１Ｄ，１２，１２Ａ〜１２Ｄ，３６，３７，３８，３９…メモリ素子、１３，１４，３２，３３，３４，３５…素子群、１５…コントローラ素子、１６，１９，２１Ａ，２１Ｂ…電極パッド、１８，２０，２２，４０，４１，４２，４３，４４…金属ワイヤ、２３…封止樹脂層。

Claims (6)

  1. 略矩形状の外形形状と、外部接続端子を備える第１の面と、素子搭載部と少なくとも第１の長辺に沿った第１のパッド領域および第２の長辺に沿った第２のパッド領域に配置された接続パッドとを備える第２の面とを有する配線基板と；
    長辺に沿って配列された電極パッドを有する複数の第１のメモリ素子を備え、前記複数の第１のメモリ素子は前記長辺が前記配線基板の前記第１のパッド領域の近傍に位置すると共に前記電極パッドが露出するように、前記配線基板の前記素子搭載部上に階段状に積層されている第１の素子群と；
    長辺に沿って配列された電極パッドを有する複数の第２のメモリ素子を備え、前記複数の第２のメモリ素子は前記長辺が前記配線基板の前記第２のパッド領域の近傍に位置すると共に前記電極パッドが露出するように、前記第１の素子群上に前記第１の素子群の階段方向とは逆方向に向けて階段状に積層されている第２の素子群と；
    前記第２の素子群上に配置され、少なくとも一つの外形辺に沿って配列された電極パッドを有するコントローラ素子と；
    前記第１のパッド領域に配置された前記接続パッドと前記複数の第１のメモリ素子の前記電極パッドとを電気的に接続する第１の金属ワイヤと；
    前記第２のパッド領域に配置された前記接続パッドと前記複数の第２のメモリ素子の前記電極パッドとを電気的に接続する第２の金属ワイヤと；
    前記配線基板の前記接続パッドと前記コントローラ素子の前記電極パッドとを電気的に接続する第３の金属ワイヤと；
    前記第１および第２の素子群と前記コントローラ素子とを前記第１ないし第３の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層とを具備し、
    前記配線基板は前記第１の長辺に設けられた切り欠き部を有し、前記第１のパッド領域は前記第１の長辺の前記切り欠き部を除く部分に沿って設けられており、かつ前記第１のメモリ素子の前記電極パッドは前記配線基板の前記第１のパッド領域と対応するように偏った配列形状を有し、
    前記第２のメモリ素子の前記電極パッドは前記第１のメモリ素子と同一の偏った配列形状を有し、前記第２のメモリ素子は前記第１のメモリ素子とは反転した状態で配置されており、かつ前記配線基板の前記第２のパッド領域は前記第２のメモリ素子の前記電極パッドの配列形状に対応するように配置された前記接続パッドを有し、
    前記第２の素子群における最下段の前記第２のメモリ素子はそれ以外の前記第２のメモリより厚い厚さを有し、
    前記第１および第２のメモリ素子の角部近傍に位置する前記電極パッドの少なくとも一部は前記配線基板の短辺に沿って設けられたパッド領域に配置された前記接続パッドと電気的に接続されていることを特徴とする半導体メモリカード。
  2. 外部接続端子を備える第１の面と、素子搭載部と少なくとも第１の長辺に沿った第１のパッド領域および第２の長辺に沿った第２のパッド領域に配置された接続パッドとを備える第２の面とを有する配線基板と；
    長辺に沿って配列された電極パッドを有し、前記長辺が前記配線基板の前記第１のパッド領域の近傍に位置するように、前記配線基板の前記素子搭載部上に配置された第１のメモリ素子と；
    長辺に沿って配列された電極パッドを有し、前記長辺が前記配線基板の前記第２のパッド領域の近傍に位置するように、前記第１のメモリ素子上に配置された第２のメモリ素子と；
    前記第２のメモリ上に配置され、少なくとも一つの外形辺に沿って配列された電極パッドを有するコントローラ素子と；
    前記第１のパッド領域に配置された前記接続パッドと前記第１のメモリ素子の前記電極パッドとを電気的に接続する第１の金属ワイヤと；
    前記第２のパッド領域に配置された前記接続パッドと前記第２のメモリ素子の前記電極パッドとを電気的に接続する第２の金属ワイヤと；
    前記配線基板の前記接続パッドと前記コントローラ素子の前記電極パッドとを電気的に接続する第３の金属ワイヤと；
    前記第１および第２のメモリ素子と前記コントローラ素子とを前記第１ないし第３の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層とを具備し、
    前記配線基板は前記第１の長辺に設けられた切り欠き部を有し、前記第１のパッド領域は前記第１の長辺の前記切り欠き部を除く部分に沿って設けられており、かつ前記第１のメモリ素子の前記電極パッドは前記配線基板の前記第１のパッド領域と対応するように偏った配列形状を有することを特徴とする半導体メモリカード。
  3. 略矩形状の外形形状と、外部接続端子を備える第１の面と、素子搭載部と少なくとも第１の長辺に沿った第１のパッド領域および第２の長辺に沿った第２のパッド領域に配置された接続パッドとを備える第２の面とを有する配線基板と；
    長辺に沿って配列された電極パッドを有する複数の第１のメモリ素子を備え、前記複数の第１のメモリ素子は前記長辺が前記配線基板の前記第１のパッド領域の近傍に位置すると共に前記電極パッドが露出するように、前記配線基板の前記素子搭載部上に階段状に積層されている第１の素子群と；
    長辺に沿って配列された電極パッドを有する複数の第２のメモリ素子を備え、前記複数の第２のメモリ素子は前記長辺が前記配線基板の前記第２のパッド領域の近傍に位置すると共に前記電極パッドが露出するように、前記第１の素子群上に前記第１の素子群の階段方向とは逆方向に向けて階段状に積層されている第２の素子群と；
    前記第２の素子群上に配置され、少なくとも一つの外形辺に沿って配列された電極パッドを有するコントローラ素子と；
    前記第１のパッド領域に配置された前記接続パッドと前記複数の第１のメモリ素子の前記電極パッドとを電気的に接続する第１の金属ワイヤと；
    前記第２のパッド領域に配置された前記接続パッドと前記複数の第２のメモリ素子の前記電極パッドとを電気的に接続する第２の金属ワイヤと；
    前記配線基板の前記接続パッドと前記コントローラ素子の前記電極パッドとを電気的に接続する第３の金属ワイヤと；
    前記第１および第２の素子群と前記コントローラ素子とを前記第１ないし第３の金属ワイヤと共に封止するように、前記配線基板の前記第２の面上に形成された封止樹脂層とを具備し、
    前記配線基板は前記第１の長辺に設けられた切り欠き部を有し、前記第１のパッド領域は前記第１の長辺の前記切り欠き部を除く部分に沿って設けられており、かつ前記第１のメモリ素子の前記電極パッドは前記配線基板の前記第１のパッド領域と対応するように偏った配列形状を有することを特徴とする半導体メモリカード。
  4. 請求項３記載の半導体メモリカードにおいて、
    前記第２の素子群における最下段の前記第２のメモリ素子はそれ以外の前記第２のメモリより厚い厚さを有することを特徴とする半導体メモリカード。
  5. 請求項２ないし請求項４のいずれか１項記載の半導体メモリカードにおいて、
    前記第２のメモリ素子の前記電極パッドは前記第１のメモリ素子と同一の偏った配列形状を有し、前記第２のメモリ素子は前記第１のメモリ素子とは反転した状態で配置されており、かつ前記配線基板の前記第２のパッド領域は前記第２のメモリ素子の前記電極パッドの配列形状に対応するように配置された前記接続パッドを有することを特徴とする半導体メモリカード。
  6. 請求項２ないし請求項５のいずれか１項記載の半導体メモリカードにおいて、
    前記第１および第２のメモリ素子の角部近傍に位置する前記電極パッドの少なくとも一部は前記配線基板の短辺に沿って設けられたパッド領域に配置された前記接続パッドと電気的に接続されていることを特徴とする半導体メモリカード。
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