KR20180004413A - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법이 제공된다. 반도체 패키지는, 기판, 상기 기판 상에 형성되고, 제1 방향으로 적층되는 복수의 제1 반도체 칩을 포함하는 제1 반도체 칩 스택, 상기 기판 상에 형성되고, 상기 제1 반도체 칩 스택과 이격되어 형성되는 제1 지지체 및 상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 칩 스택으로, 상기 제1 반도체 칩 스택 및 상기 제1 지지체 상에 형성되는 제2 반도체 칩 스택을 포함하고, 상기 기판의 상면으로부터 상기 제1 반도체 칩 스택의 상면까지의 높이는, 상기 기판의 상면으로부터 상기 제1 지지체의 상면까지의 높이와 같다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method for fabricating the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근, 반도체 소자는 고집적화, 고속화되고 있다. 또한, 반도체 패키지의 사이즈 감소가 요구되고 있다. 이에 따라, 고집적 반도체 패키지를 구현하기 위해 반도체 칩은, 여러 개가 수직으로 적층되고 있다.
한편, 여러 개의 반도체 칩이 수직으로 적층되는 경우, 반도체 칩 스택의 휨(deflection) 현상이 발생할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 지지체를 형성함으로써 반도체 패키지 사이즈의 감소 및 반도체 칩 스택의 휨 현상을 방지할 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는 상단 및 하단의 반도체 칩 스택에 대해 동시에 와이어 본딩을 할 수 있는 반도체 패키지 구조를 제공하여 공정 단순화를 달성할 수 있는 반도체 패키지 및 이의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 기판, 기판 상에 형성되고, 제1 방향으로 적층되는 복수의 제1 반도체 칩을 포함하는 제1 반도체 칩 스택, 기판 상에 형성되고, 제1 반도체 칩 스택과 이격되어 형성되는 제1 지지체 및 기판 상에, 제1 방향과 교차하는 제2 방향으로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 칩 스택으로, 제1 반도체 칩 스택 및 제1 지지체 상에 형성되는 제2 반도체 칩 스택을 포함하고, 기판의 상면으로부터 제1 반도체 칩 스택의 상면까지의 높이는, 기판의 상면으로부터 제1 지지체의 상면까지의 높이와 같다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지는, 기판, 상기 기판 상에 형성되는 반도체 칩 스택으로, 상기 반도체 칩 스택은 순차적으로 적층된 제1 및 제2 반도체 칩을 포함하는 제1 반도체 칩 스택과 순차적으로 적층된 제3 및 제4 반도체 칩을 포함하는 제2 반도체 칩 스택을 포함하는 반도체 칩 스택 및 상기 제2 반도체 칩 스택을 지지하는 지지체를 포함하고, 상기 제1 및 제2 반도체 칩 각각은, 상기 반도체 칩 스택의 일측에 인접한 상면에 배치된 제1 반도체 칩 패드를 포함하고, 상기 제3 및 제4 반도체 칩 각각은, 상기 반도체 칩 스택의 일측과 마주보는 타측에 인접한 상면에 배치된 제2 반도체 칩 패드를 포함하고, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 상기 제1 패드를 노출시키도록 상기 제1 반도체 칩 상에 배치되고, 상기 제4 반도체 칩은 상기 제3 반도체 칩의 상기 제2 패드를 노출시키도록 상기 제3 반도체 칩 상에 배치되고, 상기 제4 반도체 칩은, 상기 제1 반도체 칩 패드를 노출시킬 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법은, 기판 상에 지지체를 형성하고, 상기 기판 상에 반도체 칩 스택을 실장하되, 상기 반도체 칩 스택은 제1 방향으로 적층되는 복수의 제1 반도체 칩을 포함하는 하부 반도체 칩 스택과, 상기 하부 반도체 칩 스택 및 상기 지지체 상에 형성되고, 상기 제1 방향과 교차하는 제2 방향으로 적층되는 복수의 제2 반도체 칩을 포함하는 상부 반도체 칩 스택을 포함하고, 상기 하부 반도체 칩 스택의 일측에 상기 하부 반도체 칩 스택을 상기 기판과 전기적으로 연결하는 제1 본딩 와이어 및 상기 상부 반도체 칩 스택의 타측에 상기 상부 반도체 칩 스택을 상기 기판과 전기적으로 연결하는 제2 본딩 와이어를 동시에 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 도 1을 개념적으로 나타낸 블록도이다.
도 3 내지 도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 도 1의 측면도이다.
도 7은 도 1의 K 영역의 확대도이다.
도 8은 도 1의 상면도이다.
도 9는 도 1의 측면도이다.
도 10 내지 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간단계 도면들이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 6을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다.
도 1, 도 3 내지 도 5는 본 발명의 몇몇 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1을 개념적으로 나타낸 블록도이다. 도 6은 도 1의 측면도이다. 도 6에서는 명확성을 위해 커넥션(connection)의 도시를 생략하였다.
도 1을 참조하면, 기판(100) 상에 제1 반도체 칩 스택(120), 제2 반도체 칩 스택(140) 및 제1 지지체(130) 등이 형성될 수 있다.
기판(100)은 반도체 패키지용 기판일 수 있다. 기판(100)은, 예를 들어, 인쇄 회로 기판(Printed Circuit Board; PCB), 리드 프레임(Lead Frame; LF), 세라믹 기판, 실리콘 웨이퍼, 또는 배선 기판일 수 있다. 인쇄 회로 기판은 경성 인쇄 회로 기판(Rigid PCB), 연성 인쇄 회로 기판(Flexible PCB), 또는 경연성 인쇄 회로 기판(Rigid Flexible PCB)을 포함할 수 있다.
기판(100)은 코어 보드(103), 하부 핑거 패드(finger pad)(102) 및 상부 핑거 패드(101) 등을 포함할 수 있다.
상부 핑거 패드(101)는 코어 보드(103) 상부에 배치될 수 있다. 상부 핑거 패드(101)는, 제1 상부 핑거 패드(101-1), 제2 상부 핑거 패드(101-2) 및 제3 상부 핑거 패드(101-3)를 포함할 수 있다. 상부 핑거 패드(101)는, 기판(100) 상에 배치되는 소자들과 기판(100)을 전기적으로 연결시켜주는 역할을 할 수 있다. 예를 들어, 상부 핑거 패드(101)는, 커넥션을 통해, 기판(100) 상에 배치되는 소자들과 연결될 수 있다.
제1 상부 핑거 패드(101-1)는, 제1 반도체 칩 스택(120)과 기판(100)을 전기적으로 연결시켜주는 역할을 할 수 있다. 제1 상부 핑거 패드(101-1)에는, 제1 커넥션(150)이 전기적으로 연결될 수 있다. 이에 대한 자세한 사항은 후술한다.
제2 상부 핑거 패드(101-2)는 제1 지지체(130)와 기판(100)을 전기적으로 연결시킬 수 있다. 제2 상부 핑거 패드(101-2)에는, 제2 커넥션(135)이 직접 접속될 수 있다. 이에 대한 자세한 사항은 후술한다.
제3 상부 핑거 패드(101-3)는 제2 반도체 칩 스택(140)과 기판(100)을 전기적으로 연결시켜주는 역할을 할 수 있다. 제3 상부 핑거 패드(101-3)에는, 제3 커넥션(160)이 전기적으로 연결될 수 있다. 이에 대한 자세한 사항은 후술한다.
하부 핑거 패드(102)는 코어 보드(103) 하부에 배치될 수 있다. 하부 핑거 패드(101)는, 외부 단자(110)와 전기적으로 연결될 수 있다. 하부 핑거 패드(102)는, 외부 단자(110)와 기판(100)을 전기적으로 연결시켜주는 역할을 할 수 있다.
도면에서, 상부 핑거 패드(101) 및 하부 핑거 패드(102)가 각각 일정 개수로 형성되는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 상부 핑거 패드(101) 및 하부 핑거 패드(102)는, 필요에 따라 복수개가 형성될 수 있다.
상부 핑거 패드(101)와 하부 핑거 패드(102)는 도전성 물질을 포함할 수 있다. 상부 핑거 패드(101)와 하부 핑거 패드(102)는, 예를 들어, 금(Au), 은(Ag), 구리(Cu), 니켈(Ni) 또는 알루미늄(Al)을 포함할 수 있다.
기판(100) 하면에는, 기판(100)과 전기적으로 연결되는 외부 단자(110)가 배치될 수 있다. 외부 단자(110)는, 예를 들어, 하부 핑거 패드(102)와 연결될 수 있다. 외부 단자(110)는, 예를 들어, 하부 핑거 패드(102)와 접할 수 있다. 여기서 접한다는 것은, 중간에 다른 구성요소가 개재되지 않음을 의미한다.
외부 단자(110)는, 기판(100)이 포함된 반도체 패키지를, 다른 반도체 패키지와 전기적으로 연결시킬 수 있다. 또는, 외부 단자(110)는, 기판(100)이 포함된 반도체 패키지를, 다른 반도체 소자와 전기적으로 연결시킬 수 있다.
도면에서, 외부 단자(110)가 솔더 볼인 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 외부 단자(110)는, 솔더 범프(solder bump), 그리드 어레이(grid array), 또는 도전성 탭(conductive tab) 등일 수 있다.
외부 단자(110)는 기판(100) 하면에 복수개가 형성될 수 있다.
반도체 칩 스택은, 기판(100) 상에 배치될 수 있다. 반도체 칩 스택은, 제1 반도체 칩 스택(120)과 제1 반도체 칩 스택(120) 상에 배치되는 제2 반도체 칩 스택(140)을 포함할 수 있다.
제1 반도체 칩 스택(120)은, 기판(100) 상에 형성될 수 있다. 제1 반도체 칩 스택(120)은 제1 방향(D1)으로 적층되는 복수의 제1 반도체 칩(120-1 내지 120-4)을 포함할 수 있다. 여기서 제1 방향(D1)은, 기판(100) 상면이 연장되는 방향인 기준 방향(D0)을 기준으로, 기준 방향(D0)과 예각(θ1)을 이루는 방향일 수 있다.
제1 반도체 칩 스택(120)에 포함되는 복수의 제1 반도체 칩(120-1 내지 120-4)의 중심을 잇는 선은, 예를 들어, 제1 방향(D1)과 평행할 수 있다.
제1 반도체 칩 스택(120)에 포함되는 복수의 제1 반도체 칩(120-1 내지 120-4)은, 계단 형식으로 정렬(stair step arrangement)될 수 있다. 예를 들어, 복수의 제1 반도체 칩 중 어느 하나(120-1)는, 다른 하나(120-2)와 기준 방향(D0)으로의 일정 오프셋을 가지고 적층될 수 있다. 즉, 복수의 제1 반도체 칩(120-1 내지 120-4)들은, 순차적으로 오프셋 정렬될 수 있다. 기준 방향(D0)은, 예를 들어, 수평 방향일 수 있다.
제1 반도체 칩 스택(120)에 포함되는 복수의 제1 반도체 칩(120-1 내지 120-4)들이 계단 형식으로 정렬됨에 따라, 복수의 제1 반도체 칩(120-1 내지 120-4) 상에 형성되는 반도체 칩 패드 (예를 들어, 제1 반도체 칩 패드(151))는 충분히 노출될 수 있다.
구체적으로, 복수의 제1 반도체 칩(120-1 내지 120-4)는, 순차적으로 적층되는 제3 반도체 칩(120-1)과 제4 반도체 칩(120-4)을 포함할 수 있다. 제4 반도체 칩(120-4)은, 제1 반도체 칩 스택(120)의 최상층에 배치될 수 있다.
복수의 제1 반도체 칩(120-1 내지 120-4)은, 제1 반도체 칩 패드(151)를 포함할 수 있다. 제1 반도체 칩 패드(151)는, 반도체 칩 스택의 일측에 인접한 상면에 배치될 수 있다. 여기서, 반도체 칩 스택의 일측은, 제4 반도체 칩(120-4)의 측벽(120-4S)이 배치되는 방향일 수 있다. 제4 반도체 칩(120-4)은, 제3 반도체 칩(120-1)의 제1 반도체 칩 패드(151)를 노출시키도록, 제3 반도체 칩(120-1) 상에 배치될 수 있다.
제1 반도체 칩 패드(151)는, 제4 반도체 칩(120-4) 상으로 돌출된 형상일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 제1 반도체 칩 패드(151) 대신 비아(via)가 형성될 수도 있다. 이 경우, 비아를 통해 제4 반도체 칩(120-4)과 기판(100)이 전기적으로 연결될 수 있다.
제1 반도체 칩 스택(120)의 높이는, 기판(100)의 상면(100u)을 기준으로 제1 반도체 칩 스택(120)의 상면까지의 높이인 H1일 수 있다. 제1 반도체 칩 스택(120)의 높이(H1)는, 예를 들어, 기판(100)의 상면(100u)으로부터 제4 반도체 칩(120-4)의 상면까지의 높이일 수 있다.
제4 반도체 칩(120-4)은, 후술할 제1 커넥션(150)이 접속되는 부분을 포함하는 부분(153)을 포함할 수 있다. 예를 들어, 제1 커넥션(150)이 제1 반도체 칩 패드(151)를 통해 제4 반도체 칩(120-4)과 연결되는 경우, 제4 반도체 칩(120-4)의 부분(153)은, 제1 반도체 칩 패드(151)를 포함할 수 있다.
복수의 제1 반도체 칩(120-1 내지 120-4)은, 예를 들어, NAND 플래시 칩, 디램 칩(Dynamic Random Access Memory chip; DRAM chip), 플래시 메모리 칩(Flash memory chip), 또는 저항 변화 메모리 칩(Resistance changeable memory chip)을 포함할 수 있다.
복수의 제1 반도체 칩(120-1 내지 120-4)들 사이에는, 복수의 제1 접착층(121)이 형성될 수 있다. 제1 접착층(121)은, 예를 들어, DAF(Direct Adhesive Film) 또는 FOW(Film Over Wire)일 수 있다. 제1 접착층(121)은 예를 들어, 절연물질을 포함할 수 있다. 제1 접착층(121)은, 복수의 제1 반도체 칩(120-1 내지 120-4) 중 어느 하나와 다른 하나를 절연시키는 역할을 할 수 있다. 또한, 제1 접착층(121)은, 예를 들어, 복수의 제1 반도체 칩(120-1 내지 120-4) 중 어느 하나와 기판(100)을 절연시키는 역할을 할 수 있다.
제1 커넥션(150)은, 제1 반도체 칩 스택(120)의 일측에 형성될 수 있다. 제1 커넥션(150)은, 제1 반도체 칩 패드(151)와 접속되어, 제4 반도체 칩(120-4)과 기판(100)을 전기적으로 연결시킬 수 있다.
제1 커넥션(150)은 복수의 제1 반도체 칩(120-1 내지 120-4) 중 어느 하나의 반도체 칩과 제4 반도체 칩(120-4)을 전기적으로 연결시킬 수 있다. 또한, 제1 커넥션(150)은, 제4 반도체 칩(120-4)과 기판(100)을 전기적으로 연결시킬 수 있다. 제1 커넥션(150)은, 제1 상부 핑거 패드(101-1)를 통해 기판(100)과 제4 반도체 칩(120-4)을 전기적으로 연결시킬 수 있다.
제1 커넥션(150)은, 예를 들어, 본딩 와이어(bonding wire)일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제1 커넥션(150)은, 리드(beam lead), 도전성 테이프, 도전성 스페이서, 관통전극, 솔더 볼(solder ball), 솔더 범프(solder bump), 또는 이들의 조합일 수 있다.
제1 지지체(130)는, 기판(100) 상에 형성될 수 있다. 제1 지지체(130)는 제1 반도체 칩 스택(120)과 이격되어 형성될 수 있다. 제1 지지체(130)는, 제1 반도체 칩 스택(120)의 타측에 형성될 수 있다. 여기서 타측은, 후술할 제5 반도체 칩(140-1)의 측벽(140-1S)이 배치되는 방향일 수 있다.
제1 지지체(130)의 높이는, 기판(100)의 상면(100u)을 기준으로 제1 지지체(130)의 상면까지의 높이인 H2 일 수 있다. 몇몇 실시예에서, 제1 반도체 칩 스택(120)의 높이(H1)와 제1 지지체(130)의 높이(H2)는 같을 수 있다.
제1 지지체(130)는, 예를 들어, 플립-칩(Flip-Chip) 형태로 기판(100) 상에 실장될 수 있다.
제1 지지체(130)는, 예를 들어, 반도체 칩(131), 제3 반도체 칩 패드(133) 및 제2 커넥션(135)을 포함할 수 있다. 제1 지지체의 반도체 칩(131)은, 예를 들어, 컨트롤러(Controller)와 같은 로직 칩(Logic Chip)일 수 있다. 제1 지지체(130)는, 예를 들어, FBI(Frequency Boosting Interface) 칩일 수 있다.
제1 지지체(130)는 제2 커넥션(135)을 통해 기판(100)과 전기적으로 연결될 수 있다. 제2 커넥션(135)은, 예를 들어, 솔더 볼일 수 있다. 예를 들어, 제1 지지체(130)는, 제2 상부 핑거 패드(101-2)와 제2 커넥션(135)이 연결됨으로써, 기판(100)과 전기적으로 연결될 수 있다. 제3 반도체 칩 패드(133)는, 제1 지지체의 반도체 칩(131)과 제2 커넥션(135) 사이에 개재되어, 기판(100)과 제1 지지체의 반도체 칩(131)을 전기적으로 연결할 수 있다.
도 2를 참조하면, 제1 지지체(130)는, 복수의 제1 반도체 칩(120-1 내지 120-4) 및 복수의 제2 반도체 칩(140-1 내지 140-4)의 동작을 제어하는 컨트롤러의 역할을 할 수 있다. 예를 들어, 제1 지지체(130)는, 입력 주파수를 변경시켜 각 반도체 칩에 전달하는 인터페이스 역할을 할 수 있다.
예를 들어, 입력 신호(IN)는 제1 지지체(130)를 거쳐 제1 반도체 칩 스택(120) 및/또는 제2 반도체 칩 스택(140)에 포함되는 각 칩들에 전달될 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 도 3을 참조하면, 제1 지지체(130)는, 제2 반도체 칩 스택(140)과 절연되는 것 뿐만아니라, 기판(100)과도 절연될 수 있다.
다시 도 1을 참조하면, 제2 반도체 칩 스택(140)은, 기판(100) 상에 형성될 수 있다. 제2 반도체 칩 스택(140)은, 제1 반도체 칩 스택(120) 및 제1 지지체(130) 상에 형성될 수 있다. 다시 말해서, 제1 지지체(130)는, 제2 반도체 칩 스택(140)의 하면 상에 형성될 수 있다. 제1 지지체(130)는, 제2 반도체 칩 스택(140)을 지지할 수 있다. 제1 지지체(130)는, 후술할 제5 반도체 칩(140-1) 하면 상에 배치될 수 있다.
제2 반도체 칩 스택(140)은 제2 방향(D2)을 향해 적층되는 복수의 제2 반도체 칩(140-1 내지 140-4)을 포함할 수 있다. 복수의 제2 반도체 칩(140-1 내지 140-4)은, 예를 들어, 복수의 제1 반도체 칩(120-1 내지 120-4)과 동일한 종류의 칩일 수 있다.
여기서 제2 방향(D2)은, 제1 방향(D1)과 교차하는 방향일 수 있다. 예를 들어, 제2 방향(D2)은, 기준 방향(D0)을 기준으로, 기준 방향(D0)과 둔각(θ2)을 이루는 방향일 수 있다.
제2 반도체 칩 스택(140)에 포함되는 복수의 제2 반도체 칩(140-1 내지 140-4)의 중심을 잇는 선은, 예를 들어, 제2 방향(D2)과 평행할 수 있다.
제2 반도체 칩 스택(140)에 포함되는 복수의 제2 반도체 칩(140-1 내지 140-4)은, 계단 형식으로 정렬(stair step arrangement)될 수 있다. 예를 들어, 복수의 제2 반도체 칩(140-1)는, 다른 하나(140-2)와 기준 방향(D0)으로의 일정 오프셋을 가지고 적층될 수 있다. 즉, 복수의 제2 반도체 칩(140-1 내지 140-4)들은, 순차적으로 오프셋 정렬될 수 있다. 기준 방향(D0)은, 예를 들어, 수평 방향일 수 있다.
제2 반도체 칩 스택(140)에 포함되는 복수의 제2 반도체 칩(140-1 내지 140-4)들이 계단 형식으로 정렬됨에 따라, 복수의 제2 반도체 칩(140-1 내지 140-4) 상에 형성되는 반도체 칩 패드(예를 들어, 제2 반도체 칩 패드(161))는 충분히 노출될 수 있다.
구체적으로, 복수의 제2 반도체 칩(140-1 내지 140-4)는, 순차적으로 적층되는 제5 반도체 칩(140-1)과 제6 반도체 칩(140-4)을 포함할 수 있다. 제6 반도체 칩(140-4)은, 제2 반도체 칩 스택(140)의 최상층에 배치될 수 있다. 제5 반도체 칩(140-1)은, 제2 반도체 칩 스택(140)의 최하층에 배치될 수 있다.
복수의 제2 반도체 칩(140-1 내지 140-4)은, 제2 반도체 칩 패드(161)를 포함할 수 있다. 제2 반도체 칩 패드(161)는, 반도체 칩 스택의 타측에 인접한 상면에 배치될 수 있다. 제6 반도체 칩(140-4)은, 제5 반도체 칩(140-1)의 제2 반도체 칩 패드(161)를 노출시키도록, 제5 반도체 칩(140-1) 상에 배치될 수 있다.
제2 반도체 칩 패드(161)는, 예를 들어, 제1 반도체 칩 패드(151)와 실질적으로 동일한 것일 수 있다.
몇몇 실시예에서, 제6 반도체 칩(140-4)은, 제4 반도체 칩(120-4)의 적어도 일부를 노출시킬 수 있다. 예를 들어, 제6 반도체 칩(140-4)은, 제1 반도체 칩 패드(151)를 노출시킬 수 있다.
복수의 제2 반도체 칩(140-1 내지 140-4)들 사이에는, 복수의 제2 접착층(141)이 형성될 수 있다. 복수의 제2 접착층(141)은, 예를 들어, 복수의 제1 접착층(121)과 실질적으로 동일할 수 있다. 복수의 제2 접착층(141)은, 제1 지지체(130)와 제5 반도체 칩(140-1)을 전기적으로 절연시키는 역할을 할 수 있다. 다시 말해서, 제1 지지체(130)와 제5 반도체 칩(140-1)(즉, 제2 반도체 칩 스택(140))은 전기적으로 절연될 수 있다.
제5 반도체 칩(140-1)은 제3 커넥션(160)을 통해 기판(100)과 직접적으로 연결될 수 있다. 몇몇 실시예에서, 제3 커넥션(160)은, 본딩 와이어(bonding wire)일 수 있다.
몇몇 실시예에서, 제1 지지체(130)는, 제5 반도체 칩(140-1)과 제1 지지체(130) 사이에 개재되는 제2 접착층(141)에 의해, 제5 반도체 칩(140-1)과 접착될 수 있다. 다시 말해서, 제1 지지체(130)와 제2 접착층(141)은, 예를 들어, 서로 접할 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 지지체(130)를 제2 반도체 칩 스택(140)의 하면에 배치시킴으로써, 반도체 패키지의 사이즈를 감소시킬 수 있다. 또한, 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 지지체(130)는 제2 반도체 칩 스택(140)의 하면에 배치시킴으로써, 반도체 칩 스택의 휨 현상을 방지할 수 있다. 나아가, 본 발명의 기술적 사상에 따른 반도체 패키지는, 반도체 칩 스택에 포함되는 복수의 반도체 칩들에 대한 컨트롤러 역할을 하는 반도체 칩을 지지체로 이용함으로써, 반도체 패키지의 사이즈를 감소시킬 수 있다.
몇몇 실시예에서, 제1 지지체(130)의 측벽(130S)과 제5 반도체 칩(140-1)의 측벽(140-1S)은 일직선상에 놓이도록 배치될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 도 4를 참조하면, 제5 반도체 칩(140-1)의 측벽(140-1S)은, 제1 지지체(130)의 측벽(130S) 보다 기준 방향(D0)으로 더 돌출될 수 있다.
다시 도 1을 참조하면, 도면에서 제1 반도체 칩 스택(120)과 제2 반도체 칩 스택(140)은 각각 4개의 반도체 칩을 포함하는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 도 5를 참조하면, 제1 반도체 칩 스택(120) 및 제2 반도체 칩 스택(140)은, 각각 8개씩의 반도체 칩(120-1 내지 120-8 및 140-1 내지 140-8)을 포함할 수 있다.
이 경우에도, 기판(100)의 상면(100u)으로부터 제1 반도체 칩 스택(120)까지의 높이(H1)는, 기판(100)의 상면(100u)으로부터 제1 지지체(130)의 상면까지의 높이(H2)와 같을 수 있다.
다시 도 1을 참조하면, 몰딩막(170)은, 제1 반도체 칩 스택(120), 제2 반도체 칩 스택(140) 및 제1 지지체(130) 등을 몰딩할 수 있다. 몰딩막(170)은, 예를 들어, 에폭시 몰딩 컴파운드(EMC)를 경화시켜 형성될 수 있다. 몰딩막(170)은, 제1 반도체 칩 스택(120), 제2 반도체 칩 스택(140) 및 제1 지지체(130) 등을 물리적 충격이나 습기 등의 외부 환경으로부터 보호할 수 있다.
도 6을 참조하면, 기판(100) 상에, 제2 지지체(190)가 더 형성될 수 있다.
제2 지지체(190)는, 기판(100) 상에, 제1 지지체(130) 및 제1 반도체 칩 스택(120)과 이격되어 배치될 수 있다. 제2 지지체(190)는, 제1 지지체(130)와 마찬가지로, 제2 반도체 칩 스택(140)의 하면 상에 형성될 수 있다. 구체적으로, 제2 지지체(190)는, 제5 반도체 칩(140-1) 하면 상에 형성될 수 있다.
제2 지지체(190)는, 제1 지지체(130)와 마찬가지로, 기판(100)과 전기적으로 연결되는 FBI 칩 일 수 있다. 또는, 제2 지지체(190)는, 예를 들어, 기판(100)과도 전기적으로 절연되는 지지체일 수도 있다.
제2 지지체(190)는, 제1 지지체(130)와 마찬가지로, 제5 반도체 칩(140-1)과 전기적으로 절연될 수 있다. 예를 들어, 제2 지지체(190)는, 제5 반도체 칩(140-1)과 제2 지지체(190) 사이에 개재되는 제2 접착층(141)에 의해, 제5 반도체 칩(140-1)과 전기적으로 절연될 수 있다.
몇몇 실시예에서, 제2 지지체(190)는, 제5 반도체 칩(140-1)과 제2 지지체(190) 사이에 개재되는 제2 접착층(141)에 의해, 제5 반도체 칩(140-1)과 접착될 수 있다. 다시 말해서, 제2 지지체(190)와 제2 접착층(141)은, 예를 들어, 서로 접할 수 있다.
제2 지지체(190)의 높이는, 예를 들어, 제1 지지체(130)의 높이(H2)와 같을 수 있다.
제2 지지체(190)는, 예를 들어, 플립-칩(Flip-Chip) 형태로 기판(100) 상에 실장될 수 있다.
제2 지지체(190)는, 제1 지지체(130)와 실질적으로 동일한 것일 수 있다. 몇몇 실시예에서, 제2 지지체(190)는, 반도체 칩(191), 제4 반도체 칩 패드(193) 및 제4 커넥션(194)을 포함할 수 있다. 제2 지지체(190)는 제4 커넥션(194)을 통해 기판(100)과 전기적으로 연결될 수 있다.
제1 지지체(130)와 제2 지지체(190)는, 예를 들어, 반도체 패키지의 오버행(overhang) 구조에서, 제2 반도체 칩 스택(140)의 제5 반도체 칩(140-1) 하면에 형성됨으로써, 제2 반도체 칩 스택(140)을 지지할 수 있다.
도면에서, 제2 지지체(190)와 제1 지지체(130)가 나란히 배치되는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 반도체 패키지의 오버행(overhang) 구조에서, 제2 반도체 칩 스택(140)의 최하층의 반도체 칩(예를 들어, 제5 반도체 칩(140-1)을 지지할 수 있는 배치라면, 제1 지지체(130)와 제2 지지체(190)가 나란히 놓이지 않을 수도 있다.
이하에서, 도 1, 도 7 및 도 8을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 사항은 생략한다.
도 7은 도 1의 K 영역의 확대도이다. 도 8은 도 1의 상면도이다.
도 1, 도 7 및 도 8을 참조하면, 제4 반도체 칩(120-4)의 부분(153)은 제6 반도체 칩(140-4)과, 기판(100)을 기준으로 수직으로 비중첩(non-overlapped)될 수 있다.
구체적으로, 도 8을 참조하면, 제4 반도체 칩(120-4)의 부분(153)과 제6 반도체 칩(140-4)이 비중첩됨에 따라, 제1 반도체 칩 패드(151)가 노출될 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제2 반도체 칩 스택(140)의 최상층에 배치되는 제6 반도체 칩(140-4)이, 제1 반도체 칩 스택(120)의 최상층에 배치되는 제4 반도체 칩(120-4)의 제1 반도체 칩 패드(151)를 노출시킴으로써, 제1 반도체 칩 스택(120) 및 제2 반도체 칩 스택(140)에 대해 동시에 와이어 본딩을 수행할 수 있다. 제1 반도체 칩 패드(151)는, 반도체 칩 스택의 일측에 인접한 상면에 배치될 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 반도체 칩 스택(120)의 부분(153)이 제2 반도체 칩 스택(140)의 제4 반도체 칩(140-4)과 수직으로 비중첩됨으로써, 제1 반도체 칩 스택(120) 및 제2 반도체 칩 스택(140)에 대해 동시에 와이어 본딩을 수행할 수 있다. 다시 말해서, 제1 커넥션(150)과 제3 커넥션(160)이 동시에 형성될 수 있다. 따라서, 본 발명의 기술적 사상에 따르면, 반도체 패키지 공정이 단순화될 수 있다.
제3 반도체 칩(120-4)의 부분(153)은, 복수의 커넥션이 접속되는 부분을 포함할 수 있다. 제3 반도체 칩(120-4)의 부분(153)은, 예를 들어, 복수의 반도체 칩 패드를 포함할 수 있다.
이하에서, 도 1 및 도 9를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 패키지에 대해 설명한다. 설명의 명확성을 위해 앞서 설명한 것과 중복되는 사항은 생략한다.
도 9는 도 1의 측면도이다.
도 1 및 도 9를 참조하면, 본 발명의 기술적 사상에 따른 반도체 패키지는, 제1 지지체(130)만 포함할 수 있다.
제2 반도체 칩 스택(140)을 지지할 수 있다면, 본 발명의 기술적 사상에 따른 반도체 패키지는, 하나의 지지체만 포함할 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 기술적 사상에 따른 반도체 패키지는, 3개 이상의 지지체를 포함할 수도 있다.
도면에서, 제1 지지체(130)가 제5 반도체 칩(140-1)의 중앙의 하면에 배치되는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 제2 반도체 칩 스택(140)을 지지할 수 있다면, 다른 위치에 배치될 수도 있다.
이하에서, 도 1, 도 10 내지 도 13을 참조하여 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법에 대해 설명한다. 설명의 명확성을 위해, 앞서 설명한 것과 중복되는 내용은 생략한다.
도 10 내지 도 13은 본 발명의 몇몇 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 10을 참조하면, 기판(100)의 하면에 외부 단자(110)가 형성될 수 있다. 기판(100)은 코어 보드(103)의 상면에 형성되는 상부 핑거 패드(101) 및 코어 보드(103)의 하면에 형성되는 하부 핑거 패드(102)를 포함할 수 있다.
도 11을 참조하면, 기판(100) 상에 제1 지지체(130)가 형성될 수 있다. 제1 지지체(130)는, 예를 들어, 플립-칩(Flip-Chip) 형태로 기판(100)에 실장될 수 있다. 제1 지지체(130)는, 제2 커넥션(135)을 통해 기판(100)과 연결될 수 있다. 다시 말해서, 제1 지지체(130)는, 기판(100)의 제2 상부 핑거 패드(101-2) 상에 실장될 수 있다.
몇몇 실시예에서, 기판(100) 상에 제1 지지체(130) 및 제1 반도체 칩 스택(120)과 이격되도록, 제2 지지체(도 6의 190 참조)가 더 형성될 수 있다.
도 12를 참조하면, 기판(100) 상에 반도체 칩 스택이 형성될 수 있다. 반도체 칩 스택은, 제1 반도체 칩 스택(120)과 제2 반도체 칩 스택(140)을 포함할 수 있다. 제1 반도체 칩 스택(120)과 제2 반도체 칩 스택(140)은, 예를 들어, 동시에 기판(100) 상에 형성될 수 있다.
제1 반도체 칩 스택(120)은 제1 지지체(130)와 이격되어 기판(100) 상에 배치될 수 있다. 제2 반도체 칩 스택(140)은, 제1 반도체 칩 스택(120) 및 제1 지지체(130) 상에 배치될 수 있다. 몇몇 실시예에서, 제1 지지체(130)는, 제2 반도체 칩 스택(140)의 최하층의 칩인 제5 반도체 칩(140-1)과 제1 지지체(130) 사이에 개재되는 제2 접착층(141)과 접하도록 형성될 수 있다.
제2 지지체(190)가 더 형성되는 경우, 제2 반도체 칩 스택(140)은 제1 반도체 칩 스택(120) 및 제1 지지체(130) 뿐만 아니라 제2 지지체(190) 상에 배치될 수 있다.
기판(100) 상에 반도체 칩 스택이 형성된 후, 반도체 칩 스택의 일측에 제1 반도체 칩 패드(151)가 형성될 수 있다. 또한, 반도체 칩 스택의 타측에 제2 반도체 칩 패드(161)가 형성될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 예를 들어, 제1 및 제2 반도체 칩 패드(151 및 161)는, 반도체 칩 스택이 기판(100) 상에 형성되기 전에, 제1 반도체 칩 스택(120)과 제2 반도체 칩 스택(140) 각각에 형성될 수도 있다.
도 13을 참조하면, 제1 커넥션(150)과 제3 커넥션(160)은 동시에 형성될 수 있다.
제1 커넥션(150)은, 반도체 칩 스택의 일측에 형성될 수 있다. 제1 커넥션(150)은 제1 반도체 칩 스택(120)과 기판(100)을 전기적으로 연결시킬 수 있다. 제2 커넥션(160)은, 반도체 칩 스택의 타측에 형성될 수 있다. 제2 커넥션(160)은, 제2 반도체 칩 스택(140)과 기판(100)을 전기적으로 연결시킬 수 있다.
본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 제1 지지체(130)가 제1 반도체 칩 스택(120)과 이격되고 제5 반도체 칩(140-1) 하부에 형성되도록 함으로써, 제1 커넥션(150)과 제3 커넥션(160)을 동시에 형성할 수 있다. 이로써, 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 공정의 단순화를 꾀할 수 있다.
도 1을 참조하면, 반도체 칩 스택, 제1 지지체(130), 제1 커넥션(150) 및 제3 커넥션(160) 등을 몰딩하는 몰딩막(170)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 외부 단자
120: 제1 반도체 칩 스택 130: 제1 지지체
140: 제2 반도체 칩 스택 150: 제1 커넥션
135: 제2 커넥션 160: 제3 커넥션

Claims (10)

  1. 기판;
    상기 기판 상에 형성되고, 제1 방향으로 적층되는 복수의 제1 반도체 칩을 포함하는 제1 반도체 칩 스택;
    상기 기판 상에 형성되고, 상기 제1 반도체 칩 스택과 이격되어 형성되는 제1 지지체; 및
    상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 적층되는 복수의 제2 반도체 칩을 포함하는 제2 반도체 칩 스택으로, 상기 제1 반도체 칩 스택 및 상기 제1 지지체 상에 형성되는 제2 반도체 칩 스택을 포함하고,
    상기 기판의 상면으로부터 상기 제1 반도체 칩 스택의 상면까지의 높이는, 상기 기판의 상면으로부터 상기 제1 지지체의 상면까지의 높이와 같은 반도체 패키지.
  2. 제 1항에 있어서,
    상기 복수의 제1 반도체 칩의 최상층에는 제3 반도체 칩이 배치되고,
    상기 복수의 제2 반도체 칩의 최상층에는 제4 반도체 칩이 배치되고,
    상기 제4 반도체 칩은, 상기 제3 반도체 칩의 적어도 일부를 노출시키는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제4 반도체 칩은, 상기 제3 반도체 칩과 상기 기판을 전기적으로 연결하는 반도체 칩 패드를 노출시키는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 복수의 제2 반도체 칩의 최하층에는 제5 반도체 칩이 배치되고,
    상기 제1 지지체는, 상기 제5 반도체 칩 하면 상에 배치되고,
    상기 제5 반도체 칩은 본딩 와이어에 의해 상기 기판과 직접적으로 연결되는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 복수의 제2 반도체 칩의 최하층에는 제5 반도체 칩이 배치되고,
    상기 제1 지지체는, 상기 제5 반도체 칩 하면 상에 형성되고,
    상기 제1 지지체와 상기 제5 반도체 칩은 전기적으로 절연되고,
    상기 제1 지지체와 상기 기판은 전기적으로 연결되는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 제1 지지체는, FBI(Frequency Boosting Interface)인 반도체 패키지.
  7. 기판;
    상기 기판 상에 형성되는 반도체 칩 스택으로, 상기 반도체 칩 스택은 순차적으로 적층된 제1 및 제2 반도체 칩을 포함하는 제1 반도체 칩 스택과 순차적으로 적층된 제3 및 제4 반도체 칩을 포함하는 제2 반도체 칩 스택을 포함하는 반도체 칩 스택; 및
    상기 제2 반도체 칩 스택을 지지하는 지지체를 포함하고,
    상기 제1 및 제2 반도체 칩 각각은, 상기 반도체 칩 스택의 일측에 인접한 상면에 배치된 제1 반도체 칩 패드를 포함하고,
    상기 제3 및 제4 반도체 칩 각각은, 상기 반도체 칩 스택의 일측과 마주보는 타측에 인접한 상면에 배치된 제2 반도체 칩 패드를 포함하고,
    상기 제2 반도체 칩은 상기 제1 반도체 칩의 상기 제1 패드를 노출시키도록 상기 제1 반도체 칩 상에 배치되고,
    상기 제4 반도체 칩은 상기 제3 반도체 칩의 상기 제2 패드를 노출시키도록 상기 제3 반도체 칩 상에 배치되고,
    상기 제4 반도체 칩은, 상기 제1 반도체 칩 패드를 노출시키는 반도체 패키지.
  8. 제 7항에 있어서,
    상기 지지체는, 상기 기판과 전기적으로 연결되고, 상기 제2 반도체 칩 스택과 전기적으로 절연되는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 지지체는, FBI(Frequency Boosting Interface)인 반도체 패키지.
  10. 제 7항에 있어서,
    상기 제3 반도체 칩은, 상기 제2 패드에 접속되는 본딩 와이어(bonding wire)를 통해 상기 기판과 직접적으로 연결되는 반도체 패키지.
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