CN103164565A - 一种自动生成天线规则测试向量的方法 - Google Patents
一种自动生成天线规则测试向量的方法 Download PDFInfo
- Publication number
- CN103164565A CN103164565A CN2012105124209A CN201210512420A CN103164565A CN 103164565 A CN103164565 A CN 103164565A CN 2012105124209 A CN2012105124209 A CN 2012105124209A CN 201210512420 A CN201210512420 A CN 201210512420A CN 103164565 A CN103164565 A CN 103164565A
- Authority
- CN
- China
- Prior art keywords
- antenna
- layer
- test vector
- conductor
- automatically
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明提出了一种自动生成天线规则测试向量的方法,它隶属于集成电路辅助设计软件工具中工艺设计工具包PDK(Process Design Kit)验证领域。其核心思想是通过将最大天线比率转化为与天线效应相关的导体层的最大长度的方法来实现测试向量的自动绘制。通过自适应选取栅极面积和导体层宽度,确保导体层长度在合理版图绘制范围。对于多层导体累加产生的天线效应通过平分天线比率的方法将天线效应量化到每层具体导体上,然后再把分配到每层导体的最大天线比率转化为每层导体的最大长度进行测试向量自动生成。此方法仅需用户提供简单的工艺信息作为输入,工具针对用户定义的不同天线规则,利用工艺连接关系自动生成与该规则对应的多种测试向量。从而解决了手工绘制版图测试向量效率低,准确性差和测试用例不够丰富的问题。
Description
技术领域
本发明是用于验证天线效应设计规则的一种自动生成测试向量的方法。本发明属于集成电路辅助设计软件工具中工艺设计工具包PDK(Process Design Kit)验证领域。
背景技术
随着集成电路设计日趋复杂化,顶层布线金属越来越多,栅的尺寸越来越小,天线效应发生的可能性变得越来越大。所谓天线效应是指长导线聚集电荷过多而放电击穿薄栅氧化层并致使电路失效的现象。消除天线效应是集成电路纳米工艺设计和制造中重要考虑的问题之一。如果天线效应考虑不足就会直接影响集成电路设计的可靠性和芯片的成品率问题。通常天线效应是通过Foundry厂商提供的天线规则来检查的。这些规则是通过规定能够连接到栅极上而不需要源极或漏极作为放电器件的最大金属面积来检查版图设计是否有效规避了天线效应,因此天线规则文件的正确性至关重要。为了保证天线规则文件的正确性,传统的做法就是手工开发版图测试向量,然后通过这些测试向量来验证Foundry厂商开发出来的设计规则是否正确。如果测试结果和事先预期不同,则修改天线规则文件并重新进行上述验证过程,这样循环迭代直至天线规则文件通过各种测试向量的验证。这种传统测试向量构造过程涉及到三个难点:一是测试向量构造的准确性,一个是测试向量构造的完备性,另一个是测试向量构造的效率问题。在纳米工艺快速发展的今天,工艺规则越来越复杂,设计规则条数越来越多,需要更丰富完备的测试向量集对设计规则进行验证。然而实际的设计规则开发周期被压缩的越来越短,PDK工程师往往顾此失彼,无法在测试向量的准确性、完备性和高效性上达到平衡。甚至在很多情况下,为了在指定时间内完成设计规则开发,开发工程师都是通过互相阅读代码的查错方式来检查设计规则代码的正确性。这种方法很大程度上依赖于开发工程师本身的经验和能力,并极有可能忽略一些情况的检查。针对传统测试向量构造的三大难点,本发明提出了一种自动生成天线规则测试向量的方法,此方法仅需用户提供简单的工艺信息作为输入,工具根据用户定义的天线规则自动生成相应的测试向量,从而实现了测试向量生成的高效性,同时保证测试向量的丰富性和准确性。
发明内容
本发明提出了一种自动生成天线规则测试向量的方法。它的基本含义是:根据工艺连接关系和用户指定的天线规则自动生成验证该天线规则的多种测试向量。其技术方法是通过自适应选取多晶硅栅极面积和导体层宽度的方法将最大天线比率问题转化为与天线比率相关的导体层的最大长度问题,然后根据导体尺寸和导体连接关系自动绘制测试向量。对于多层导体累加产生的天线效应通过平分天线比率的方法将天线效应量化到每层具体导体上,然后再把分配到每层导体的最大天线比率转化为每层导体的最大长度进行测试向量自动生成。
本发明方法可自动生成多种跳线法的测试向量,可自动生成加反偏二极管的测试向量,并且反偏二极管的发射极面积大小可以受到控制。针对栅、金属层和孔层的天线规则的测试向量,分累加模式和非累加模式自动生成。针对天线比率中的导体面积分侧面积和顶面面积两种模式,针对天线比率中的孔面积支持顶面面积的方式。对多层栅氧工艺和同一工艺下多种电压环境下的测试向量均可自动生成。本发明方法大大降低了测试向量构造的时间,确保了测试向量的正确性和完备性。使得PDK工程师的测试工作集中在天线规则的验证上而不是测试向量的生成上。
附图说明
图1:工艺信息输入示意图
图2:一个定义天线规则的示意图
图3:一个自动生成测试向量结果的示意图
具体实施方式:
天线效应发生的机率是通过“天线比率”来衡量的。简单的说天线比率一般是指连接到栅极上的金属导体面积与栅氧化层面积的比值。通常天线比率越大就越容易发生天线效应。因此天线规则规定天线比率的最大阀值,如果天线比率超过此阀值则表明版图设计存在天线效应。为了验证天线规则的正确性,需要模拟版图设计中的情况去构造两类测试向量集。一类是好的测试向量集,即天线比率超过天线规则规定的最大阀值的测试用例集合;一类是坏的测试向量集,即天线比率在最大阀值范围内的测试用例集合。如果天线规则针对好的测试向量全没报错,对坏的测试向量全部报错,则认为天线规则是正确的。目前消除天线效应的主要方法有跳线法和加反偏二极管的方法。
针对是否***反偏二极管天线比率的计算公式会有不同。
●无反偏二极管的天线比率计算公式:
EGAR=EA/Area_gate (1)
其中EGAR是Etch Gate Area Ratio的缩写,意为天线比率;EA是金属导体面积或孔层面积,Area_gate为栅氧化层的gate面积。
●加反偏二极管的天线比率计算公式:
EGAR=(EA/Area_gate)-K*AAD-DB (2)
其中EGAR是Etch Gate Area Ratio的缩写,意为天线比率;EA是金属导体面积或孔层面积,Area_gate为栅氧化层的gate面积。AAD为反偏二极管的面积,K为放大系数,DB是加反偏二极管时使用的一个常量Diode_bonus参数。
如果天线规则的检查层是金属层,根据上述公式(1)和(2)中的EA是检查层的面积还是连接栅节点上的所有有效金属面积之和,测试向量构造分为非累加模式和累加模式两种情况。
1.非累加模式
非累加模式是指在计算天线效应时只考虑当前检查层引起的天线效应。即在天线比率计算公式(1)和(2)中EA等于检查层自身的面积。根据公式(1),(2)我们可以分别推导出:
A.如果EA计算的是金属导体自身的侧面积,则:
金属导体长度=EGAR*Area_gate/(2*金属导体厚度)-金属导体宽度 (3)
金属导体长度=(EGAR+K*AAD+DB)*Area_gate/(2*金属导体厚度)-金属导体宽度(4)
B.如果EA计算的是金属导体自身的顶层面积,则:
金属导体长度=EGAR*Area_gate/金属导体宽度 (5)
金属导体长度=(EGAR+K*AAD+DB)*Area_gate/金属导体宽度 (6)
上述公式(3)中天线比率、金属导体厚度是已知常量;上述公式(4)中天线比率、放大系数K、DB和金属导体厚度是已知常量;上述公式(5)中天线比率是已知常量;上述公式(6)中的天线比率、放大系数K、DB是已知常量。因此如果固定gate面积和检查层导体的宽度,我们可以反推出检查层导体的长度。这样我们就获得了自动构造测试向量时绘制检查层金属的全部信息。因为非累加模式下并不考虑其余金属层的天线效应,故其可采用与检查层导体相同的宽度和长度来绘制。这样结合工艺连接信息,我们便可自动绘制该工艺下如向上跳线,向下跳线,***反偏二极管等各种情况下的典型测试向量。因为实际工艺中天线比率的值往往很大,如果导体宽度和面积选择的不好,往往会导致绘制的金属过长而超越版图最大尺寸范围。实际自动构造测试向量时,我们采用自适应的过程选择合理的栅图层的面积和金属导体的宽度。在默认情况下,工具设置金属宽度为5um,栅gate的面积为1平方微米,所有金属层采用相同宽度绘制。在自动绘制每个测试向量之前,工具会根据所画测试向量结构和版图允许的最大绘制范围得到绘制每个测试向量的各个金属层的最小宽度的最大值,如果所有金属层最小宽度的最大值小于5um,则所有金属层使用默认值5um进行绘制,如果所有金属层最小宽度的最大值大于5um,则工具自动调整绘制金属宽度为金属层最小宽度的最大值的两倍再进行绘制。
2.累加模式
累加模式是指在计算天线效应时考虑多层导体对栅氧化层引起的天线效应。针对跳线法改变金属布线层次来解决天线效应的测试向量,天线效应可能在某层被断开,因此累加模式的天线比率仅考虑引起天线效应的有效金属导体面积对栅氧化层面积的比率,即上述公式(1)、(2)中的EA为有效金属导体的面积之和。假设有效金属导体中有N段金属参与到天线比率计算中(N段导体中可能存在相同金属层),我们可以通过平分最大天线比率的方法得到每段金属导体的长度。具体计算公式如下:
C.如果EA计算的是金属导体自身的侧面积,则:
导体J长度=EGAR*Area_gate/(2*N*导体J厚度)-导体J宽度,1<=J<=N (7)
导体J长度=(EGAR+K*AAD+DB)*Area_gate/(2*N*导体J厚度)-导体J宽度 (8)
D.如果EA计算的是金属导体自身的顶层面积,则:
导体J长度=EGAR*Area_gate/(N*导体J宽度),1<=J<=N (9)
导体J长度=(EGAR+K*AAD+DB)*Area_gate/(N*导体J宽度),1<=J<=N (10)
类似于非累加模式地思想,如果在上述(7)、(8)、(9)、(10)中固定gate面积和每段导体的宽度,我们可以反推出每段导体的长度。这里gate的面积和每段导体的宽度可以取相同值以简化运算,默认设置所有金属宽度为5um,栅gate的面积为1平方微米。这样我们就可以根据上面栅、金属层的数据信息自动构造小于最大天线比率的好的测试向量和违反最大天线比率的坏的测试向量。同样导体宽度和面积选择要考虑到由它们计算得到的导体长度不要超越版图最大尺寸范围。我们同样采用了自适应算法以确保测试向量被合理构造。采用添加反偏二极管的测试向量,二极管的发射极面积大小可以调整,可按用户需求大小进行绘制。
如果天线规则的检查层是孔层,处理方法思想与检查层是金属层的处理思想类似,只是孔层是方形的,长宽相等,而且EA仅需考虑顶层面积,没有侧面积之说,并且累加模式下是针对连接孔的面积进行累加。在这种测试向量构造时,我们在金属连接处只绘制一个孔层,并且所有孔都采用相同尺寸。假设测试向量中有N个孔参与到天线比率计算中,则累加模式下孔的尺寸计算公式为:
孔的边长=sqrt(EGAR*Area_gate/N) (11)
孔的边长=sqrt((EGAR+K*AAD+DB)*Area_gate/N) (12)
上述公式(11)、(12)中N=1时即为非累加模式下的孔边长计算公式。
因此针对检查层是孔层的测试向量构造,我们可以自动构造累加模式和非累加模式下跳线法样式的测试向量、加天线器件的测试向量或者前两者结合的测试向量。
此外一种自动生成天线规则测试向量的方法支持多层栅氧工艺。用户可根据需要选取具体构造测试向量时使用的栅层,工具根据该信息绘制相应测试向量。同时对于同一工艺多种电压的情况,用户同样可以指定测试向量所在电压环境。工具根据用户要求自动组合构造多种测试向量以满足天线规则验证需求。
综上阐述,下面给出一个测试向量生成的步骤:
第一步:输入工艺信息(例如:顶层导体连接信息,导体厚度信息等),参见附图1。
第二步:定义要检查层的天线规则,参见附图2。
第三步:调用本发明的计算机软件程序,自动生成天线规则测试向量,参见附图3。
上述步骤一定义的工艺信息为全局信息,用户只需要定义一次。在步骤二,用户可定义多条要检查的天线规则,然后调用步骤三的软件程序,一次性生成对应所有天线规则的好的测试向量和坏的测试向量。
针对一个典型的Smic40nm工艺下的天线效应规则文件,天线规则总共有21条。传统方法手工绘制测试向量要花1个月,而上述自动生成测试向量方法只需不到1分钟便得到所有天线规则的所有版图测试向量,而书写测试向量生成规则仅花费不到10分钟。本发明方法大大提高了测试向量的开发效率,降低了人力成本,确保设计规则验证充分可靠。
Claims (1)
1.一种自动生成天线规则测试向量的方法,它的基本含义是:根据工艺连接关系和用户指定的天线规则自动生成验证该天线规则的多种测试向量。其主要特征是:可自动生成多种跳线法的测试向量,可自动生成加反向二极管的测试向量,可支持累加模式和非累加模式的测试向量的自动生成。针对天线比率中的导体面积可支持侧面积和顶面面积两种模式;针对天线比率中的孔面积支持顶面面积。对多层栅氧工艺和同一工艺下多种电压环境下的天线规则测试向量均可实现自动生成。
具体步骤:
第一步:用户输入工艺信息(例如:顶层导体连接信息,导体厚度信息等)。
第二步:用户定义要检查层的天线规则。
第三步:调用本发明的计算机软件程序,自动生成天线规则测试向量。
其中第三步实现测试向量自动化的核心技术思想是:
1)针对非累加模式下导体层天线规则的测试向量自动生成,工具通过自适应选取多晶硅栅极面积和导体层宽度的方法将最大天线比率问题转化为与天线比率相关的导体层的最大长度问题,然后根据导体尺寸和导体连接关系自动绘制测试向量。
2)针对累加模式下导体层天线规则的测试向量自动生成,工具通过平分天线比率的方法将天线效应量化到每层具体导体上,然后再把分配到每层导体的最大天线比率转化为每层导体的最大长度进行测试向量自动生成。
3)针对加二极管的导体层天线规则的测试向量自动生成,工具通过固定二极管面积的方法将二极管引起的天线效应因素和最大天线比率一起考虑。针对非累加模式的测试向量自动生成,工具将二者作用之和转化为与天线效应相关的导体层的最大长度问题来实现导体层的自动绘制。针对累加模式的测试向量自动生成,工具将二者作用之和平分分配到每层具体导体上,然后再把分配到每层导体的具体天线效应值转化为每层导体的最大长度进行测试向量自动生成。
4)针对非累加模式下孔层天线规则的测试向量自动生成,工具通过自适应选取多晶硅栅极面积的方法将最大天线比率问题转化为与天线比率相关的孔的最大边长问题,然后根据孔尺寸和导体连接关系自动绘制测试向量。
5)针对累加模式下孔层天线规则的测试向量自动生成,工具通过平分天线比率的方法将天线效应量化到每层孔上,然后再把分配到每层孔上的最大天线比率转化为每层孔层的最大边长进行测试向量自动生成。
6)针对加二极管的孔层天线规则的测试向量自动生成,工具通过固定二极管面积的方法将二极管引起的天线效应因素和最大天线比率一起考虑。针对非累加模式的测试向量自动生成,工具将二者作用之和转化为与天线效应相关的孔层的最大边长问题来实现测试向量的自动绘制。针对累加模式的测试向量自动生成,工具将二者作用之和平分分配到每层孔上,然后再把分配到每层孔上的具体天线效应值转化为每层孔层的最大边长进行测试向量自动生成。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2012105124209A CN103164565A (zh) | 2012-12-04 | 2012-12-04 | 一种自动生成天线规则测试向量的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN2012105124209A CN103164565A (zh) | 2012-12-04 | 2012-12-04 | 一种自动生成天线规则测试向量的方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN103164565A true CN103164565A (zh) | 2013-06-19 |
Family
ID=48587648
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2012105124209A Pending CN103164565A (zh) | 2012-12-04 | 2012-12-04 | 一种自动生成天线规则测试向量的方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103164565A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108897933A (zh) * | 2018-06-15 | 2018-11-27 | 北方电子研究院安徽有限公司 | 一种快速消除天线效应的方法 |
CN109298686A (zh) * | 2017-07-25 | 2019-02-01 | 通用汽车环球科技运作有限责任公司 | 用于针对基于规则的制造工艺设计使用商业智能的***和方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20010010093A1 (en) * | 2000-01-25 | 2001-07-26 | Nec Corporation | Layout design method |
CN1848121A (zh) * | 2005-04-05 | 2006-10-18 | 台湾积体电路制造股份有限公司 | 天线比决定方法 |
CN101339578A (zh) * | 2008-08-14 | 2009-01-07 | 四川登巅微电子有限公司 | 一种生成包含天线效应信息文件的方法 |
CN102054083A (zh) * | 2009-10-30 | 2011-05-11 | 新思科技有限公司 | 集成电路的天线效应的检查方法及其装置 |
-
2012
- 2012-12-04 CN CN2012105124209A patent/CN103164565A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20010010093A1 (en) * | 2000-01-25 | 2001-07-26 | Nec Corporation | Layout design method |
CN1848121A (zh) * | 2005-04-05 | 2006-10-18 | 台湾积体电路制造股份有限公司 | 天线比决定方法 |
CN101339578A (zh) * | 2008-08-14 | 2009-01-07 | 四川登巅微电子有限公司 | 一种生成包含天线效应信息文件的方法 |
CN102054083A (zh) * | 2009-10-30 | 2011-05-11 | 新思科技有限公司 | 集成电路的天线效应的检查方法及其装置 |
Non-Patent Citations (1)
Title |
---|
李蜀霞 等: "超深亚微米IC设计中的天线效应", 《中国集成电路》 * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109298686A (zh) * | 2017-07-25 | 2019-02-01 | 通用汽车环球科技运作有限责任公司 | 用于针对基于规则的制造工艺设计使用商业智能的***和方法 |
CN108897933A (zh) * | 2018-06-15 | 2018-11-27 | 北方电子研究院安徽有限公司 | 一种快速消除天线效应的方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7895551B2 (en) | Generation of standard cell library components with increased signal routing resources | |
US9171124B2 (en) | Parasitic extraction in an integrated circuit with multi-patterning requirements | |
CN117321601A (zh) | 一种集成电路的版图生成方法及装置 | |
CN102368276A (zh) | 一种自动验证电学规则文件正确性的流程方法 | |
JP4368641B2 (ja) | 電源パッドの数及び位置見積もり方法、チップサイズ見積もり方法及び設計装置 | |
US20170116367A1 (en) | Electromigration-aware integrated circuit design methods and systems | |
CN108604106B (zh) | 侧信道感知的自动布局和布线 | |
US7080340B2 (en) | Interconnect-aware integrated circuit design | |
US8627247B1 (en) | Systems and methods for fixing pin mismatch in layout migration | |
US8281269B2 (en) | Method of semiconductor integrated circuit device and program | |
CN103810316B (zh) | 降低寄生失配的方法 | |
CN115329713A (zh) | 一种布局模块、生成布线文件以及布线的方法、装置 | |
US7003749B2 (en) | Constraint data management for electronic design automation | |
US9311440B2 (en) | System and method of electromigration avoidance for automatic place-and-route | |
US20140380258A1 (en) | Method and apparatus for performing integrated circuit layout verification | |
CN103164565A (zh) | 一种自动生成天线规则测试向量的方法 | |
CN105844012A (zh) | 一种分立器件的版图比对原理图验证方法及装置 | |
US7886240B2 (en) | Modifying layout of IC based on function of interconnect and related circuit and design structure | |
US20070220471A1 (en) | Cell placement taking into account consumed current amount | |
US20200302105A1 (en) | Analog design tool having a cell set, and related methods | |
JP4855283B2 (ja) | 半導体集積回路の設計装置 | |
CN112749526A (zh) | 电源轨设计方法、装置及其非瞬时计算机可读介质 | |
CN113051859B (zh) | 用于设计上下文感知电路的方法 | |
WO2014064650A2 (en) | Method and system for automated design of an integrated circuit using configurable cells | |
CN101174284A (zh) | 设计存储器寄存器的方法和*** |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WD01 | Invention patent application deemed withdrawn after publication | ||
WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130619 |