JP4368641B2 - 電源パッドの数及び位置見積もり方法、チップサイズ見積もり方法及び設計装置 - Google Patents
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Description
(1)電源パッドの数を見積もる手法として、出力バッファの同時スイッチングノイズを低減するのに必要な電源パッドの数を過去の経験からあらかじめルール化して求めておき、そのルールに従って電源パッドの数を決定する。
本発明によれば、前記中央処理装置が、前記電源網解析を前記電源パッドに流れる電流値の偏りを考慮して行うようにした。
本発明によれば、前記中央処理装置が、前記電源パッドの間引き処理後に収束条件を満たしているか否かを判定する処理を有し、前記判定する処理において、前記収束条件を満たす場合に見積もり処理を終了し、前記収束条件を満たさない場合に前記電源網解析を再度行うようにした。
以下、本発明を、半導体集積回路(LSI)の設計フローのうち、レイアウト設計前の初期段階の設計(以下「初期設計」という)における処理について具体化した第1の実施の形態を図1〜図11に従って説明する。
この設計装置21は、一般的なCAD(Computer Aided Design )装置によって構成されている。設計装置21は、CPU22、メモリ23、記憶装置24、表示装置25、入力装置26及びドライブ装置27を備え、それらはバス28を介して相互に接続されている。
まず、ステップ11において、消費電力ファイルF4と電源配線抵抗網ファイルF8とに基づいてコア部の電源網解析を行い、各ノードの電圧値を求める。なお、このステップ11での電源網解析の結果、各ノード間のIRドロップ値が許容IRドロップ値を超えている場合には、その時点で処理を中止する。
まず、ステップ20において、電源パッドの初期化処理を行う。この処理は、上述したコア部の電源網解析に先立って行われる。詳しくは、設計対象のデバイス(半導体集積回路)に備えられている各パッド(電源パッド(互いに電位の異なる電源パッドを含む)及び信号パッド)を全て同電位の電源パッドPvとして扱い、この状態を初期状態とする(図5(a)参照)。以下、この初期化処理で同電位に設定された電源パッドPvを「初期電源パッドPv」という。
この間引き処理について詳述すると、図7に示すように、同処理では、まず、初期電源パッドPvの中から、基準となるパッド(以下「基準パッド」という)Psを決定する。
・パッケージピンの仕様により配置が制約されるもの。
・電流の集中が起こっている(電流値が所定以上となる)もの。
・その他設計する各デバイスごとに定められた制約により配置が固定されるもの。
図7に示すように、まず、間引き処理の対象となるパッド(以下「間引き対象パッド」という)Pdに流れる電流値Aを、基準パッドPsと、その基準パッドPsに対し反対側に位置する間引き対象パッドPdの隣接パッドPsoとに、それぞれ所定の比率で分配する。
コア部Cにおける電源配線のレイアウトにおいては、図8に示すように、例えばマクロM1,M2の配置に伴う電源配線の切断(図中、一点鎖線)や回り込み(図中、二点鎖線)に起因して、レイアウト内で電源配線に偏りが生じる。こうした電源配線の偏りをレイアウトデータより抽出して電源配線抵抗網ファイルF8に記憶しておき、上述した電源網解析を電源配線の偏りを考慮しながら行うことにより、電源パッドの数及び位置の最適化を図ることができる。
コア部Cの消費電力は、図9に示すように、同領域内における例えば高速動作モジュールM3,M4の配置に起因して偏りが生じる。このような消費電力の偏りを、設計のインスタンス毎、あるいは各モジュール毎に消費電力ファイルF4に記憶しておき、上述した電源網解析を消費電力の偏りを考慮しながら行うことにより、電源パッドの数及び位置の見積もり精度をさらに向上させることができる。
電源パッドに流れる電流は、図10に示すように、電源パッドの配置によって電流量に偏りが生じる。具体的には、電源パッドが配置されるチップ各辺において中心部ほど電流が集中し、周辺部ほど電流が流れにくくなる。また、互いに異なる電位の電源を供給する電源パッドが隣接して配置される場合、それら隣接配置される電源パッドには電流集中が生じ易くなる。このような電源パッドにおける電流量の偏りをあらかじめ算出しておき、上述した電源網解析を電源パッドに流れる電流量の偏りを考慮しながら行うことにより、電源パッドの数及び位置の見積もり精度をさらに向上させることができる。
上記したように、このコアサイズ見積もり処理に際しては、回路情報ファイルF6とレイアウト条件ファイルF7とが準備される。ここで、回路情報ファイルF6には、上記ネットリストファイルF1より導出された各種の入力パラメータ、本実施の形態においてはセル数Ncell,総ネット数J,平均ファンアウトmavg ,平均セル面積Acell,及び使用されるマクロ面積の合計(以下「総マクロ面積」という)Amacro 等が回路情報として記憶されている。また、レイアウト条件ファイルF7には、レイアウト設計に係る各種の条件パラメータ、本実施の形態においてはセル使用率ρ,配線層数K,回路ブロックの縦横比に応じた係数(以下「アスペクト比」という)zA 等がレイアウト条件として記憶されている。なお、セル使用率は、コア部に搭載される総セル面積を、そのコア部においてセルの配置が可能である領域の面積で除算して求められる。
[ステップ311a:平均パス長の算出処理]
この処理は、コア部の各ネットに形成されるパス長(出力と入力の関係が1対1の関係となる配線の長さ)の平均を算出する処理である。この平均パス長Lpath-idf.avgは、セル数Ncell,平均セル面積Acell,セル使用率ρ,レンツ指数pを用いて、
この処理は、上記ステップ311aで求めた平均パス長Lpath-idf.avgと、各ネットのファンアウトに基づいて、コア部に形成される全ネットの長さの合計(総ネット長)を算出する処理である。
[ステップ311b:面積の仮見積もり処理]
この処理では、セル数Ncell,平均セル面積Acell,セル使用率ρ,及び総マクロ面積Amacro を用いてコア部の仮面積Atemp-area を算出する。このコア部の仮面積Atemp-area は、コア部に配置されるセルの総面積と総マクロ面積Amacro との和として求められ、
この処理は、上記ステップ311bで求めたコア部の仮面積Atemp-area に対し、各配線層での使用可能チャネル長を算出する処理である。
(1)電源網解析により求めた各ノードの電圧値から電源パッドに流れる電流値を算出し、その電流値とIOバッファの許容電流値との比較に基づいて電源パッドの数及び位置を見積もるようにした。この方法では、IOバッファの許容電流値を考慮して、SIやPIを保証し得る電源パッドの数及び位置をレイアウト前に精度良く見積もることができる。これにより、設計フローの手戻りを少なくして、設計期間の短縮、延いては設計コストの削減を図ることが可能である。
(6)本実施の形態では、電源パッドに流れる電流量の偏りを考慮して電源網解析を行うことにより、電源パッドの数及び位置をより精度良く見積もることができる。
(8)コアサイズの見積もり方法において、平均パス長Lpath-idf.avgから各ネットのファンアウトを考慮して総ネット長Lnet-total を算出し、この総ネット長Lnet-total と全配線層での使用可能チャネル長Lusable-totalとを比較した結果に基づいて、コアサイズを見積もるようにした。この方法では、コアサイズを各ネットのファンアウトを考慮して見積もるため、実際にレイアウトを行うことなく、コアサイズを正確に、且つ最小の面積で見積もることが可能となる。
以下、本発明を具体化した第2の実施の形態を上記第1の実施の形態との相違点を中心に図12〜図16に従って説明する。この第2の実施の形態は、上述した図1のチップサイズ見積もり処理において、ステップ13におけるコアサイズ見積もり処理が第1の実施の形態と異なる。すなわち、本実施の形態は、コア部が複数の回路ブロックにより構成される場合に適用して好適なコアサイズ見積もり方法について説明するものである。
まず、ステップ41において、コア部に形成される各回路ブロックの面積を求め、それらの合計を求める。この際、回路ブロックの面積の算出方法としては、その回路ブロックが過去において既にレイアウト済みのものであればその面積を用い、まだレイアウト前のものであれば、上記第1の実施の形態におけるコアサイズ見積もり方法を用いて面積を予想してもよい。
図14に示すように、回路ブロック32の端子の引き出しに必要な配線数は、回路ブロック32の左辺,右辺に配置されている端子数をそれぞれTL,TRとし、左辺,右辺から引き出される配線数をそれぞれIL,IRとすると、
配線数IL=端子数TL(左辺)
配線数IR=端子数TR(右辺)
となる。
各回路ブロック間の結線において、該ブロック間に他の回路ブロック(ここでは回路ブロック32がそれに該当する場合について考える。)が存在する場合、配線はレイアウトブロック31を通過する。この際、レイアウトブロック31を通過する配線には、回路ブロック32上を通過する配線と、その回路ブロック32の周りを迂回する配線とが含まれる。処理2では、このレイアウトブロック31を通過する配線のうち、回路ブロック32の周りを迂回する配線数Idetourを求める。
まず、ステップ51において、レイアウトブロック31を通過する配線数Ithru(予想値)を求めておく。この配線数Ithruは、コア部に含まれる回路ブロック数をNblock 、回路ブロック間の総ネット数をJB 、平均ファンアウトをmavg 、レンツ指数をp、隣同士の回路ブロック間の結線に用いられない配線のうち比率c(ただし、0≦c≦1)の配線がレイアウトブロック31を通過すると仮定すると、
この最小の配線領域は、各配線層において配線ピッチ(ここでは垂直方向の配線ピッチ)と配線チャネル数との積が等しくなり、且つ全配線層での配線チャネル数の総和が上記配線数の和Iohと等しくなるときの面積値として求められる。ちなみに、各配線層で使用可能となる配線チャネル数は配線層数が多いほど多くなり、したがって配線領域は小さくなる。なお、この配線チャネル数には、上述した回路ブロック32上における配線チャネル数と同様、電源配線などにより配線不可となるチャネル数は含まれない。
リピータセルの面積の合計値は、コア部に形成されるリピータセル数Nbufferと、想定する1個当りのリピータセル面積Abufferとの積により求められる。
(1)コア部が複数の回路ブロックからなる場合において、各回路ブロックの面積と、各回路ブロック間の結線に伴い必要となる配線領域と、各回路ブロック間の接続に用いられるリピータセルの面積とを総和して求めた面積値をコアサイズとして見積もるようにした。この方法では、複数の回路ブロックからなるコア部の面積を、実際にレイアウトを行うことなく、正確に且つ最小の面積値で見積もることが可能となる。
・第1の実施の形態の電源パッドの数及び位置見積もり方法(図4)では、チップ各辺に電源パッドが1つずつ(但し全て同電位に設定する)備えられる状態を初期状態として処理を開始し、その後、各パッドに流れる電流値とIOバッファの許容電流値との比較結果に基づいて電源パッドを追加していく方法としてもよい。
・第2の実施の形態のコアサイズ見積もり方法は、コア部が複数の回路ブロックからなる場合のみならず、コア部が一つの回路ブロックからなる場合においても勿論適用可能である。
(付記1) 半導体集積回路の電源パッドの数及び位置見積もり方法であって、
消費電力と電源配線抵抗網とに基づいてコア部の電源網解析を行い、各ノードの電圧値を求める第1の処理と、
前記各ノードの電圧値と各ノード間の抵抗値に基づいて各ノード間の電流値を算出し、前記各ノード間の電流値から電源パッドに流れる電流値を求める第2の処理と、
前記電源パッドに流れる電流値がIOバッファの許容電流値を満たすか否かを判断し、その判断結果に基づいて前記電源パッドの間引き又は追加を行う第3の処理と
を有することを特徴とする電源パッドの数及び位置見積もり方法。
(付記2) 前記各ノードの電圧値に基づいて各ノード間のIRドロップ値を算出し、該IRドロップ値が許容IRドロップ値を満足しない場合はその後の処理を中止することを特徴とする付記1記載の電源パッドの数及び位置見積もり方法。
(付記3) それぞれ均一の抵抗値と電流源とで表される電気的に等価な複数の等価回路により前記コア部をモデル化した回路を用いて前記電源網解析を行うことを特徴とする付記1又は2記載の電源パッドの数及び位置見積もり方法。
(付記4) 前記電源網解析を前記コア部の電源配線の偏りを考慮して行うことを特徴とする付記1又は2記載の電源パッドの数及び位置見積もり方法。
(付記5) 前記電源網解析を前記コア部の消費電力の偏りを考慮して行うことを特徴とする付記1,2又は4記載の電源パッドの数及び位置見積もり方法。
(付記6) 前記電源網解析を前記電源パッドに流れる電流値の偏りを考慮して行うことを特徴とする付記1,2,4又は5記載の電源パッドの数及び位置見積もり方法。
(付記7) 前記電源網解析に先立って、前記半導体集積回路に備えられるパッドを全て同電位の電源パッドとして設定する初期化処理を有し、
前記第3の処理では、前記電源パッドに流れる電流値が前記許容電流値を満たす場合に前記電源パッドの間引き処理を行うようにしたことを特徴とする付記1乃至6の何れか一記載の電源パッドの数及び位置見積もり方法。
(付記8) 前記電源パッドの間引き処理後に収束条件を満たしているか否かを判定し、前記収束条件を満たす場合に見積もり処理を終了し、前記収束条件を満たさない場合に前記電源網解析を再度行う、ことを特徴とする付記7記載の電源パッドの数及び位置見積もり方法。
(付記9) 前記初期化処理した電源パッドのうち配置が制約される電源パッドを基準パッドとして定め、該基準パッドを除く電源パッドを対象として前記間引き処理を行うことを特徴とする付記7又は8記載の電源パッドの数及び位置見積もり方法。
(付記10) 前記間引き処理は、当該処理の対象とする電源パッドに流れる電流値を所定の比率で前記基準パッドに分配し、その分配後の基準パッドに流れる電流値と前記許容電流値との比較結果に基づいて行うことを特徴とする付記7乃至9の何れか一記載の電源パッドの数及び位置見積もり方法。
(付記11) 半導体集積回路のコアサイズ見積もり方法であって、
回路情報とレイアウト条件とに基づいてコア部に形成される総ネット長と使用可能チャネル長とを算出し、
前記総ネット長が前記使用可能チャネル長以下、
且つ、水平方向の配線方向に関して、前記総ネット長が前記使用可能チャネル長以下、
且つ、垂直方向の配線方向に関して、前記総ネット長が前記使用可能チャネル長以下、
となるときのコアサイズを見積もることを特徴とするコアサイズ見積もり方法。
(付記12) 前記総ネット長は、
各ネットに形成されるパス長を平均化して平均パス長を求める第1の処理と、
前記平均パス長から各ネットのファンアウトに応じた総ネット長を算出し、該算出した各ファンアウト毎の総ネット長の総和を求める第2の処理と、
により算出され、
前記水平方向及び前記垂直方向の配線方向における総ネット長は、
前記第2の処理の算出結果と回路ブロックの縦横比に応じた係数とに基づいて算出されることを特徴とする付記11記載のコアサイズ見積もり方法。
(付記13) 前記使用可能チャネル長は、
コア部の面積を仮見積もりする第1の処理と、
前記仮見積もりしたコア部の面積に対し、各配線層での使用可能チャネル長を配線禁止チャネル長と最大チャネル使用率とに基づいて算出し、該算出した各配線層毎の使用可能チャネル長の総和を求める第2の処理と、
により算出され、
前記水平方向及び前記垂直方向の配線方向における使用可能チャネル長は、
それぞれ配線方向が同一方向となる配線層の使用可能チャネル長を合算して求められることを特徴とする付記11記載のコアサイズ見積もり方法。
(付記14) 複数の回路ブロックよりなる半導体集積回路のコアサイズ見積もり方法であって、
各回路ブロックの面積の総和を求める第1の処理と、
前記各回路ブロックの周辺に必要となる配線領域を算出し、各配線領域の総和を求める第2の処理と、
各回路ブロック間の接続に用いるリピータセルの面積の総和を求める第3の処理と、
を有し、
前記第1の処理、前記第2の処理及び前記第3の処理の算出結果を総和して求められる面積をコアサイズとして見積もることを特徴とするコアサイズ見積もり方法。
(付記15) 前記配線領域は、
前記回路ブロックの端子数に応じた配線数と前記回路ブロックの周りを迂回する配線数との総和が各配線層にて使用可能な配線チャネル数の総和と等しくなり、且つ、各配線層で配線ピッチと配線チャネル数との積が等しくなるときの面積値として求められることを特徴とする付記14記載のコアサイズ見積もり方法。
(付記16) 前記リピータセルの面積の総和は、
前記配線領域を加えた回路ブロックの面積の平均と、リピータセルの挿入間隔と、回路ブロック数と、平均ファンアウトと、レンツ指数とに基づいて算出されるリピータセルの個数と、リピータセルの1個当りの面積との積により求められることを特徴とする付記14記載のコアサイズ見積もり方法。
(付記17) 半導体集積回路の仮配線容量見積もり方法であって、
付記11記載の平均パス長に基づいて各ネットのファンアウトに応じた平均ネット長を算出し、前記平均ネット長と単位長さ当りの容量値とに基づいて仮配線容量を見積もることを特徴とする仮配線容量見積もり方法。
(付記18) 半導体集積回路のチップサイズ見積もり方法であって、
付記11乃至16の何れか一記載のコアサイズ見積もり方法を用いて求めたコアサイズと、付記1乃至10の何れか一記載の電源パッドの数及び位置見積もり方法を用いて求めた電源パッドの数及び位置に応じたIO領域とに基づいてチップサイズを見積もることを特徴としたチップサイズ見積もり方法。
(付記19) 半導体集積回路の設計装置であって、
付記1乃至10の何れか一記載の電源パッドの数及び位置見積もり方法を用いて電源パッドの数及び位置を見積もる電源パッド数・位置算出手段を備える、
ことを特徴とする設計装置。
(付記20) 半導体集積回路の設計装置であって、
付記11乃至16の何れか一記載のコアサイズ見積もり方法を用いてコアサイズを見積もるコアサイズ算出手段を備える、
ことを特徴とする設計装置。
(付記21) 半導体集積回路の設計装置であって、
付記11乃至16の何れか一記載のコアサイズ見積もり方法を用いてコアサイズを見積もるコアサイズ算出手段と、
付記1乃至10の何れか一記載の電源パッドの数及び位置見積もり方法を用いて電源パッドの数及び位置を見積もる電源パッド数・位置算出手段と
を備えることを特徴とする設計装置。
(付記22) 付記1乃至10の何れか一記載の電源パッドの数及び位置見積もり方法に従った処理を実行するプログラムが記録された記録媒体。
(付記23) 付記11乃至16の何れか一記載のコアサイズ見積もり方法に従った処理を実行するプログラムが記録された記録媒体。
F4 消費電力ファイル
F6 回路情報ファイル
F7 レイアウト条件ファイル
F8 電源配線抵抗網ファイル
Ic 許容電流値
Ps 基準パッド
Pv 電源パッド(初期電源パッド)
Pd 間引き処理の対象とする電源パッド(間引き対象パッド)
Lpath-idf.avg 平均パス長
Lnet-total 総ネット長
Lnet-total.X 水平方向の配線方向における総ネット長
Lnet-total.Y 垂直方向の配線方向における総ネット長
Lusable-total 使用可能チャネル長
Lusable-total.X 水平方向の配線方向における使用可能チャネル長
Lusable-total.Y 垂直方向の配線方向における使用可能チャネル長
Lnet-avg.FO=m ファンアウトmのときの平均ネット長
Lprohibit.n 配線層nのときの配線禁止チャネル長
Atemp-area 仮見積もりしたコア部の面積(仮面積)
m ファンアウト
rn 最大チャネル使用率
zA 回路ブロックの縦横比に応じた係数(アスペクト比)
13 コアサイズ算出手段
14 電源パッド数・位置算出手段
21 設計装置
32 回路ブロック
33 配線領域
Claims (10)
- 設計装置による半導体集積回路の電源パッドの数及び位置見積もり方法であって、
前記設計装置の実行する処理は、
前記設計装置の備える中央処理装置が、記憶装置に記憶された消費電力と電源配線抵抗網とに基づいてコア部の電源網解析を行い、各ノードの電圧値を求める第1の処理と、
前記中央処理装置が、前記各ノードの電圧値と、前記記憶装置に記憶された各ノード間の抵抗値とに基づいて各ノード間の電流値を算出し、前記各ノード間の電流値から電源パッドに流れる電流値を求める第2の処理と、
前記中央処理装置が、前記電源パッドに流れる電流値がIOバッファの許容電流値を満たすか否かを判断し、その判断結果に基づいて前記電源パッドの間引き又は追加を行う第3の処理と、
前記中央処理装置が、前記電源網解析に先立って、前記半導体集積回路に備えられるパッドを全て同電位の電源パッドとして設定する初期化処理と、を有し、
前記第3の処理では、前記電源パッドに流れる電流値が前記許容電流値を満たす場合に前記電源パッドの間引き処理を行うようにし、
前記中央処理装置が、前記記憶装置に記憶されたパッド制約情報に基づいて、前記初期化処理した電源パッドのうち配置が制約される電源パッドを基準パッドとして定め、該基準パッドを除く電源パッドを対象として前記間引き処理を行うことを特徴とする電源パッドの数及び位置見積もり方法。 - 前記間引き処理は、当該処理の対象とする電源パッドに流れる電流値を所定の比率で前記基準パッドに分配し、その分配後の基準パッドに流れる電流値と前記許容電流値との比較結果に基づいて行うことを特徴とする請求項1記載の電源パッドの数及び位置見積もり方法。
- 前記中央処理装置が、前記第1の処理にて算出された前記各ノードの電圧値に基づいて各ノード間のIRドロップ値を算出し、該IRドロップ値が許容IRドロップ値を満足しない場合はその後の処理を中止することを特徴とする請求項1又は2に記載の電源パッドの数及び位置見積もり方法。
- 前記中央処理装置が、それぞれ均一の抵抗値と電流源とで表される電気的に等価な複数の等価回路により前記コア部をモデル化した回路を用いて前記電源網解析を行うことを特徴とする請求項1乃至3の何れか一項に記載の電源パッドの数及び位置見積もり方法。
- 前記中央処理装置が、前記電源網解析を前記コア部の電源配線の偏りを考慮して行うことを特徴とする請求項1乃至3の何れか一項に記載の電源パッドの数及び位置見積もり方法。
- 前記中央処理装置が、前記電源網解析を前記コア部の消費電力の偏りを考慮して行うことを特徴とする請求項1,2,3又は5記載の電源パッドの数及び位置見積もり方法。
- 前記中央処理装置が、前記電源網解析を前記電源パッドに流れる電流値の偏りを考慮して行うことを特徴とする請求項1,2,3,5又は6記載の電源パッドの数及び位置見積もり方法。
- 前記設計装置の実行する処理は、
前記中央処理装置が、前記電源パッドの間引き処理後に収束条件を満たしているか否かを判定する処理を有し、
前記判定する処理において、前記収束条件を満たす場合に見積もり処理を終了し、前記収束条件を満たさない場合に前記電源網解析を再度行う、ことを特徴とする請求項1乃至7の何れか一項に記載の電源パッドの数及び位置見積もり方法。 - 設計装置による半導体集積回路のチップサイズ見積もり方法であって、
前記設計装置の備える中央処理装置が、
請求項1乃至8の何れか一項に記載の電源パッドの数及び位置見積もり方法を用いて求めた電源パッドの数及び位置に応じたIO領域に基づいてチップサイズを見積もる処理を有することを特徴とするチップサイズ見積もり方法。 - 半導体集積回路の設計装置であって、
請求項1乃至8の何れか一項に記載の電源パッドの数及び位置見積もり方法を用いて電源パッドの数及び位置を見積もる電源パッド数・位置算出手段を備えることを特徴とする設計装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003303495A JP4368641B2 (ja) | 2003-08-27 | 2003-08-27 | 電源パッドの数及び位置見積もり方法、チップサイズ見積もり方法及び設計装置 |
US10/823,649 US7454724B2 (en) | 2003-08-27 | 2004-04-14 | Method and apparatus distribution power suply pad of semiconductor integrated circuit |
US12/252,043 US8015534B2 (en) | 2003-08-27 | 2008-10-15 | Method and apparatus for estimating core size in designing semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003303495A JP4368641B2 (ja) | 2003-08-27 | 2003-08-27 | 電源パッドの数及び位置見積もり方法、チップサイズ見積もり方法及び設計装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009054439A Division JP4824785B2 (ja) | 2009-03-09 | 2009-03-09 | コアサイズ見積もり方法、チップサイズ見積もり方法及び設計装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005071267A JP2005071267A (ja) | 2005-03-17 |
JP4368641B2 true JP4368641B2 (ja) | 2009-11-18 |
Family
ID=34213995
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003303495A Expired - Fee Related JP4368641B2 (ja) | 2003-08-27 | 2003-08-27 | 電源パッドの数及び位置見積もり方法、チップサイズ見積もり方法及び設計装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7454724B2 (ja) |
JP (1) | JP4368641B2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6642136B1 (en) * | 2001-09-17 | 2003-11-04 | Megic Corporation | Method of making a low fabrication cost, high performance, high reliability chip scale package |
US7099293B2 (en) * | 2002-05-01 | 2006-08-29 | Stmicroelectronics, Inc. | Buffer-less de-skewing for symbol combination in a CDMA demodulator |
US7346869B2 (en) * | 2004-10-29 | 2008-03-18 | Synopsys, Inc. | Power network analyzer for an integrated circuit design |
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-
2003
- 2003-08-27 JP JP2003303495A patent/JP4368641B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-14 US US10/823,649 patent/US7454724B2/en not_active Expired - Fee Related
-
2008
- 2008-10-15 US US12/252,043 patent/US8015534B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20090064066A1 (en) | 2009-03-05 |
US20050050502A1 (en) | 2005-03-03 |
US7454724B2 (en) | 2008-11-18 |
US8015534B2 (en) | 2011-09-06 |
JP2005071267A (ja) | 2005-03-17 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090106 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090309 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090731 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090825 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090826 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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