CN105844012A - 一种分立器件的版图比对原理图验证方法及装置 - Google Patents
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Abstract
本发明公开了一种分立器件的版图比对原理图验证方法及装置，该方法包括：在分立器件的版图上对器件的端口进行打标；修改版图比对原理图文件，以在提取分立器件的版图的网表时，能提取到打标后的端口的信息；接收用于触发版图比对原理图验证的验证操作；提取版图的网表，并比对网表和预存的网表文件，以进行版图比对原理图验证；网表文件包括需验证的器件的端口和工艺尺寸信息。本发明提供的方法及装置，用以解决现有技术中对分立器件的LVS验证，需要绘制电路图，存在的效率低的技术问题，而不进行LVS验证，又存在的错误率高的技术问题。实现了提高了对分立器件进行LVS验证的效率，且提高了版图正确率的技术效果。
Description
技术领域
本发明涉及集成电路设计领域，尤其涉及一种分立器件的版图比对原理图验证方法及装置。
背景技术
在进行集成电路设计的过程中，为了保障版图绘制的正确性,往往需要对设计的版图执行设计验证，其中，设计验证包括DRC(Design Rules Check，设计规则校验)和LVS(Layout Versus Schematics,版图比对原理图)验证等。
而对于用于工艺监测的PCM(Process Control Monitor，工艺控制监控)版图或者用于参数提取的器件版图,由于都是分立器件的版图,如果对该类分立器件也采用与集成电路相同的LVS验证方法，就需要先按照设计目标绘制分立器件的电路图，再用版图与电路图来进行比对验证，耗费的时间很长，效率低下。
所以对分立器件，一般在做完DRC之后不再进行LVS检查，仅仅通过目检来判断器件尺寸及连接的准确性，这样就会导致出现设计的版图与设计目标不同的现象的出现，错误率较高。
也就是说，现有技术对分立器件的LVS验证，需要绘制电路图存在效率低的技术问题，而不进行LVS验证，又存在错误率高的技术问题。
发明内容
本发明通过提供一种分立器件的版图比对原理图验证方法及装置，解决了现有技术中对分立器件的LVS验证，需要绘制电路图存在效率低的技术问题，而不进行LVS验证，又存在错误率高的技术问题。
一方面，为解决上述技术问题，本发明提供了如下技术方案：
一种分立器件的版图比对原理图验证方法，所述方法包括：
在所述分立器件的版图上对所述分立器件的端口进行打标；
修改版图比对原理图文件，以在提取所述分立器件的版图的网表时，能提取到打标后的所述端口的信息；
接收用于触发所述版图比对原理图验证的验证操作；
提取所述分立器件的版图的网表，并比对所述网表和预存的网表文件，以进行版图比对原理图验证；所述网表文件包括需验证的所述分立器件的端口和工艺尺寸信息。
可选的，所述版图上对应有N个分立器件；N为正整数；所述N个分立器件的类型相同或所述N个分立器件的类型不相同。
可选的，所述修改版图比对原理图文件还包括：修改版图比对原理图文件，以在提取所述版图的网表时，不对所述N个分立器件进行合并。
可选的，所述网表文件包括：所述N个分立器件的类型、所述N个分立器件的端口的名称和所述N个分立器件的工艺尺寸。
可选的，所述分立器件具体为：金属氧化物半导体场效应晶体管、双极型晶体管、二极管或电阻。
另一方面，提供一种分立器件的版图比对原理图验证装置，所述装置包括：
打标模块，用于在所述分立器件的版图上对所述分立器件的端口进行打标；
修改模块，用于修改版图比对原理图文件，以在提取所述分立器件的版图的网表时，能提取到打标后的所述端口的信息；
接收模块，用于接收用于触发所述版图比对原理图验证的验证操作；
验证模块，用于基于所述验证操作，提取所述分立器件的版图的网表，并比对所述网表和预存的网表文件，以进行版图比对原理图验证；所述网表文件包括需验证的所述分立器件的端口和工艺尺寸信息。
可选的，所述版图上对应有N个分立器件；N为正整数；所述N个分立器件的类型相同或所述N个分立器件的类型不相同。
可选的，所述修改模块还用于：修改版图比对原理图文件，以在提取所述版图的网表时，不对所述N个分立器件进行合并。
可选的，所述网表文件包括：所述N个分立器件的类型、所述N个分立器件的端口的名称和所述N个分立器件的工艺尺寸。
可选的，所述分立器件具体为：金属氧化物半导体场效应晶体管、双极型晶体管、二极管或电阻。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
1、本申请实施例提供的方法及装置，通过对分立器件端口打标，和修改版图比对原理图文件，来实现从版图中提取的网表的标准化，再将提取的网表与工作人员预存的网表文件进行比对，提高了对分立器件进行LVS验证的效率，且提高了版图正确率。
2、本申请实施例提供的方法及装置，修改版图比对原理图文件，以使在提取有多个器件的版图的网表时，不对分立器件进行合并，防止出现版图与分立器件尺寸不对应的现象，实现对多个分立器件的快速批量LVS验证。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例中分立器件的版图比对原理图验证方法的流程图；
图2为本申请实施例中打标示意图；
图3为本申请实施例中LVS验证设置界面；
图4为本申请实施例中分立器件的版图比对原理图验证装置结构示意图。
具体实施方式
本申请实施例通过提供一种分立器件的版图比对原理图验证方法及装置，解决了现有技术中对分立器件的LVS验证，需要绘制电路图存在效率低的技术问题，而不进行LVS验证，又存在错误率高的技术问题。实现了提高了对分立器件进行LVS验证的效率，且提高了版图正确率的技术效果。
为解决上述技术问题，本申请实施例提供技术方案的总体思路如下：
本申请提供一种分立器件的版图比对原理图验证方法，包括：
在所述分立器件的版图上对所述分立器件的端口进行打标；
修改版图比对原理图文件，以在提取所述分立器件的版图的网表时，能提取到打标后的所述端口的信息；
接收用于触发所述版图比对原理图验证的验证操作；
提取所述分立器件的版图的网表，并比对所述网表和预存的网表文件，以进行版图比对原理图验证；所述网表文件包括需验证的所述分立器件的端口和工艺尺寸信息。
本申请实施例提供的方法及***，通过对分立器件端口进行打标，和修改版图比对原理图文件，来实现从版图中提取的网表的标准化，再将提取的网表与工作人员预存的网表文件进行比对，提高了对分立器件进行LVS验证的效率，且提高了版图正确率。
为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。
实施例一
在本实施例中，提供了一种分立器件的版图比对原理图验证方法，请参考图1，图1为本申请实施例中分立器件的版图比对原理图验证方法的流程图，如图1所示，所述方法包括：
步骤S101，在所述分立器件的版图上对所述分立器件的端口进行打标；
步骤S102，修改版图比对原理图文件，以在提取所述分立器件的版图的网表时，能提取到打标后的所述端口的信息；
步骤S103，接收用于触发所述版图比对原理图验证的验证操作；
步骤S104，提取所述版图的网表，并比对所述网表和预存的网表文件，以进行版图比对原理图验证；所述网表文件包括需验证的所述分立器件的端口和工艺尺寸信息。
下面以两个MOS管(Metal Oxid Semiconductor，金属氧化物半导体场效应晶体管)为例，对分立器件的版图比对原理图验证方法进行说明：
首先，执行步骤S101，在器件的版图上对所述器件的端口进行打标。
在本申请实施例中，所述器件具体可以为：MOS管、双极型晶体管、二极管或电阻等分立器件，在此不做限制。
在本申请实施例中，所述版图可以为有N个器件的版图；N为正整数；所述N个器件的类型相同或所述N个器件的类型不相同。例如：所述版图可以是包括多个MOS管的版图，也可以是包括多个双极型晶体管和多个电阻的版图，在此不作限制。
具体来讲，请参考图2，图2为本申请实施例中打标示意图，如图2所示，在版图的ATtxt层对MOS器件端口，即所调用的PAD(焊盘)进行打标，分别为栅极G、漏极D、源极S和衬底B。
接下来，执行步骤S102，修改LVS文件，以在提取所述版图的网表时，能提取到打标后的所述端口的信息。
进一步，所述修改版图比对原理图文件还包括：修改版图比对原理图文件，以在提取所述版图的网表时，不对所述N个器件进行合并。
具体来讲，由于在集成电路进行LVS验证时，会将符合要求的多个MOS器件合并为一个MOS器件，此时，MOS器件的沟道宽度之和相同，但单个器件的沟道宽度却与设计不符，故对分立器件LVS验证时，修改版图比对原理图文件，以在提取所述版图的网表时，不对所述N个器件进行合并，能防止出现版图与电路图器件尺寸的不对应的现象。
以MOS器件为例，所述修改LVS文件的方法具体为，在原始的LVS文件中加入以下几行：
TEXT DEPTH ALL
LVS REDUCE PARALLEL MOS No
LVS REDUCE SPLIT GATES No
上述第一行的作用是在版图提取网表时，可以进入下一级，提取到端口栅极G、漏极D、源极S和衬底B的信息。这样在顶层版图中就不需要打标，只需保证每个器件调用的PAD有标。
上述第二、三行的作用是设置在进行LVS验证时不对MOS管进行合并，防止出现版图与电路图器件尺寸的不对应的现象。
在具体实施过程中，当所述分立器件包括二极管时，可以在LVS文件中加入以下内容来设置不对二极管合并：
LVS REDUCE PARALLEL DIODES NO
当然，当所述分立器件包括电阻时，可以在LVS文件中加入以下内容来设置不对电阻合并：
LVS REDUCE PARALLEL RESISTORS NO
再下来，执行步骤S103，接收用于触发所述版图比对原理图验证的验证操作。
在具体实施过程中，所述验证操作可以是用户点击验证软件界面上验证按钮的操作，也可以是预设在规定时间进行验证的操作，在此不作限制。
最后，执行步骤S104，基于所述验证操作，提取所述版图的网表，并比对所述网表和预存的网表文件；所述网表文件包括需验证的所述器件的端口和工艺尺寸信息。
在具体实施过程中，如图3所示，在对分立器件进行LVS验证时，可以在LVS软件的界面上选择layout VS Netlist，再在netlist中直接选预先建立的所述网表文件，以实现提取所述版图的网表，并比对所述网表和预存的所述网表文件。
在本申请实施例中，所述网表文件为工作人员预先根据设计目标编写的网表文件；所述网表文件包括：所述N个器件的类型、所述N个器件的端口的名称和所述N个器件的工艺尺寸。
以所述版图为两个MOS器件的版图为例，所述网表文件的格式如下所示。
.SUBCKT PCM_LVS
M1 d g s b nh5d0 w＝60um l＝2um
M2 d g s b nh5d0 w＝40um l＝2um
.ENDS
具体来讲，M1和M2为两个器件的类型，表明为MOS器件；d g s b为端口信息；nh5d0为模型名；w＝60um l＝2um和w＝40um l＝2um表征工艺尺寸。由于顶层版图不存在端口信息，所以版图提取出来的网表不存在顶层端口，所以此网表顶层也不需要端口信息。
当然，在具体实施过程中，根据设计目标，也可以在所述网表文件中增加其它尺寸或者其它类型的器件，比如，当所述分立器件包括二极管时，可以在网表文件中增加二极管的信息：
D1 p n diode w＝2um l＝1um
D2 p n diode w＝4um l＝1um
其中，D1和D2为两个器件的类型，表明为二极管器件；p n为端口信息；diode为模型名；w＝2um l＝1um和w＝4um l＝1um表征工艺尺寸。
同理，当所述分立器件包括电阻时，可以在网表文件中增加电阻的信息：
R1 1 0 res w＝2um l＝1um
R2 1 0 res w＝4um l＝1um
其中，R1和R2为两个器件的类型，表明为电阻器件；1 0为端口信息；res为模型名；w＝2um l＝1um和w＝4um l＝1um表征工艺尺寸。
下面再以所述版图中包括一个MOS器件和一个双极型晶体管为例，来说明本发明提供的方法：
首先，在ATtxt层对MOS器件和二极管所调用的PAD进行打标，MOS器件为G、D、S和B，二级管为p和n；
然后，对LVS文件进行修改。即在原始的LVS文件中加入以下几行：
TEXT DEPTH ALL
LVS REDUCE PARALLEL MOS No
LVS REDUCE SPLIT GATES No
LVS REDUCE PARALLEL DIODES No
再下来，根据设计目标编写用于LVS的网表文件：
.SUBCKT PCM_LVS
M1 d g s b nh5d0 w＝60um L＝2um
D1 p n diode w＝2um l＝1um
.ENDS
最后，在软件界面选择layout VS Netlist，netlist直接选建立的网表文件，以进行LVS验证。
具体来讲，通过对分立器件端口打标，和修改版图比对原理图文件，使得从版图中提取的网表标准化，再将提取的标准化的网表与工作人员预存的网表文件进行比对，从而不用设计人员再耗费大量时间去批量的绘制分立器件的电路图，就能够对分立器件进行LVS验证，提高了验证效率。
基于同一发明构思，本申请还提供了实施例一中方法对应的装置，详见实施例二。
实施例二
在本实施例中，提供了一种分立器件的版图比对原理图验证装置，如图4所示，所述装置包括：
打标模块401，用于在分立器件的版图上对所述分立器件的端口进行打标；
修改模块402，用于修改版图比对原理图文件，以在提取所述分立器件的版图的网表时，能提取到打标后的所述端口的信息；
接收模块403，用于接收用于触发所述版图比对原理图验证的验证操作；
验证模块404，用于提取所述版图的网表，并比对所述网表和预存的网表文件，以进行版图比对原理图验证；所述网表文件包括需验证的所述分立器件的端口和工艺尺寸信息。
在本申请实施中，所述版图上对应有N个分立器件；N为正整数；所述N个分立器件的类型相同或所述N个分立器件的类型不相同。
在本申请实施中，所述修改模块402还用于：
修改版图比对原理图文件，以在提取所述版图的网表时，不对所述N个分立器件进行合并。
在本申请实施中，所述网表文件包括：所述N个分立器件的类型、所述N个分立器件的端口的名称和所述N个分立器件的工艺尺寸。
在本申请实施中，所述分立器件具体为：金属氧化物半导体场效应晶体管、双极型晶体管、二极管或电阻。
本实施例中装置的工作原理，在实施例一中已经详细说明，为了说明书的简洁，在此就不再累述了。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
1、本申请实施例提供的方法及装置，通过对分立器件端口打标，和修改版图比对原理图文件，来实现从版图中提取的网表的标准化，再将提取的网表与工作人员预存的网表文件进行比对，提高了对分立器件进行LVS验证的效率，且提高了版图正确率。
2、本申请实施例提供的方法及装置，修改版图比对原理图文件，以使在提取有多个器件的版图的网表时，不对分立器件进行合并，防止出现版图与分立器件尺寸不对应的现象，实现对多个分立器件的快速批量LVS验证。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种分立器件的版图比对原理图验证方法，其特征在于，所述方法包括：
在所述分立器件的版图上对所述分立器件的端口进行打标；
修改版图比对原理图文件，以在提取所述分立器件的版图的网表时，能提取到打标后的所述端口的信息；
接收用于触发所述版图比对原理图验证的验证操作；
提取所述分立器件的版图的网表，并比对所述网表和预存的网表文件，以进行版图比对原理图验证；所述网表文件包括需验证的所述分立器件的端口和工艺尺寸信息。
2.如权利要求1所述的方法，其特征在于，所述版图上对应有N个分立器件；N为正整数；所述N个分立器件的类型相同或所述N个分立器件的类型不相同。
3.如权利要求2所述的方法，其特征在于，所述修改版图比对原理图文件还包括：
修改版图比对原理图文件，以在提取所述版图的网表时，不对所述N个分立器件进行合并。
4.如权利要求2所述的方法，其特征在于，所述网表文件包括：所述N个分立器件的类型、所述N个分立器件的端口的名称和所述N个分立器件的工艺尺寸。
5.如权利要求1-4任一所述的方法，其特征在于，所述分立器件具体为：金属氧化物半导体场效应晶体管、双极型晶体管、二极管或电阻。
6.一种分立器件的版图比对原理图验证装置，其特征在于，所述装置包括：
打标模块，用于在所述分立器件的版图上对所述分立器件的端口进行打标；
修改模块，用于修改版图比对原理图文件，以在提取所述分立器件的版图的网表时，能提取到打标后的所述端口的信息；
接收模块，用于接收用于触发所述版图比对原理图验证的验证操作；
验证模块，用于基于所述验证操作，提取所述分立器件的版图的网表，并比对所述网表和预存的网表文件，以进行版图比对原理图验证；所述网表文件包括需验证的所述分立器件的端口和工艺尺寸信息。
7.如权利要求6所述的装置，其特征在于，所述版图上对应有N个分立器件；N为正整数；所述N个分立器件的类型相同或所述N个分立器件的类型不相同。
8.如权利要求7所述的装置，其特征在于，所述修改模块还用于：
修改版图比对原理图文件，以在提取所述版图的网表时，不对所述N个分立器件进行合并。
9.如权利要求7所述的装置，其特征在于，所述网表文件包括：所述N个分立器件的类型、所述N个分立器件的端口的名称和所述N个分立器件的工艺尺寸。
10.如权利要求6-9任一所述的装置，其特征在于，所述分立器件具体为：金属氧化物半导体场效应晶体管、双极型晶体管、二极管或电阻。
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| Country | Link |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107390112A (zh) * | 2017-07-05 | 2017-11-24 | 上海华虹宏力半导体制造有限公司 | 检测有源区软连接节点的方法 |
| CN107885956A (zh) * | 2017-11-30 | 2018-04-06 | 上海安路信息科技有限公司 | 替换版图标签的方法 |
| CN110046394A (zh) * | 2019-03-20 | 2019-07-23 | 广东高云半导体科技股份有限公司 | 集成电路网表生成方法、装置、计算机设备及存储介质 |
| CN112416867A (zh) * | 2020-12-11 | 2021-02-26 | 北京华大九天软件有限公司 | 一种对网表进行批量对比的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070283303A1 (en) * | 2006-05-01 | 2007-12-06 | Kabushiki Kaisha Toshiba | Verification equipment of semiconductor integrated circuit, method of verifying semiconductor integrated circuit and process of manufacture of semiconductor device |
| CN102402631A (zh) * | 2010-09-10 | 2012-04-04 | 北京华大九天软件有限公司 | 一种集成电路层次网表比较方法 |
| CN102591997A (zh) * | 2011-01-05 | 2012-07-18 | 上海华虹Nec电子有限公司 | 多电压芯片设计的版图和原理图一致性比较方法 |
| CN103838890A (zh) * | 2012-11-23 | 2014-06-04 | 上海华虹宏力半导体制造有限公司 | 具有黑盒ip多电源域***版图和原理图一致性的比较方法 |
-
2016
- 2016-03-22 CN CN201610166646.6A patent/CN105844012B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070283303A1 (en) * | 2006-05-01 | 2007-12-06 | Kabushiki Kaisha Toshiba | Verification equipment of semiconductor integrated circuit, method of verifying semiconductor integrated circuit and process of manufacture of semiconductor device |
| CN102402631A (zh) * | 2010-09-10 | 2012-04-04 | 北京华大九天软件有限公司 | 一种集成电路层次网表比较方法 |
| CN102591997A (zh) * | 2011-01-05 | 2012-07-18 | 上海华虹Nec电子有限公司 | 多电压芯片设计的版图和原理图一致性比较方法 |
| CN103838890A (zh) * | 2012-11-23 | 2014-06-04 | 上海华虹宏力半导体制造有限公司 | 具有黑盒ip多电源域***版图和原理图一致性的比较方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107390112A (zh) * | 2017-07-05 | 2017-11-24 | 上海华虹宏力半导体制造有限公司 | 检测有源区软连接节点的方法 |
| CN107885956A (zh) * | 2017-11-30 | 2018-04-06 | 上海安路信息科技有限公司 | 替换版图标签的方法 |
| CN110046394A (zh) * | 2019-03-20 | 2019-07-23 | 广东高云半导体科技股份有限公司 | 集成电路网表生成方法、装置、计算机设备及存储介质 |
| CN110046394B (zh) * | 2019-03-20 | 2019-12-27 | 广东高云半导体科技股份有限公司 | 集成电路网表生成方法、装置、计算机设备及存储介质 |
| CN112416867A (zh) * | 2020-12-11 | 2021-02-26 | 北京华大九天软件有限公司 | 一种对网表进行批量对比的方法 |
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