JP2002132203A - パネル駆動用半導体回路装置 - Google Patents
パネル駆動用半導体回路装置Info
- Publication number
- JP2002132203A JP2002132203A JP2000324785A JP2000324785A JP2002132203A JP 2002132203 A JP2002132203 A JP 2002132203A JP 2000324785 A JP2000324785 A JP 2000324785A JP 2000324785 A JP2000324785 A JP 2000324785A JP 2002132203 A JP2002132203 A JP 2002132203A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- signal
- input
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 パネル駆動用半導体回路装置において、シフ
トレジスタを構成するフリップフロップ回路数の削減、
制御回路のトランジスタ規模の削減、配線領域の削減な
どにより多出力化、低コスト化できるものを提供するこ
とを目的とする。 【解決手段】 シフトレジスタの構成を2出力に1つの
フリップフロップで構成することにより、フリップフロ
ップの数を、出力数に対して約半分とし、また、ラッチ
回路に取り込むデータの選択回路において、2つのトラ
イステートインバータで構成される入出力回路とトラン
スファーゲートで構成されるスイッチ回路で構成される
ことを特徴とし、回路規模の削減を可能とし、LSIの
面積を削減できる。
トレジスタを構成するフリップフロップ回路数の削減、
制御回路のトランジスタ規模の削減、配線領域の削減な
どにより多出力化、低コスト化できるものを提供するこ
とを目的とする。 【解決手段】 シフトレジスタの構成を2出力に1つの
フリップフロップで構成することにより、フリップフロ
ップの数を、出力数に対して約半分とし、また、ラッチ
回路に取り込むデータの選択回路において、2つのトラ
イステートインバータで構成される入出力回路とトラン
スファーゲートで構成されるスイッチ回路で構成される
ことを特徴とし、回路規模の削減を可能とし、LSIの
面積を削減できる。
Description
【0001】
【発明の属する技術分野】本発明は、液晶パネルやPD
Pなどの表示パネルを駆動する半導体回路装置にかかわ
り、そのシフトレジスタ回路、データ取り込み回路の技
術に関するものである。
Pなどの表示パネルを駆動する半導体回路装置にかかわ
り、そのシフトレジスタ回路、データ取り込み回路の技
術に関するものである。
【0002】
【従来の技術】表示パネル100は、図3(a)に示す
ように表示パネル100の複数の走査電極ライン101
に接続される複数の走査線ドライバ102と、表示パネ
ル100の複数の表示データ電極ライン103に接続さ
れる複数の表示データ線ドライバ104とによって駆動
されている。
ように表示パネル100の複数の走査電極ライン101
に接続される複数の走査線ドライバ102と、表示パネ
ル100の複数の表示データ電極ライン103に接続さ
れる複数の表示データ線ドライバ104とによって駆動
されている。
【0003】走査線ドライバ102は、図3(b)に示
すように入力回路102a,シフトレジスタ102b,
コントロール回路102cと表示パネル100の走査電
極ライン101に接続される出力端子を有する出力回路
102dとで構成されており、前記シフトレジスタ10
2bのシフト動作により、複数の走査電極ラインを順次
アクティブにして、液晶パネルの表示画面を垂直方向に
スキャンしていく。
すように入力回路102a,シフトレジスタ102b,
コントロール回路102cと表示パネル100の走査電
極ライン101に接続される出力端子を有する出力回路
102dとで構成されており、前記シフトレジスタ10
2bのシフト動作により、複数の走査電極ラインを順次
アクティブにして、液晶パネルの表示画面を垂直方向に
スキャンしていく。
【0004】表示データ線ドライバ104は、図3
(c)に示すように入力回路104d,シフトレジスタ
104c,ラッチ回路104bと表示パネル100の表
示データ電極ライン103に接続される出力端子を有す
る出力回路104aとで構成されている。
(c)に示すように入力回路104d,シフトレジスタ
104c,ラッチ回路104bと表示パネル100の表
示データ電極ライン103に接続される出力端子を有す
る出力回路104aとで構成されている。
【0005】図4(a)は、走査線ドライバ102にお
けるシフトレジスタ102bを示す。フリップフロップ
回路FF31,FF32,・・・は、立ち上がりエッジ
で動作するものとする。初段のフリップフロップ回路F
F31は、外部からのスタートパルス信号INSがデー
タ入力に入力されており、スタートパルス信号INSを
クロック信号INCに同期して取り込み出力へ転送す
る。その出力信号Q31は、次段のフリップフロップ回
路FF32のデータ入力と、出力制御回路としてのNA
ND回路NA31へ接続される。NAND回路NA31
の出力は信号反転回路INV31を介して出力される。
けるシフトレジスタ102bを示す。フリップフロップ
回路FF31,FF32,・・・は、立ち上がりエッジ
で動作するものとする。初段のフリップフロップ回路F
F31は、外部からのスタートパルス信号INSがデー
タ入力に入力されており、スタートパルス信号INSを
クロック信号INCに同期して取り込み出力へ転送す
る。その出力信号Q31は、次段のフリップフロップ回
路FF32のデータ入力と、出力制御回路としてのNA
ND回路NA31へ接続される。NAND回路NA31
の出力は信号反転回路INV31を介して出力される。
【0006】フリップフロップ回路FF32は、フリッ
プフロップ回路FF31と同様な動作を行い、その出力
信号Q32はフリップフロップ回路FF31の出力信号
Q31に対して1クロック周期だけ遅れた信号となる。
プフロップ回路FF31と同様な動作を行い、その出力
信号Q32はフリップフロップ回路FF31の出力信号
Q31に対して1クロック周期だけ遅れた信号となる。
【0007】以上の動作を、順次フリップフロップ回路
FF33,FF34,FF35・・・と実行して、順次
データが転送されていく。フリップフロップ回路FF3
2,FF33,・・・の出力信号Q32,Q33,・・
・も同様に、NAND回路NA32,NA33,・・・
及び信号反転回路INV32,INV33,・・・を介
して出力段へ転送されていく。
FF33,FF34,FF35・・・と実行して、順次
データが転送されていく。フリップフロップ回路FF3
2,FF33,・・・の出力信号Q32,Q33,・・
・も同様に、NAND回路NA32,NA33,・・・
及び信号反転回路INV32,INV33,・・・を介
して出力段へ転送されていく。
【0008】NAND回路NA31,NA32,・・・
は、信号反転回路INV31,INV32,・・・の出
力信号O1,O2,・・・を出力固定制御信号INOに
よりLレベルに固定する制御回路である。
は、信号反転回路INV31,INV32,・・・の出
力信号O1,O2,・・・を出力固定制御信号INOに
よりLレベルに固定する制御回路である。
【0009】以上の動作を説明したものが、図4(b)
のタイミングチャート図であり、スタートパルス信号I
NSが入力されると、クロック信号INCにより取り込
まれ、各フリップフロップ回路FF31,FF32,・
・・により、その出力信号Q31,Q32,・・・は、
順次データをシフトしていく。また、出力固定制御信号
INOがLレベルであれば、フリップフロップ回路出力
信号Q31,Q32,・・・は、出力O1,O2,・・
・へは転送されず、Hレベルであれば転送されることに
なる。なお、シフトレジスタ104cも同様に構成され
ている。
のタイミングチャート図であり、スタートパルス信号I
NSが入力されると、クロック信号INCにより取り込
まれ、各フリップフロップ回路FF31,FF32,・
・・により、その出力信号Q31,Q32,・・・は、
順次データをシフトしていく。また、出力固定制御信号
INOがLレベルであれば、フリップフロップ回路出力
信号Q31,Q32,・・・は、出力O1,O2,・・
・へは転送されず、Hレベルであれば転送されることに
なる。なお、シフトレジスタ104cも同様に構成され
ている。
【0010】図5(a)は、表示データ線ドライバ10
4におけるラッチ回路104bを示す。複数のデータ信
号を選択して各出力の出力信号を制御する機能を搭載し
たこのドライバは、シフト方向切り替え機能、入力デー
タビット数切り替え機能を搭載しているドライバがあ
り、各機能に対して各出力に取り込まれる、すなわち出
力されるデータの制御回路を有し、駆動方法、表示画面
に沿って出力されるものとする。ここでは2種類のデー
タ入力とシフトレジスタの転送方向切り換え制御ができ
る。図4(a)との関係は、出力O1のシフトパルスが
ラッチ信号として図5(a)のラッチ信号INLとして
供給されている。図4(a)の出力O2,O3,・・・
についても同様にそれぞれのデータ選択制御回路にラッ
チ信号INLとして供給されている。
4におけるラッチ回路104bを示す。複数のデータ信
号を選択して各出力の出力信号を制御する機能を搭載し
たこのドライバは、シフト方向切り替え機能、入力デー
タビット数切り替え機能を搭載しているドライバがあ
り、各機能に対して各出力に取り込まれる、すなわち出
力されるデータの制御回路を有し、駆動方法、表示画面
に沿って出力されるものとする。ここでは2種類のデー
タ入力とシフトレジスタの転送方向切り換え制御ができ
る。図4(a)との関係は、出力O1のシフトパルスが
ラッチ信号として図5(a)のラッチ信号INLとして
供給されている。図4(a)の出力O2,O3,・・・
についても同様にそれぞれのデータ選択制御回路にラッ
チ信号INLとして供給されている。
【0011】図5(a)において、データ入力切換スイ
ッチ回路SW41,SW42は、Aビット入力またはB
ビット入力を選択するもので、ここではデータ入力切換
制御信号INDがHレベルであればAビット入力、Lレ
ベルであればBビット入力が有効な入力信号となる。次
に、シフト方向切換スイッチSW43によりシフト方向
が選択される。シフト方向切換制御信号INRLがHレ
ベルであればYシフト方向、LレベルであればXシフト
方向の入力が有効になり、各4モードのデータ入出力信
号IN41,IN42,IN43,IN44の内、いず
れか1つのデータ入出力信号がラッチ回路LT4nのデ
ータ入力信号として有効となり、ラッチ信号INLによ
りそれぞれの出力に応じたデータがラッチされ、ラッチ
回路LT4nの出力信号Q4nは、出力回路へと転送さ
れる。
ッチ回路SW41,SW42は、Aビット入力またはB
ビット入力を選択するもので、ここではデータ入力切換
制御信号INDがHレベルであればAビット入力、Lレ
ベルであればBビット入力が有効な入力信号となる。次
に、シフト方向切換スイッチSW43によりシフト方向
が選択される。シフト方向切換制御信号INRLがHレ
ベルであればYシフト方向、LレベルであればXシフト
方向の入力が有効になり、各4モードのデータ入出力信
号IN41,IN42,IN43,IN44の内、いず
れか1つのデータ入出力信号がラッチ回路LT4nのデ
ータ入力信号として有効となり、ラッチ信号INLによ
りそれぞれの出力に応じたデータがラッチされ、ラッチ
回路LT4nの出力信号Q4nは、出力回路へと転送さ
れる。
【0012】また、ラッチ回路LT4nのラッチ信号I
NLは、図4(a)の出力O1,O2,O3,・・・の
ようなシフトパルスだけでなく、クロック信号が入力さ
れ、ラッチ回路LT4nの出力信号Q4nが次段のラッ
チ回路にデータ入力することによりデータを順次転送
し、全出力分のラッチが終了すると、クロック信号を停
止し、各出力毎にラッチされたデータに基づいた出力を
表示データ線ドライバから表示パネルへ出力もするよう
な回路としても使用される。
NLは、図4(a)の出力O1,O2,O3,・・・の
ようなシフトパルスだけでなく、クロック信号が入力さ
れ、ラッチ回路LT4nの出力信号Q4nが次段のラッ
チ回路にデータ入力することによりデータを順次転送
し、全出力分のラッチが終了すると、クロック信号を停
止し、各出力毎にラッチされたデータに基づいた出力を
表示データ線ドライバから表示パネルへ出力もするよう
な回路としても使用される。
【0013】以上の動作を説明したものが図5(b)の
真理値表である。データ入力切換制御回路INDとシフ
ト方向切換制御回路INRLの制御信号により、有効な
入力信号が選択される各制御信号の状態がデータ入力切
換制御回路INDがHレベルでかつ、シフト方向切換制
御回路INRLもHレベルであればAビット入力かつY
シフト方向となり、データ入力信号IN41が、シフト
方向切換制御回路INRLがLレベルであればAビット
入力かつXシフト方向動作となり、データ入力信号IN
43が有効な入力信号となる。
真理値表である。データ入力切換制御回路INDとシフ
ト方向切換制御回路INRLの制御信号により、有効な
入力信号が選択される各制御信号の状態がデータ入力切
換制御回路INDがHレベルでかつ、シフト方向切換制
御回路INRLもHレベルであればAビット入力かつY
シフト方向となり、データ入力信号IN41が、シフト
方向切換制御回路INRLがLレベルであればAビット
入力かつXシフト方向動作となり、データ入力信号IN
43が有効な入力信号となる。
【0014】また、データ入力切換制御回路INDがL
レベルで、かつ、シフト方向切換制御回路INRLがH
レベルであればBビット入力かつYシフト方向動作とな
り、データ入力信号IN42が、シフト方向切換制御回
路INRLがLレベルであればBビット入力かつXシフ
ト方向動作となり、データ入力信号IN44がそれぞれ
有効な入力信号となる。
レベルで、かつ、シフト方向切換制御回路INRLがH
レベルであればBビット入力かつYシフト方向動作とな
り、データ入力信号IN42が、シフト方向切換制御回
路INRLがLレベルであればBビット入力かつXシフ
ト方向動作となり、データ入力信号IN44がそれぞれ
有効な入力信号となる。
【0015】
【発明が解決しようとする課題】現在、液晶パネルなど
のパネル駆動用半導体回路装置は、多出力化、低コスト
が求められている。多出力になれば、内部回路のシフト
レジスタ数、各出力に必要な制御回路などは出力数分だ
け必要となり、多出力化が困難となってきており、かつ
パネル駆動用半導体回路装置の面積が大きくなってしま
い低コスト化が図れないなどの問題がある。
のパネル駆動用半導体回路装置は、多出力化、低コスト
が求められている。多出力になれば、内部回路のシフト
レジスタ数、各出力に必要な制御回路などは出力数分だ
け必要となり、多出力化が困難となってきており、かつ
パネル駆動用半導体回路装置の面積が大きくなってしま
い低コスト化が図れないなどの問題がある。
【0016】本発明は、上記従来の問題を解決するもの
で、シフトレジスタを構成するフリップフロップ回路数
の削減、制御回路のトランジスタ規模の削減、配線領域
の削減などにより多出力化、低コスト化を実現できるパ
ネル駆動用半導体回路装置を提供することを目的とす
る。
で、シフトレジスタを構成するフリップフロップ回路数
の削減、制御回路のトランジスタ規模の削減、配線領域
の削減などにより多出力化、低コスト化を実現できるパ
ネル駆動用半導体回路装置を提供することを目的とす
る。
【0017】
【課題を解決するための手段】本発明の請求項1記載の
パネル駆動用半導体回路装置は、複数の出力端子を有
し、シフトレジスタを構成している複数のフリップフロ
ップ回路を、2出力端子に1つのフリップフロップ回路
を設けて構成したので、トランジスタの素子数を削減
し、回路規模を削減できる。
パネル駆動用半導体回路装置は、複数の出力端子を有
し、シフトレジスタを構成している複数のフリップフロ
ップ回路を、2出力端子に1つのフリップフロップ回路
を設けて構成したので、トランジスタの素子数を削減
し、回路規模を削減できる。
【0018】本発明の請求項2記載のパネル駆動用半導
体回路装置は、請求項1において、フリップフロップ回
路からの出力を各出力に設けたANDもしくはNAND
回路に接続し、一方には、各出力端子の出力シフト動
作、または、各出力端子から出力される信号を決定する
入力データを順次出力毎に取り込むための動作を行う信
号を発生するために、フリップフロップ回路の同期クロ
ックの分周信号を入力することにより、順次シフトする
ような動作を得ることができ、トランジスタの素子数を
削減し、回路規模を削減できる。
体回路装置は、請求項1において、フリップフロップ回
路からの出力を各出力に設けたANDもしくはNAND
回路に接続し、一方には、各出力端子の出力シフト動
作、または、各出力端子から出力される信号を決定する
入力データを順次出力毎に取り込むための動作を行う信
号を発生するために、フリップフロップ回路の同期クロ
ックの分周信号を入力することにより、順次シフトする
ような動作を得ることができ、トランジスタの素子数を
削減し、回路規模を削減できる。
【0019】本発明の請求項3記載のパネル駆動用半導
体回路装置は、シフト方向切り替え、入力データビット
数切り替えなどの機能を搭載した半導体回路装置におい
て、前記機能毎に取り込むデータを制御する回路を、2
つの入出回路と2つのスイッチ回路で構成することによ
り、従来のように3つのセレクタ回路により構成するよ
りもトランジスタの素子数を削減することができ、配線
本数を半分で実現することが可能となる。このことによ
り、回路規模の削減、配線領域の削減を可能とすること
ができる。
体回路装置は、シフト方向切り替え、入力データビット
数切り替えなどの機能を搭載した半導体回路装置におい
て、前記機能毎に取り込むデータを制御する回路を、2
つの入出回路と2つのスイッチ回路で構成することによ
り、従来のように3つのセレクタ回路により構成するよ
りもトランジスタの素子数を削減することができ、配線
本数を半分で実現することが可能となる。このことによ
り、回路規模の削減、配線領域の削減を可能とすること
ができる。
【0020】本発明の請求項4記載のパネル駆動用半導
体回路装置は、請求項3において、入出力回路を2つの
極性の異なるトライステートインバータで構成し、スイ
ッチ回路を2つの極性の異なるトランジスタで構成する
ことにより、機能制御を可能とし、回路規模の削減、配
線領域の削減を可能とすることができる。
体回路装置は、請求項3において、入出力回路を2つの
極性の異なるトライステートインバータで構成し、スイ
ッチ回路を2つの極性の異なるトランジスタで構成する
ことにより、機能制御を可能とし、回路規模の削減、配
線領域の削減を可能とすることができる。
【0021】
【発明の実施の形態】以下、本発明の各実施の形態を、
液晶表示パネル用ドライバのシフトレジスタ、データ選
択制御回路を例に挙げ、図面に基づいて説明する。
液晶表示パネル用ドライバのシフトレジスタ、データ選
択制御回路を例に挙げ、図面に基づいて説明する。
【0022】(実施の形態1)図1(a)は、本発明の
パネル駆動用半導体回路装置におけるシフトレジスタの
概略構成図を示し、図4(a)と比較して分かるように
必要なフリップフロップ回路の数が減少している。
パネル駆動用半導体回路装置におけるシフトレジスタの
概略構成図を示し、図4(a)と比較して分かるように
必要なフリップフロップ回路の数が減少している。
【0023】この液晶表示パネル走査線ドライバは、フ
リップフロップ回路FF11,FF12,・・・で構成
されるシフトレジスタと、出力固定制御用NAND回路
NA11,NA12,・・・とに加えて、信号反転回路
INV11,INV12,・・・を備えている。
リップフロップ回路FF11,FF12,・・・で構成
されるシフトレジスタと、出力固定制御用NAND回路
NA11,NA12,・・・とに加えて、信号反転回路
INV11,INV12,・・・を備えている。
【0024】INSはスタートパルス信号、INCは初
段のフリップフロップ回路FF11の取込クロック、I
N2Cはクロック信号INCを2分周したものであり、
2段目以降のフリップフロップ回路の取込クロックで、
かつ出力O2,O4,・・・のラインのNAND回路N
A12,NA14,・・・へ接続されている。
段のフリップフロップ回路FF11の取込クロック、I
N2Cはクロック信号INCを2分周したものであり、
2段目以降のフリップフロップ回路の取込クロックで、
かつ出力O2,O4,・・・のラインのNAND回路N
A12,NA14,・・・へ接続されている。
【0025】/IN2CはIN2Cの反転信号であり、
O3,O5,・・・のラインのNAND回路NA13,
NA15,・・・へ接続されている。本回路は、初段の
フリップフロップ回路FF11にデータ取込スタート信
号INSが入力されると、出力O1→O2→O3→・・
・と順に転送されていくように構成されている。
O3,O5,・・・のラインのNAND回路NA13,
NA15,・・・へ接続されている。本回路は、初段の
フリップフロップ回路FF11にデータ取込スタート信
号INSが入力されると、出力O1→O2→O3→・・
・と順に転送されていくように構成されている。
【0026】このように構成された液晶表示パネル走査
線ドライバにおけるシフトレジスタの動作を図1(b)
のタイミングチャートも含めて説明する。フリップフロ
ップ回路FF11,FF12,・・・は、立ち上がりエ
ッジで動作するものとする。
線ドライバにおけるシフトレジスタの動作を図1(b)
のタイミングチャートも含めて説明する。フリップフロ
ップ回路FF11,FF12,・・・は、立ち上がりエ
ッジで動作するものとする。
【0027】初段のフリップフロップ回路FF11は、
外部からのスタートパルス信号INSをクロック信号I
NCで同期して取り込み、その出力信号Q11を次段の
フリップフロップ回路FF12の入力と出力制御回路と
してのNAND回路NA11へ接続され、信号反転回路
INV11を介して出力O1により出力回路へ転送され
る。
外部からのスタートパルス信号INSをクロック信号I
NCで同期して取り込み、その出力信号Q11を次段の
フリップフロップ回路FF12の入力と出力制御回路と
してのNAND回路NA11へ接続され、信号反転回路
INV11を介して出力O1により出力回路へ転送され
る。
【0028】フリップフロップ回路FF12は、フリッ
プフロップ回路FF11の出力信号Q11を受けてクロ
ック信号INCの2分周クロック信号IN2Cに同期し
て出力される。その出力信号Q12は、クロック信号I
NCの2クロック分、すなわち2出力分の信号となる。
出力信号Q12は、出力2及び出力3のラインのNAN
D回路NA12,NA13にそれぞれ接続され、スター
トパルス信号INSがHレベルの時、NAND回路NA
12は、FF12の取込クロック信号IN2CのHレベ
ル分がNAND回路NA12の出力となり、出力回路へ
信号反転回路INV12を介して出力O2として転送さ
れる。
プフロップ回路FF11の出力信号Q11を受けてクロ
ック信号INCの2分周クロック信号IN2Cに同期し
て出力される。その出力信号Q12は、クロック信号I
NCの2クロック分、すなわち2出力分の信号となる。
出力信号Q12は、出力2及び出力3のラインのNAN
D回路NA12,NA13にそれぞれ接続され、スター
トパルス信号INSがHレベルの時、NAND回路NA
12は、FF12の取込クロック信号IN2CのHレベ
ル分がNAND回路NA12の出力となり、出力回路へ
信号反転回路INV12を介して出力O2として転送さ
れる。
【0029】同様に、NAND回路NA13は、IN2
Cの反転信号/IN2CのHレベル分が出力となり、出
力回路へ信号反転回路INV13を介して出力O3とし
て転送される。以降、同様な動作により、フリップフロ
ップ回路FF13は、フリップフロップ回路FF12の
出力信号Q12を受けて2分周クロック信号IN2Cに
同期して取り込まれ、順次フリップフロップFF14,
FF15,・・・とデータ転送され、それぞれフリップ
フロップ回路FF13,FF14,・・・の出力信号Q
13,Q14,・・・は、NAND回路NA14,NA
15,・・・及び信号反転回路INV14,15,・・
・を介して出力段へ転送される。また、NAND回路N
A11,NA12,・・・は、出力固定制御信号INO
により、全出力O1,O2,・・・をフリップフロップ
回路の出力信号Q11,Q12,・・・にかかわらずL
レベルに固定できる。
Cの反転信号/IN2CのHレベル分が出力となり、出
力回路へ信号反転回路INV13を介して出力O3とし
て転送される。以降、同様な動作により、フリップフロ
ップ回路FF13は、フリップフロップ回路FF12の
出力信号Q12を受けて2分周クロック信号IN2Cに
同期して取り込まれ、順次フリップフロップFF14,
FF15,・・・とデータ転送され、それぞれフリップ
フロップ回路FF13,FF14,・・・の出力信号Q
13,Q14,・・・は、NAND回路NA14,NA
15,・・・及び信号反転回路INV14,15,・・
・を介して出力段へ転送される。また、NAND回路N
A11,NA12,・・・は、出力固定制御信号INO
により、全出力O1,O2,・・・をフリップフロップ
回路の出力信号Q11,Q12,・・・にかかわらずL
レベルに固定できる。
【0030】この構成により、本発明のパネル駆動用半
導体回路装置は、複数の各出力のラインに有していたフ
リップフロップ回路を、2出力に1つのフリップフロッ
プ回路で構成しているので、そのフリップフロップ回路
の出力とクロックの分周信号により、複数の各出力に有
していた場合と同じ動作を実現することができ、回路規
模を削減できる。
導体回路装置は、複数の各出力のラインに有していたフ
リップフロップ回路を、2出力に1つのフリップフロッ
プ回路で構成しているので、そのフリップフロップ回路
の出力とクロックの分周信号により、複数の各出力に有
していた場合と同じ動作を実現することができ、回路規
模を削減できる。
【0031】(実施の形態2)図2(a)は、(実施の
形態2)の液晶表示パネル用ドライバにおけるデータ入
力制御回路を示している。具体例としては、このデータ
入力制御回路は、図4または図1に示したシフトレジス
タの出力O1をラッチ信号として動作する。図4または
図1における出力O2,O3,・・・をラッチ信号とし
て動作するデータ入力制御回路についても同様である。
形態2)の液晶表示パネル用ドライバにおけるデータ入
力制御回路を示している。具体例としては、このデータ
入力制御回路は、図4または図1に示したシフトレジス
タの出力O1をラッチ信号として動作する。図4または
図1における出力O2,O3,・・・をラッチ信号とし
て動作するデータ入力制御回路についても同様である。
【0032】この図2(a)のデータ入力制御回路は、
複数の出力端子を有しており、各出力毎にスイッチ回路
SW21,22と入出力回路IO21,IO22を備え
ている。入出力回路IO21,IO22は、極性の異な
る2つのトライステートインバータで構成し、スイッチ
回路SW21,SW22は極性の異なる2つのトランジ
スタで構成されている。
複数の出力端子を有しており、各出力毎にスイッチ回路
SW21,22と入出力回路IO21,IO22を備え
ている。入出力回路IO21,IO22は、極性の異な
る2つのトライステートインバータで構成し、スイッチ
回路SW21,SW22は極性の異なる2つのトランジ
スタで構成されている。
【0033】シフト方向切換制御信号INRL、データ
入力切換制御信号IND、前記反転信号/INDによ
り、各入力モードに対応したデータ入力が選択され、各
出力に対応したデータをラッチ回路LT2nにより保持
され、出力nへ転送される。ラッチ回路LT2nはフリ
ップフロップ回路により構成され、クロックINCの立
ち上がり、または立ち下がりのタイミングで前記選択さ
れたデータ入力が保持される。
入力切換制御信号IND、前記反転信号/INDによ
り、各入力モードに対応したデータ入力が選択され、各
出力に対応したデータをラッチ回路LT2nにより保持
され、出力nへ転送される。ラッチ回路LT2nはフリ
ップフロップ回路により構成され、クロックINCの立
ち上がり、または立ち下がりのタイミングで前記選択さ
れたデータ入力が保持される。
【0034】また、ラッチ回路LT2nはフリップフロ
ップ回路だけでなく、例えばレベルラッチ回路としてク
ロックINCのLレベルまたはHレベル時にデータを出
力nへ転送するような回路としても使用される。クロッ
クINCは前述のシフトレジスタ回路において説明した
図1(a)(b)のフリップフロップ回路の出力Q1
1,Q12,Q13,・・・・のように順次シフトして
いく信号が接続されることにより、液晶表示用パネルド
ライバの各出力に対応したデータを順次ラッチし、液晶
表示用パネルドライバ全出力のデータをすべてラッチす
ると、駆動方法、表示画面に沿ってLSIから出力され
る。
ップ回路だけでなく、例えばレベルラッチ回路としてク
ロックINCのLレベルまたはHレベル時にデータを出
力nへ転送するような回路としても使用される。クロッ
クINCは前述のシフトレジスタ回路において説明した
図1(a)(b)のフリップフロップ回路の出力Q1
1,Q12,Q13,・・・・のように順次シフトして
いく信号が接続されることにより、液晶表示用パネルド
ライバの各出力に対応したデータを順次ラッチし、液晶
表示用パネルドライバ全出力のデータをすべてラッチす
ると、駆動方法、表示画面に沿ってLSIから出力され
る。
【0035】また、データ信号は、モード毎に入力また
は出力信号となり、3本のデータ入出力信号IN21,
IN22,IN23を有している。次に複数のデータ入
出力信号IN21,IN22,IN23の選択回路につ
いて説明する。
は出力信号となり、3本のデータ入出力信号IN21,
IN22,IN23を有している。次に複数のデータ入
出力信号IN21,IN22,IN23の選択回路につ
いて説明する。
【0036】スイッチ回路SW21,SW22は、デー
タ入力切換制御信号INDがHレベルの時、SW22が
導通状態となりデータ入出力信号IN23が有効とな
り、Lレベルの時には、SW21が導通状態となりデー
タ入出力信号IN22が有効となる。
タ入力切換制御信号INDがHレベルの時、SW22が
導通状態となりデータ入出力信号IN23が有効とな
り、Lレベルの時には、SW21が導通状態となりデー
タ入出力信号IN22が有効となる。
【0037】また、入出力回路IO21,IO22は、
シフト方向切換制御信号INRLがHレベル時は、デー
タ入出力信号IN22またはデータ入出力信号IN23
が入力信号としてラッチ回路LT2nのデータに入力さ
れ、データ入出力信号IN21は出力信号となり、Lレ
ベル時はデータ入出力信号IN21が入力信号として、
ラッチ回路LT2nのデータに入力され、データ入出力
信号IN22またはデータ入出力信号IN23が出力信
号となるような制御回路である。例えば、Aビット入力
かつYシフト方向転送の場合、データ入力切換制御信号
INDがHレベルの時、シフト方向切換制御信号INR
LがHレベルになるとする。スイッチ回路の状態は、S
W21が非導通、SW22が導通状態となる。また、入
出力回路は、IO21がラッチ回路LT2nからの出力
信号Q2nをデータ入出力信号IN21へ出力し、IO
22は、データ入出力信号IN23から入力信号をラッ
チ回路LT2nへデータ入力される。
シフト方向切換制御信号INRLがHレベル時は、デー
タ入出力信号IN22またはデータ入出力信号IN23
が入力信号としてラッチ回路LT2nのデータに入力さ
れ、データ入出力信号IN21は出力信号となり、Lレ
ベル時はデータ入出力信号IN21が入力信号として、
ラッチ回路LT2nのデータに入力され、データ入出力
信号IN22またはデータ入出力信号IN23が出力信
号となるような制御回路である。例えば、Aビット入力
かつYシフト方向転送の場合、データ入力切換制御信号
INDがHレベルの時、シフト方向切換制御信号INR
LがHレベルになるとする。スイッチ回路の状態は、S
W21が非導通、SW22が導通状態となる。また、入
出力回路は、IO21がラッチ回路LT2nからの出力
信号Q2nをデータ入出力信号IN21へ出力し、IO
22は、データ入出力信号IN23から入力信号をラッ
チ回路LT2nへデータ入力される。
【0038】次に、Aビット入力かつXシフト方向転送
の場合、データ入力切換制御信号INDがHレベルの
時、シフト方向切換制御信号INRLがLレベルになる
とする。スイッチ回路の状態は、SW21が非導通、S
W22が導通状態となる。また、入出力回路は、IO2
2がラッチ回路LT2nからの出力信号Q2nをデータ
入出力信号IN23へ出力し、IO21はデータ入出力
信号IN21からの入力信号をラッチ回路LT2nへデ
ータ入力される。
の場合、データ入力切換制御信号INDがHレベルの
時、シフト方向切換制御信号INRLがLレベルになる
とする。スイッチ回路の状態は、SW21が非導通、S
W22が導通状態となる。また、入出力回路は、IO2
2がラッチ回路LT2nからの出力信号Q2nをデータ
入出力信号IN23へ出力し、IO21はデータ入出力
信号IN21からの入力信号をラッチ回路LT2nへデ
ータ入力される。
【0039】同様に、Bビット入力かつYまたはXシフ
ト方向転送の場合には、スイッチ回路SW21が導通状
態、SW22が非導通状態となり、データ入出力信号I
N21,IN22がそれぞれデータの入力または出力と
なる。ラッチ回路LT2nは、上記で説明した通りいず
れかのデータをラッチ信号INLにより、それぞれの出
力に応じたデータがラッチされ、ラッチ回路LT2nの
出力信号Q2nは、出力回路へと転送される。
ト方向転送の場合には、スイッチ回路SW21が導通状
態、SW22が非導通状態となり、データ入出力信号I
N21,IN22がそれぞれデータの入力または出力と
なる。ラッチ回路LT2nは、上記で説明した通りいず
れかのデータをラッチ信号INLにより、それぞれの出
力に応じたデータがラッチされ、ラッチ回路LT2nの
出力信号Q2nは、出力回路へと転送される。
【0040】また、ラッチ回路LT2nのラッチ信号I
NLに、図5(a)で説明したようにシフトパルスでは
なく、クロック信号を入力するような回路として使用し
た場合、データ入出力信号IN21,IN22,IN2
3が、それぞれ次段のラッチ回路にデータ入力される。
NLに、図5(a)で説明したようにシフトパルスでは
なく、クロック信号を入力するような回路として使用し
た場合、データ入出力信号IN21,IN22,IN2
3が、それぞれ次段のラッチ回路にデータ入力される。
【0041】この動作を説明したものが、図2(b)の
真理値表である。データ入力切換制御信号INDがHレ
ベルかつシフト方向切換制御信号INRLがHレベルの
時、Aビット入力かつYシフト方向動作となり、データ
入出力信号IN23が、シフト方向切換制御信号INR
LがLレベルの時は、Aビット入力かつXシフト方向動
作となり、データ入出力信号IN21が有効となりラッ
チ回路LT2nに入力される。次にデータ入力切換制御
信号INDがLレベルかつシフト方向切換制御信号IN
RLがHレベルの時には、Bビット入力かつYシフト方
向動作となり、データ入出力信号IN22が、シフト方
向切換制御信号INRLがLレベルの時には、Bビット
入力かつXシフト方向動作となり、データ入出力信号I
N21がそれぞれ有効な入力信号となりラッチ回路LT
2nに入力される。また、出力信号は、Aビット入力か
つYシフト方向動作時は、データ入出力信号IN21、
Aビット入力かつXシフト方向動作時は、データ入出力
信号IN23、Bビット入力かつYシフト方向動作時
は、データ入出力信号IN21、Bビット入力かつXシ
フト方向動作時は、データ入出力信号IN22がそれぞ
れ有効な出力信号としてラッチ回路LT2nに入力され
る。
真理値表である。データ入力切換制御信号INDがHレ
ベルかつシフト方向切換制御信号INRLがHレベルの
時、Aビット入力かつYシフト方向動作となり、データ
入出力信号IN23が、シフト方向切換制御信号INR
LがLレベルの時は、Aビット入力かつXシフト方向動
作となり、データ入出力信号IN21が有効となりラッ
チ回路LT2nに入力される。次にデータ入力切換制御
信号INDがLレベルかつシフト方向切換制御信号IN
RLがHレベルの時には、Bビット入力かつYシフト方
向動作となり、データ入出力信号IN22が、シフト方
向切換制御信号INRLがLレベルの時には、Bビット
入力かつXシフト方向動作となり、データ入出力信号I
N21がそれぞれ有効な入力信号となりラッチ回路LT
2nに入力される。また、出力信号は、Aビット入力か
つYシフト方向動作時は、データ入出力信号IN21、
Aビット入力かつXシフト方向動作時は、データ入出力
信号IN23、Bビット入力かつYシフト方向動作時
は、データ入出力信号IN21、Bビット入力かつXシ
フト方向動作時は、データ入出力信号IN22がそれぞ
れ有効な出力信号としてラッチ回路LT2nに入力され
る。
【0042】このような回路構成により、本発明のパネ
ル駆動用半導体回路装置は、シフト方向切り替え、入力
データビット数切り替え機能などを有した半導体回路装
置では、データ制御部の回路規模の削減と各機能に対す
るデータの入力配線、またシフトレジスタを用いて、デ
ータを順次シフトしていく回路構成の場合、フリップフ
ロップ回路から次段への信号配線を入力、出力の共用化
をすることで、配線領域の削減が可能となる。
ル駆動用半導体回路装置は、シフト方向切り替え、入力
データビット数切り替え機能などを有した半導体回路装
置では、データ制御部の回路規模の削減と各機能に対す
るデータの入力配線、またシフトレジスタを用いて、デ
ータを順次シフトしていく回路構成の場合、フリップフ
ロップ回路から次段への信号配線を入力、出力の共用化
をすることで、配線領域の削減が可能となる。
【0043】
【発明の効果】以上のように本発明のパネル駆動用半導
体回路装置によれば、多出力化、低コスト化の要望に対
して、フリップフロップ回路、制御回路などの回路規模
の削減、データ信号、複数のデータ取り込み回路間での
配線などの配線領域の削減を実現することができる。
体回路装置によれば、多出力化、低コスト化の要望に対
して、フリップフロップ回路、制御回路などの回路規模
の削減、データ信号、複数のデータ取り込み回路間での
配線などの配線領域の削減を実現することができる。
【図1】本発明の(実施の形態1)のパネル駆動用半導
体回路装置におけるシフトレジスタの構成図とその真理
値表
体回路装置におけるシフトレジスタの構成図とその真理
値表
【図2】本発明の(実施の形態2)のパネル駆動用半導
体回路装置におけるデータ選択制御回路の構成図とその
タイミングチャート図
体回路装置におけるデータ選択制御回路の構成図とその
タイミングチャート図
【図3】一般的な表示装置の構成図とそれに使用されて
いるドライバの構成図
いるドライバの構成図
【図4】パネル駆動用半導体回路装置における従来のシ
フトレジスタの構成図とそのタイミングチャート図
フトレジスタの構成図とそのタイミングチャート図
【図5】パネル駆動用半導体回路装置における従来のデ
ータ選択制御回路の構成図とその真理値表
ータ選択制御回路の構成図とその真理値表
O1〜O5 出力回路への信号 NA11〜NA15,NA31〜NA35 NAN
D回路 INV11〜INV15,INV31〜INV35
信号反転回路 FF11〜FF13,FF31〜FF35 フリッ
プフロップ回路 LT2n、LT4n ラッチ回路 Q11〜Q13,Q31〜Q35 フリップフロッ
プ回路出力信号 Q2n、Q4n ラッチ回路出力信号 INO 出力固定制御信号 INS スタートパルス信号 INC クロック信号 IN2C INCの2分周クロック信号 /IN2C IN2Cの反転クロック信号 SW21,SW22,SW41〜SW43 スイッ
チ回路 IO21,IO22 入出力回路 INRL シフト方向切換制御信号 IND データ入力切換制御信号 /IND INDの反転信号 IN21〜IN23 データ入出力信号
D回路 INV11〜INV15,INV31〜INV35
信号反転回路 FF11〜FF13,FF31〜FF35 フリッ
プフロップ回路 LT2n、LT4n ラッチ回路 Q11〜Q13,Q31〜Q35 フリップフロッ
プ回路出力信号 Q2n、Q4n ラッチ回路出力信号 INO 出力固定制御信号 INS スタートパルス信号 INC クロック信号 IN2C INCの2分周クロック信号 /IN2C IN2Cの反転クロック信号 SW21,SW22,SW41〜SW43 スイッ
チ回路 IO21,IO22 入出力回路 INRL シフト方向切換制御信号 IND データ入力切換制御信号 /IND INDの反転信号 IN21〜IN23 データ入出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 須山 透 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 2H093 NC16 NC22 NC26 ND34 ND49 ND54 5C006 BB11 BC03 BC11 BF03 FA25 FA43 5C080 AA10 BB05 DD22 FF12 GG12 JJ02 JJ03 JJ04 5J055 AX46 AX47 AX62 BX16 CX30 DX12 DX56 DX72 DX83 EX07 EX21 EY21 EZ07 EZ25 EZ31 FX12 FX17 GX01 GX04
Claims (4)
- 【請求項1】複数の出力端子を有し、順次データをシフ
トしていくシフトレジスタを有するパネル駆動用半導体
回路装置において、前記シフトレジスタを、2出力に1
つのフリップフロップ回路で構成したパネル駆動用半導
体回路装置。 - 【請求項2】前記フリップフロップ回路の出力を、出力
固定制御信号との論理積回路の入力に接続し、前記論理
積回路の出力から出力信号を得る請求項1記載のパネル
駆動用半導体回路装置。 - 【請求項3】複数の出力端子を有し、順次データをシフ
トしていくシフトレジスタを有するパネル駆動用半導体
回路装置において、 各出力に対応したフリップフロップ回路またはラッチ回
路の入力データを2つの入出力回路と2つのスイッチ回
路で構成されたデータ制御回路により入力データを選択
するように構成された回路を備えたパネル駆動用半導体
回路装置。 - 【請求項4】前記入出力回路を極性の異なる2つのトラ
イステートインバータで構成し、前記スイッチ回路を極
性の異なる2つのトランジスタで構成した請求項3記載
のパネル駆動用半導体回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000324785A JP2002132203A (ja) | 2000-10-25 | 2000-10-25 | パネル駆動用半導体回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000324785A JP2002132203A (ja) | 2000-10-25 | 2000-10-25 | パネル駆動用半導体回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002132203A true JP2002132203A (ja) | 2002-05-09 |
Family
ID=18802254
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000324785A Pending JP2002132203A (ja) | 2000-10-25 | 2000-10-25 | パネル駆動用半導体回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002132203A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103106881A (zh) * | 2013-01-23 | 2013-05-15 | 京东方科技集团股份有限公司 | 一种栅极驱动电路、阵列基板及显示装置 |
CN103208251A (zh) * | 2013-04-15 | 2013-07-17 | 京东方科技集团股份有限公司 | 一种移位寄存器单元、栅极驱动电路及显示装置 |
US8594270B2 (en) | 2010-07-30 | 2013-11-26 | Panasonic Corporation | Display panel drive device |
WO2017008488A1 (zh) * | 2015-07-15 | 2017-01-19 | 京东方科技集团股份有限公司 | 移位寄存单元、移位寄存器、栅极驱动电路和显示装置 |
-
2000
- 2000-10-25 JP JP2000324785A patent/JP2002132203A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8594270B2 (en) | 2010-07-30 | 2013-11-26 | Panasonic Corporation | Display panel drive device |
CN103106881A (zh) * | 2013-01-23 | 2013-05-15 | 京东方科技集团股份有限公司 | 一种栅极驱动电路、阵列基板及显示装置 |
US9275589B2 (en) | 2013-01-23 | 2016-03-01 | Boe Technology Group Co., Ltd. | Gate drive circuit, array substrate and display apparatus |
CN103208251A (zh) * | 2013-04-15 | 2013-07-17 | 京东方科技集团股份有限公司 | 一种移位寄存器单元、栅极驱动电路及显示装置 |
CN103208251B (zh) * | 2013-04-15 | 2015-07-29 | 京东方科技集团股份有限公司 | 一种移位寄存器单元、栅极驱动电路及显示装置 |
US9305509B2 (en) | 2013-04-15 | 2016-04-05 | Boe Technology Group Co., Ltd. | Shift register unit, gate driving circuit and display apparatus |
WO2017008488A1 (zh) * | 2015-07-15 | 2017-01-19 | 京东方科技集团股份有限公司 | 移位寄存单元、移位寄存器、栅极驱动电路和显示装置 |
US9704451B1 (en) | 2015-07-15 | 2017-07-11 | Boe Technology Group Co., Ltd. | Shift register cell, shift register, gate driving circuit and display device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5955905A (en) | Signal generator with synchronous mirror delay circuit | |
JPH07191624A (ja) | マトリックス表示装置のデータドライバ | |
US8040315B2 (en) | Device for driving a display panel with sequentially delayed drive signal | |
TWI473069B (zh) | 閘極驅動裝置 | |
JPH1063232A (ja) | 液晶表示装置の駆動回路 | |
JP3604323B2 (ja) | クロック切替回路 | |
JPH07239676A (ja) | 走査回路 | |
JP2002132203A (ja) | パネル駆動用半導体回路装置 | |
JP2003223147A (ja) | 集積回路、液晶表示装置、及び信号伝送システム | |
JP2771562B2 (ja) | シフトレジスタ | |
JP2006163424A (ja) | 高速データ・サンプリング・システム | |
CN107516492A (zh) | 一种移位寄存器、栅极驱动电路及显示装置 | |
JPH09312553A (ja) | 論理回路 | |
JP2001228830A (ja) | 電気光学装置の駆動装置、電気光学装置、及び電子機器 | |
JP2684806B2 (ja) | 集積回路 | |
CN112542140B (zh) | 一种移位寄存器、栅极驱动电路以及驱动方法 | |
JP2002162928A (ja) | 走査回路 | |
JP2004227674A (ja) | 半導体集積回路装置 | |
US5471630A (en) | Data processor with quicker latch input timing of valid data | |
JP2932813B2 (ja) | 出力ラッチ回路 | |
JPH05327422A (ja) | Dフリップフロップ回路 | |
US5268596A (en) | Method and apparatus for latching data around a logical data processor | |
JPH06188695A (ja) | 情報保持回路 | |
JP3222251B2 (ja) | 半導体集積回路装置のテスト補助回路 | |
JPH10290142A (ja) | 半導体集積回路のフリップフロップ回路とそのクロック制御回路 |