CN104332137B - 栅极驱动电路及显示装置 - Google Patents

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Abstract

本发明涉及显示技术领域，公开了一种栅极驱动电路，包括若干单元电路，每个单元电路包括：高电平端、低电平端、第一时钟端、第二时钟端、栅极输出端、逻辑开启入端、逻辑开启输出端、控制模块、第一选通模块和第二选通模块。还公开了一种包括上述栅极驱动电路的显示装置。本发明在保持原有两时序的条件下，实现隔行之间不存在时序悬空状态的隔行输出的栅极驱动电路，即消除两隔行中间的悬空状态，确保了移位寄存器的稳定输出。

Description

栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种栅极驱动电路及显示装置。
背景技术
目前OLED设计中，栅极信号输出需要使用隔行输出结构，这样在现有(现有的栅极驱动电路的栅极信号是逐行输出的)两时钟控制的移位寄存器中，会在n行和n+2行之间存在一个时序的悬空状态(在电路结构中会在某一时序时，在关键电路节点上的电位没有直接的信号输入，所以此时该节点电位处于悬空状态)，造成移位寄存器输出稳定性变差。
如图1所示，为目前存在的一种简单三时钟信号控制的移位寄存器结构，图2是其工作的GOA时钟时序。该结构的工作原理如下，将此移位寄存器的工作过程分成4个部分，具体可参看移位寄存器时序图2中所示。
第一阶段：CLK为低压开启信号，晶体管M23和M21开启，当M23开启后，STV此时的低压信号通过M23达到节点B，使的M22开启，使此时CLKB的高压关闭信号输出到移位寄存器的输出端OUT；同时B点还控制着晶体管M12，使节点C充入高压VGH信号；晶体管M21开启后，低压VGL信号通过M21到达节点A使M19打开，高压VGH信号通过M19也输出到移位寄存器的OUT输出端。
第二个阶段，CLK关闭，CLKB变成低压信号，此时保存在节点B的低压信号还是M22保持和M12保持开启状态。M22的开启使CLKB的低压信号输出到移位寄存器的输出端OUT；M12的开启使得VGH继续输入到节点C，而由CLKB控制的M20此时开启，使得节点C的VGH信号输入到节点A，使得M19出入关闭状态，以便不影响输出端OUT。
第三个阶段，CLK是低压信号，CLKB为高压信号。CLK低压信号使得M23和M21开启，当M23开启后，此时变成高压的STV信号通过M23到达节点B，使得M22和M12都关闭，而M21的开启使得VGL信号输出到节点A，使M19再次开启，将高压VGH输入到移位寄存器的输出端OUT。
第四个阶段，CLKB是低压信号，CLK是高压信号。当CLK为高压信号时，M21关闭，同时CLKB使得M20打开，将悬空节点C的电位(第二个阶段的VGH残留)与悬空节点A的电位(第三个阶段的VGL残留)相互干扰，从而影响M19的开启状态，从而影响此时移位寄存器的输出OUT信号，使得输出信号不稳定。
可见若采用现有的移位寄存器进行隔行输出，会在n行和n+2行之间存在一个时序的悬空状态，使输出稳定性变差。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何实现隔行间不存在时序悬空状态的隔行输出的栅极驱动电路。
(二)技术方案
为解决上述技术问题，本发明提供了一种栅极驱动电路，包括若干单元电路，每个单元电路包括：高电平端、低电平端、第一时钟端、第二时钟端、栅极输出端、逻辑开启输入端、逻辑开启输出端、控制模块、第一选通模块和第二选通模块；
所述控制模块连接所述高电平端、第一时钟端、第二时钟端、逻辑开启输入端、第一选通模块和第二选通模块；所述第一选通模块连接所述低电平端和所述栅极输出端；所述第二选通模块连接所述低电平端和所述逻辑开启输出端；本级单元电路的逻辑开启输出端连接与所述本级单元电路间隔一级的单元电路的逻辑开启输入端；所述栅极输出端用于连接栅线；
所述控制模块用于根据所述第一时钟端、第二时钟端、逻辑开启输入端控制所述第一选通模块选通来自高电平端的高电平信号至所述栅极输出端，或选通来自低电平端的低电平信号至所述栅极输出端；
所述控制模块还用于根据所述第一时钟端、第二时钟端、逻辑开启输入端控制所述第二选通模块只在所述第一时钟端有效的时序状态时选通来自低电平端的低电平信号至所述逻辑开启输出端，使低电平信号传输至隔行的单元电路的逻辑开启输入端，以开启隔行输出，其余时序状态选通来自高电平端的高电平信号至所述逻辑开启输出端。
其中，所述控制模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第八晶体管、第一电容和第二电容；
所述第一晶体管的栅极连接所述第一时钟端，源极连接所述逻辑开启输入端，漏极连接所述第三晶体管的栅极；
所述第二晶体管的栅极和源极连接所述第一时钟端，漏极连接所述第三晶体管的源极；
所述第三晶体管的漏极连接所述高电平端；
所述第四晶体管的栅极连接所述第三晶体管的漏极，源极连接所述第五晶体管的漏极，漏极连接所述高电平端；
所述第五晶体管的栅极连接所述第一晶体管的漏极，源极所述第二时钟端；
所述第八晶体管的栅极连接所述第二时钟端，源极连接所述第二选通模块，漏极连接所述第四晶体管的源极；
所述第一电容的第一端连接所述高电平端，第二端连接所述第四晶体管的栅极；
所述第二电容的第一端连接所述第五晶体管的漏极，第二端连接所述第五晶体管的栅极；
所述第一晶体管用于在所述第一时钟端的控制下将所逻辑开启输入端的信号传输至所述第三晶体管和第五晶体管各自的栅极，并给所述第二电容充电；所述第二晶体管与所述第三晶体管形成反相器结构，所述反相器结构用于控制所述第四晶体管的打开或关闭，并对所述第一电容充电；所述第一电容用于使第四晶体管的栅极保持为第一电容的电压；所述第二电容用于使第三晶体管的栅极和第五晶体管的栅极分别保持为第二电容的电压；所述第四晶体管用于在其打开时将所述高电平端的高电平信号传输至第一选通模块；所述第四晶体管用于将所述高电平端的信号传输至所述第一选通模块和所述第八晶体管的漏极；所述第五晶体管用于将所述第二时钟端的信号传输至所述第一选通模块和所述第八晶体管的漏极；所述第八晶体管用于在第二时钟端的控制下将第四晶体管和第五晶体管传输过来的信号传输至所述第二选通模块。
其中，所述第一选通模块包括：第六晶体管和第七晶体管；
所述第六晶体管的栅极连接所述第四晶体管的源极，源极连接所述栅极输出端，漏极连接所述高电平端；
所述第七晶体管的栅极和源极连接所述低电平端，漏极连接所述栅极输出端；
所述第六晶体管用于在来自所述第四晶体管或第五晶体管的信号的控制下将所述高电平端的信号传输至所述栅极输出端；所述第七晶体管用于在所述第六晶体管关断时将低电平端的信号传输至所述栅极输出端。
其中，所述第二选通模块包括：第九晶体管、第十晶体管、第十一晶体管和第三电容；
所述第九晶体管的栅极连接栅极输出端，源极连接所述第十一晶体管的漏极，漏极连接所述低电平端；
所述第十晶体管的栅极和漏极连接所述逻辑开启输出端，源极连接所述高电平端；
所述第十一晶体管的栅极连接所述第八晶体管的源极，源极连接所述逻辑开启输出端，漏极连接所述第九晶体管的源极；
所述第三电容的第一端连接所述第十一晶体管的栅极，第二端连接所述逻辑开启输出端；
所述第八晶体管还用于将第四晶体管和第五晶体管传输过来的信号传输至所述第三电容，以对所述第三电容充电，所述第三电容用于使所述第十一晶体管的栅极保持第三电容的电压；只在所述第一时钟端为有效的时序状态时，所述第九晶体管和第十一晶体管用于将低电平端的信号传输至所述逻辑开启输出端，其余时序状态时所述第十晶体管用于将高电平端的信号传输至所述逻辑开启输出端。
本发明还提供了一种显示装置，包括上述任一项所述的栅极驱动电路。
(三)有益效果
本发明通过逻辑开启输入端和逻辑开启输出端来控制间隔一行的单元电路(移位寄存器)的开启，从而在保持原有两时序的条件下，实现隔行之间不存在时序悬空状态的隔行输出的栅极驱动电路，即消除两隔行中间的悬空状态，确保了移位寄存器的稳定输出。
附图说明
图1是现有技术的一种栅极驱动电路的一个单元电路的结构示意图；
图2是图1电路中输入信号和输出信号的时序图；
图3是本发明实施例的一种栅极驱动电路的一个单元电路的结构示意图；
图4是图3电路中输入信号和输出信号的时序图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
本发明实施例的栅极驱动电路结构包括若干如图3所示的单元电路(即一个移位寄存器)，每个单元电路包括：高电平端VGH、低电平端VGL、第一时钟端CLK1、第二时钟端CLK2、栅极输出端OUT_PUT、逻辑开启输入端STV、逻辑开启输出端NEXT_STV、控制模块、第一选通模块和第二选通模块。
所述控制模块连接所述高电平端VGH、第一时钟端CLK1、第二时钟端CLK2、逻辑开启输入端STV、第一选通模块和第二选通模块；所述第一选通模块连接所述低电平端VGL和所述栅极输出端OUT_PUT；所述第二选通模块连接所述低电平端VGL和所述逻辑开启输出端NEXT_STV；本级单元电路的逻辑开启输出端NEXT_STV连接与所述本级单元电路间隔一级的单元电路的逻辑开启输入端STV；所述栅极输出端OUT_PUT用于连接栅线，当然第一级单元电路的逻辑开启输入端STV连接至逻辑开启的信号源端。
所述控制模块用于根据所述第一时钟端、第二时钟端CLK2、逻辑开启输入端STV控制所述第一选通模块选通来自高电平端VGH的高电平信号至所述栅极输出端OUT_PUT，或选通来自低电平端VGL的低电平信号至所述栅极输出端OUT_PUT。
所述控制模块还用于根据所述第一时钟端CLK1、第二时钟端CLK2、逻辑开启输入端STV控制所述第二选通模块只在所述第一时钟端CKL1有效的时序状态时选通来自低电平端VGL的低电平信号至所述逻辑开启输出端NEXT_STV，使低电平信号传输至隔行的单元电路的逻辑开启输入端STV，以开启隔行输出，其余时序状态选通来自高电平端VGL的高电平信号至所述逻辑开启输出端NEXT_STV。
本实施例中，所述控制模块包括：第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第八晶体管M8、第一电容C1和第二电容C2。
所述第一晶体管M1的栅极连接所述第一时钟端CLK1，源极连接所述逻辑开启输入端STV，漏极连接所述第三晶体管M3的栅极；
所述第二晶体管M2的栅极和源极连接所述第一时钟端CLK1，漏极连接所述第三晶体管M3的源极。
所述第三晶体管M3的漏极连接所述高电平端VGH。
所述第四晶体管M4的栅极连接所述第三晶体管M3的漏极，源极连接所述第五晶体管M5的漏极，漏极连接所述高电平端VGH。
所述第五晶体管M5的栅极连接所述第一晶体管M1的漏极，源极所述第二时钟端CLK2。
所述第八晶体管M8的栅极连接所述第二时钟端CLK2，源极连接所述第二选通模块，漏极连接所述第四晶体管M4的源极。
所述第一电容C1的第一端连接所述高电平端VGH，第二端连接所述第四晶体管M4的栅极。
所述第二电容C2的第一端连接所述第五晶体管M5的漏极，第二端连接所述第五晶体管M5的栅极。
所述第一晶体管M1用于在所述第一时钟端CLK1的控制下将所逻辑开启输入端STV的信号传输至所述第三晶体管M3和第五晶体管M5各自的栅极，并给所述第二电容C2充电；所述第二晶体管M2与所述第三晶体管M3形成反相器结构，所述反相器结构用于控制所述第四晶体管M4的打开或关闭，并对所述第一电容C1充电；所述第一电容C1用于使第四晶体管M4的栅极保持为第一电容C1的电压；所述第二电容C2用于使第三晶体管M3的栅极和第五晶体管M5的栅极分别保持为第二电容C2的电压；所述第四晶体管M4用于在其打开时将所述高电平端VGH的高电平信号传输至第一选通模块；所述第四晶体管M4用于将所述高电平端VGH的信号传输至所述第一选通模块和所述第八晶体管M8的漏极；所述第五晶体管M5用于将所述第二时钟端CLK2的信号传输至所述第一选通模块和所述第八晶体管M8的漏极；所述第八晶体管M8用于在第二时钟端CLK2的控制下将第四晶体管M4和第五晶体管M5传输过来的信号传输至所述第二选通模块。
本实施例中，所述第一选通模块包括：第六晶体管M6和第七晶体管M7。
所述第六晶体管M6的栅极连接所述第四晶体管M4的源极，源极连接所述栅极输出端OUT_PUT，漏极连接所述高电平端VGH。
所述第七晶体管M7的栅极和源极连接所述低电平端VGL，漏极连接所述栅极输出端OUT_PUT。
所述第六晶体管M6用于在来自所述第四晶体管M4或第五晶体管M5的信号的控制下将所述高电平端VGH的信号传输至所述栅极输出端OUT_PUT；所述第七晶体管M7用于在所述第六晶体管M6关断时将低电平端VGL的信号传输至所述栅极输出端OUT_PUT。
本实施例中，所述第二选通模块包括：第九晶体管M9、第十晶体管M10、第十一晶体管M11和第三电容C3。
所述第九晶体管M9的栅极连接栅极输出端OUT_PUT，源极连接所述第十一晶体管M11的漏极，漏极连接所述低电平端VGL。
所述第十晶体管M10的栅极和漏极连接所述逻辑开启输出端NEXT_STV，源极连接所述高电平端VGH。
所述第十一晶体管M11的栅极连接所述第八晶体管M8的源极，源极连接所述逻辑开启输出端NEXT_STV，漏极连接所述第九晶体管M9的源极。
所述第三电容C3的第一端连接所述第十一晶体管M11的栅极，第二端连接所述逻辑开启输出端NEXT_STV。
所述第八晶体管M8还用于将第四晶体管M4和第五晶体管M5传输过来的信号传输至所述第三电容C3，以对所述第三电容C3充电，所述第三电容C3用于使所述第十一晶体管M11的栅极保持第三电容C3的电压；只在第一时钟端为有效的时序状态时，所述第九晶体管M9和第十一晶体管M11用于将低电平端VGL的信号传输至所述逻辑开启输出端NEXT_STV，在其余时序状态时所述第十晶体管M10用于将高电平端VGH的信号传输至所述逻辑开启输出端NEXT_STV。
本发明实施例的栅极驱动电路工作时序图如图4所示，其中各晶体管的栅极开启信号为低电平信号(低电平有效)，关闭信号为高电平信号，电路工作原理如下：
第一阶段a：CLK1和STV为开启信号，CLK2为关闭信号。当CLK1为开启信号时，晶体管M1打开，将STV开启信号传输至晶体管M3和M5的各自的栅极使得M3和M5开启，并且给电容C2进行充电并保持。M3的开启，使得M2和M3构成的反相器将VGH信号传输至晶体管M4的栅极，使晶体管M4关闭。同时M5的开启，将CLK2的关闭信号传输至M6的栅极，使得由M6和M7构成的反相器中，通过晶体管M7将低电平信号传输至到OUT_PUT并输出到与该OUT_PUT连接的栅线。同时由于此时CLK2为关闭信号，使得晶体管M8关断，此时由晶体管M10和M11构成的反相器结构(即当M11处于关闭状态时，M10就一直处于开启状态，输出的是高电平关闭信号，以此来保证NEXT_STV只有一行的低电平，其余都是高电平输出)中，通过晶体管M10将高电平关闭信号传输至NEXT_STV端，其中该NEXT_STV信号端为与此隔行移位寄存器的STV端。
第二阶段b：CLK2为开启信号，CLK1和STV变成关闭信号。此时在晶体管M3和M5的栅极，通过电容C2仍然保持着第一阶段时的低电平开启信号。其中M3的开启，将M2和M3构成的反相器中，通过M3将VGH信号传输至晶体管M4的栅极使M4关闭，并且通过电容C1进行充电并保持。。晶体管M5的开启，将此时CLK2的低电平信号传输至晶体管M6的栅极，M6开启，使得由晶体管M6和M7的反相器中，将通过M6的VGH信号传输至OUT_PUT并输出。同时CLK2控制的晶体管M8开启，将通过M5的CLK2低电平信号，通过M8输入到M11的栅极，并且给电容C3充电并保持。此时在由M9，M10，M11构成的选通器中，由于M9栅极为关闭信号，所以选通器将通过M10的VGH高电平信号传输至NEXT_STV上。
第三阶段c：CLK1为开启信号，CLK2和STV为关闭信号。当CLK1为开启信号时，将晶体管M1开启，将STV的关闭信号传输至晶体管M3和M5的栅极，并且给电容C2进行充电。STV的关闭信号使得晶体管M5和M3处于关闭状态。此时由晶体管M2和M3构成的反相器中，将经过M2的低电平信号传输至晶体管M4的栅极，并且通过电容C1进行保持。该信号将晶体管M4开启，将VGH信号传输至晶体管M6栅极，使得由晶体管M6和M7构成的反相器结构中，将经过M7的低电平信号传输至OUT_PUT并输出。同时由于CLK2为关闭信号，使得晶体管M8处于关闭状态。此时在由晶体管M9，M10，M11构成的选通器中，由于M11的栅极信号通过电容C3保持第二阶段的低电平信号，M11开启，同时M9的栅极连接的OUT_PUT端为低电平信号，使得M9开启，这样选通器中M9和M11同时开启，将VGL低电平信号传输至NEXT_STV，这样便实现了现有电路中与CLK2同步输出的NEXT_STV信号，变成了由隔行的CLK1控制的NEXT_STV信号，实现了隔行输出的先决条件。
第四阶段d：CLK2开启信号，CLK1和STV为关闭信号。在晶体管M3和M5的栅极通过电容C2仍然保持第三阶段的高电平电位，M3和M5关闭。第三阶段C1保持的低电平使得M4开启，M4将VGH信号传输至M6栅极，使得由M6和M7构成的反相器中，将通过M7的低电平信号传输至OUT_PUT并输出。同时CLK2控制的晶体管M8打开，将经过M4的VGH信号，传输至M11的栅极，并且给电容C3进行充电并保持。这样在选通器M9，M10，M11的结构中，由于M11的关闭，使得该结构将经过M10的高电平信号传输至NEXT_STV。
这样在余下的各个时序段，由于晶体管M6的栅极一直输入关闭信号，这样便保证了选通器M9、M10和M11一直输出高电平信号给NEXT_STV，保证隔行信号的输出。
本发明通过逻辑开启输入端和逻辑开启输出端来控制间隔一行的单元电路(移位寄存器)的开启，从而在保持原有两时序的条件下，实现了隔行输出的栅极驱动电路，结合上述工作原理可看出在n行和n+2行之间不存在时序悬空状态(图4中第n行输出为图3中单元电路(即移位寄存器)的OUT_PUT端的输出，第n+2行的输出为与图3中间隔一行的移位寄存器的OUT_PUT端的输出)，即消除两隔行中间的悬空状态，确保了移位寄存器的稳定输出。
本发明还提供了一种包括上述栅极驱动电路的显示装置，该显示装置可以为：OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (5)

1.一种栅极驱动电路，包括若干单元电路，其特征在于，每个单元电路包括：高电平端、低电平端、第一时钟端、第二时钟端、栅极输出端、逻辑开启输入端、逻辑开启输出端、控制模块、第一选通模块和第二选通模块；
所述控制模块连接所述高电平端、第一时钟端、第二时钟端、逻辑开启输入端、第一选通模块和第二选通模块；所述第一选通模块连接所述低电平端和所述栅极输出端；所述第二选通模块连接所述低电平端和所述逻辑开启输出端；本级单元电路的逻辑开启输出端连接与所述本级单元电路间隔一级的单元电路的逻辑开启输入端；所述栅极输出端用于连接栅线；
所述控制模块用于根据所述第一时钟端、第二时钟端、逻辑开启输入端控制所述第一选通模块选通来自高电平端的高电平信号至所述栅极输出端，或选通来自低电平端的低电平信号至所述栅极输出端；
所述控制模块还用于根据所述第一时钟端、第二时钟端、逻辑开启输入端控制所述第二选通模块只在所述第一时钟端有效的时序状态时选通来自低电平端的低电平信号至所述逻辑开启输出端，使低电平信号传输至隔行的单元电路的逻辑开启输入端，以开启隔行输出，其余时序状态选通来自高电平端的高电平信号至所述逻辑开启输出端。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述控制模块包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第八晶体管、第一电容和第二电容；
所述第一晶体管的栅极连接所述第一时钟端，源极连接所述逻辑开启输入端，漏极连接所述第三晶体管的栅极；
所述第二晶体管的栅极和源极连接所述第一时钟端，漏极连接所述第三晶体管的源极；
所述第三晶体管的漏极连接所述高电平端；
所述第四晶体管的栅极连接所述第三晶体管的漏极，源极连接所述第五晶体管的漏极，漏极连接所述高电平端；
所述第五晶体管的栅极连接所述第一晶体管的漏极，源极所述第二时钟端；
所述第八晶体管的栅极连接所述第二时钟端，源极连接所述第二选通模块，漏极连接所述第四晶体管的源极；
所述第一电容的第一端连接所述高电平端，第二端连接所述第四晶体管的栅极；
所述第二电容的第一端连接所述第五晶体管的漏极，第二端连接所述第五晶体管的栅极；
所述第一晶体管用于在所述第一时钟端的控制下将所逻辑开启输入端的信号传输至所述第三晶体管和第五晶体管各自的栅极，并给所述第二电容充电；所述第二晶体管与所述第三晶体管形成反相器结构，所述反相器结构用于控制所述第四晶体管的打开或关闭，并对所述第一电容充电；所述第一电容用于使第四晶体管的栅极保持为第一电容的电压；所述第二电容用于使第三晶体管的栅极和第五晶体管的栅极分别保持为第二电容的电压；所述第四晶体管用于在其打开时将所述高电平端的高电平信号传输至第一选通模块；所述第四晶体管用于将所述高电平端的信号传输至所述第一选通模块和所述第八晶体管的漏极；所述第五晶体管用于将所述第二时钟端的信号传输至所述第一选通模块和所述第八晶体管的漏极；所述第八晶体管用于在第二时钟端的控制下将第四晶体管和第五晶体管传输过来的信号传输至所述第二选通模块。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述第一选通模块包括：第六晶体管和第七晶体管；
所述第六晶体管的栅极连接所述第四晶体管的源极，源极连接所述栅极输出端，漏极连接所述高电平端；
所述第七晶体管的栅极和源极连接所述低电平端，漏极连接所述栅极输出端；
所述第六晶体管用于在来自所述第四晶体管或第五晶体管的信号的控制下将所述高电平端的信号传输至所述栅极输出端；所述第七晶体管用于在所述第六晶体管关断时将低电平端的信号传输至所述栅极输出端。
4.如权利要求2所述的栅极驱动电路，其特征在于，所述第二选通模块包括：第九晶体管、第十晶体管、第十一晶体管和第三电容；
所述第九晶体管的栅极连接栅极输出端，源极连接所述第十一晶体管的漏极，漏极连接所述低电平端；
所述第十晶体管的栅极和漏极连接所述逻辑开启输出端，源极连接所述高电平端；
所述第十一晶体管的栅极连接所述第八晶体管的源极，源极连接所述逻辑开启输出端，漏极连接所述第九晶体管的源极；
所述第三电容的第一端连接所述第十一晶体管的栅极，第二端连接所述逻辑开启输出端；
所述第八晶体管还用于将第四晶体管和第五晶体管传输过来的信号传输至所述第三电容，以对所述第三电容充电，所述第三电容用于使所述第十一晶体管的栅极保持第三电容的电压；只在所述第一时钟端为有效的时序状态时，所述第九晶体管和第十一晶体管用于将低电平端的信号传输至所述逻辑开启输出端，其余时序状态时所述第十晶体管用于将高电平端的信号传输至所述逻辑开启输出端。
5.一种显示装置，其特征在于，包括如权利要求1～4中任一项所述的栅极驱动电路。
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