CN102881248A - 栅极驱动电路及其驱动方法和显示装置 - Google Patents

栅极驱动电路及其驱动方法和显示装置 Download PDF

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Abstract

本发明公开了一种栅极驱动电路及其驱动方法和显示装置，涉及显示领域，可减小布线空间，实现面板窄边框化，尤其适用于小尺寸的面板。本发明所述栅极驱动电路包括：移位寄存器，还包括：一控多单元，与所述移位寄存器输出端相连，用于将所述移位寄存器输出的第一脉冲信号转化为多个第二脉冲信号，分别用以驱动多条栅线。

Description

栅极驱动电路及其驱动方法和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种栅极驱动电路及其驱动方法和显示装置。
背景技术
阵列基板行驱动(Gate Driver on Array，GOA)技术，是直接将栅极驱动电路(Gate driver ICs)集成在阵列基板上，来代替外接驱动芯片的一种工艺技术。该技术的应用不仅可减少生产工艺程序，降低产品成本，提高集成度，而且可以做到面板两边对称的美观设计，同时也省去了栅极电路(Gate IC)的绑定(Bonding)区域以及扇出(Fan-out)布线空间，从而可实现窄边框的设计，提高产能和良品率。
如图1所示，为采用了GOA技术的栅极驱动电路，包括多个移位寄存器(SR1～SRn)、地电压信号Vss提供线、开启脉冲信号STV提供线、第一和第二时钟提供线。移位寄存器工作时的时序图如图2所示，其中，第一时钟信号CLK1和第二时钟信号CLK2的相位彼此相反。栅极驱动电路工作过程如下：当STV＝1，输出一高电平脉冲给第一行像素单元相连的移位寄存器SR1的输入端，使第一行移位寄存器(SR1)打开，对面板内输出栅极高电平，其它行处于关闭状态，同时为下一行移位寄存器(SR2)输入端注入高电平，使第二行打开；当第二行SR2输出高电平时，对第一行SR1进行复位，此时除了该行，其它行处于关闭状态，同时为其下一行(移位寄存器SR3)输入端注入高电平，依次顺延，直到最后一行，各行移位寄存器(SR1～SRn)的输出信号OUT1～OUTn如图2所示。
发明人发现：上述方案中的每一个移位寄存器只能控制一条栅线，因此需要的布线空间较大，要求较宽的面板边框，难以满足实际设计需要，尤其难以应用在小尺寸的面板上。
发明内容
本发明所要解决的技术问题在于提供一种栅极驱动电路及其驱动方法和显示装置，一个移位寄存器可同时控制多条栅线，使用的移位寄存器的个数减少，从而减小布线空间，实现面板窄边框化，尤其适用于小尺寸的面板。
为达到上述目的，本发明的实施例采用如下技术方案：
一种栅极驱动电路，包括：移位寄存器，还包括：
一控多单元，用于接收所述移位寄存器输出的第一脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线。
所述多个第二脉冲信号的脉冲持续时间相等。
在一个图像帧内，所述多个第二脉冲信号的脉冲持续时间之和等于所述第一脉冲信号的脉冲持续时间，且所述多个第二脉冲信号的脉冲持续时间不相重叠。
可选地，所述一控多单元输出两个所述第二脉冲信号，所述一控多单元包括：
第一薄膜晶体管，其源极与所述移位寄存器的输出端相连，漏极与相邻两条栅线中的奇数行栅线相连，栅极接收第一控制信号；
第二薄膜晶体管，其源极也与所述移位寄存器的输出端相连，漏极与所述相邻两条栅线中的偶数行栅线相连，栅极接收第二控制信号；
第三薄膜晶体管，其源极输入接地电压信号Vss，漏极与所述相邻两条栅线中的偶数行栅线相连，栅极接收第一控制信号；
第四薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻两条栅线中的奇数行栅线相连，栅极接收所述第二控制信号；
其中，所述第一控制信号和第二控制信号均为频率是所述移位寄存器使用的时钟信号的2倍的时钟信号，且所述第一控制信号和第二控制信号的相位彼此相反。
可选地，所述一控多单元输出两个所述第二脉冲信号，所述一控多单元包括：
第五薄膜晶体管，其栅极与所述移位寄存器的输出端相连，源极输入第一控制信号，漏极与相邻两条栅线中的奇数行栅线相连；
第六薄膜晶体管，其栅极也与所述移位寄存器的输出端相连，源极输入第二控制信号，漏极与相邻两条栅线中的偶数行栅线相连；
其中，所述第一控制信号和第二控制信号均为频率是所述移位寄存器使用的时钟信号的2倍的时钟信号，且所述第一控制信号和第二控制信号的相位彼此相反。
可选地，所述一控多单元输出三个所述第二脉冲信号，所述一控多单元包括：
第七薄膜晶体管，其源极与所述移位寄存器的输出端相连，漏极与相邻三条栅线中的第一条相连，栅极接收第三控制信号；
第八薄膜晶体管，其源极也与所述移位寄存器的输出端相连，漏极与所述相邻三条栅线中的第二条相连，栅极接收第四控制信号；
第九薄膜晶体管，其源极也与所述移位寄存器的输出端相连，漏极与所述相邻三条栅线中的第三条相连，栅极接收第五控制信号；
第十薄膜晶体管，其源极输入接地电压信号Vss，漏极与所述相邻三条栅线中的第二条相连，栅极接收第三控制信号；
第十一薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第一条相连，栅极接收所述第四控制信号；
第十二薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第一条相连，栅极接收第五控制信号；
第十三薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第三条相连，栅极接收所述第三控制信号；
第十四薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第三条相连，栅极接收所述第四控制信号；
第十五薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第二条相连，栅极接收第五控制信号；
其中，所述第三控制信号、第四控制信号和第五控制信号均为频率是所述移位寄存器使用的时钟信号的3倍的时钟信号，且第四控制信号的相位比所述第三控制信号落后120度，第五控制信号的相位比第四控制信号也落后120度。
本发明提供的栅极驱动电路，所述栅极驱动电路包括上下级联的多个所述移位寄存器，其中，任一级所述移位寄存器的输出端连接下一级移位寄存器的输入端，任一级所述移位寄存器的复位信号输入端连接下一级移位寄存器的输出端。
另外，本发明还提供一种显示装置，设置有所述的任一栅极驱动电路。
对应于上述驱动电路，本发明还提供一种驱动方法，包括：
将移位寄存器输出的第一脉冲信号转化为多个第二脉冲信号；
所述多个第二脉冲信号分别驱动多条栅线。
可选地，所述多个第二脉冲信号分别驱动多条栅线，具体为：
所述多个第二脉冲信号依次开启驱动多条栅线，或者，所述多个第二脉冲信号同时开启多条栅线。
在一个图像帧内，所述多个第二脉冲信号的脉冲持续时间之和等于所述第一脉冲信号的脉冲持续时间，且所述多个第二脉冲信号的脉冲持续时间不相重叠。
可选地，所述第一脉冲信号转化为两个第二脉冲信号时，所述驱动方法具体包括：
在所述第一脉冲信号的高电平持续时间的前半段，第一控制信号开启第一薄膜晶体管和第三薄膜晶体管，第二控制信号关断第二薄膜晶体管和第四薄膜晶体管，所述第一脉冲信号的高电平经所述第一薄膜晶体管输入相邻两条栅线中的奇数行栅线，所述接地电压信号Vss经第三薄膜晶体管输入相邻两条栅线中的偶数行栅线；
在所述第一脉冲信号的高电平持续时间的后半段，所述第一控制信号关断第一薄膜晶体管和第三薄膜晶体管，所述第二控制信号开启第二薄膜晶体管和第四薄膜晶体管，所述第一脉冲信号的高电平经第二薄膜晶体管输入相邻两条栅线中的偶数行栅线，所述接地电压信号Vss经第四薄膜晶体管输入相邻两条栅线中的奇数行栅线。
可选地，所述第一脉冲信号转化为两个第二脉冲信号时，所述驱动方法具体包括：
在所述第一脉冲信号的高电平持续时间的前半段，第一控制信号输出高电平，第二控制信号输出低电平，所述第一控制信号输出的高电平经第五薄膜晶体管输入相邻两条栅线中的奇数行栅线，所述第二控制信号输出的低电平经第六薄膜晶体管输入相邻两条栅线中的偶数行栅线；
在所述第一脉冲信号的高电平持续时间的后半段，第一控制信号输出低电平，第二控制信号输出高电平，所述第一控制信号输出的低电平经第五薄膜晶体管输入相邻两条栅线中的奇数行栅线，所述第二控制信号输出的高电平经第六薄膜晶体管输入相邻两条栅线中的偶数行栅线。
可选地，所述第一脉冲信号转化为三个第二脉冲信号时，所述驱动方法具体包括：
在所述第一脉冲信号的高电平持续时间的前1/3时段，第三控制信号开启第七、第十和第十三薄膜晶体管，第四控制信号关断第八、第十一和第十四薄膜晶体管，第五控制信号关断第九、第十二和第十五薄膜晶体管，所述第一脉冲信号的高电平经第七薄膜晶体管输入相邻三条栅线中的第一条栅线，所述接地电压信号Vss分别经第十、第十三薄膜晶体管输入相邻三条栅线中的第二、第三条栅线；
在所述第一脉冲信号的高电平持续时间的第二个1/3时段，第三控制信号关断第七、第十和第十三薄膜晶体管，第四控制信号开启第八、第十一和第十四薄膜晶体管，第五控制信号关断第九、第十二和第十五薄膜晶体管，所述第一脉冲信号的高电平经第八薄膜晶体管输入相邻三条栅线中的第二条栅线，所述接地电压信号Vss分别经第十一、第十四薄膜晶体管输入相邻三条栅线中的第一、第三条栅线；
在所述第一脉冲信号的高电平持续时间的后1/3时段，第三控制信号关断第七、第十和第十三薄膜晶体管，第四控制信号关断第八、第十一和第十四薄膜晶体管，第五控制信号开启第九、第十二和第十五薄膜晶体管，所述第一脉冲信号的高电平经第九薄膜晶体管输入相邻三条栅线中的第三条栅线，所述接地电压信号Vss分别经第十二、第十五薄膜晶体管输入相邻三条栅线中的第一、第二条栅线。
本发明提供的栅极驱动电路及其驱动方法和显示装置，通过给每一移位寄存器增加一个一控多单元，将移位寄存器输出的脉冲信号转化为多个脉冲信号输出，分别用以驱动多条栅线，使得一个移位寄存器能够同时控制多条栅线，大大的减少了移位寄存器的个数，从而减小布线空间，实现面板窄边框化，尤其适用于小尺寸的面板。
附图说明
图1为现有技术中采用了GOA技术的栅极驱动电路的示意图；
图2为现有栅极驱动电路的时序图；
图3为本发明实施例一中提供的栅极驱动电路的结构示意图一；
图4本发明实施例一中提供的栅极驱动电路的结构示意图二；
图5为本发明实施例二中提供的栅极驱动电路及其一控多单元的结构示意图；
图6为本发明实施例二中提供的栅极驱动电路的结构示意图；
图7为本发明实施例二中提供的栅极驱动电路的时序图；
图8为本发明实施例二中提供的另一种栅极驱动电路及其一控多单元的结构示意图；
图9为本发明实施例三中提供的栅极驱动电路的结构示意图；
图10为本发明实施例三中提供的栅极驱动电路的时序图；
图11为本发明实施例五提供的适用于实施例一所述驱动电路的驱动方法流程图；
图12为本发明实施例五提供的适用于图5所示驱动电路的驱动方法流程图；
图13为本发明实施例五提供的适用于图8所示驱动电路的驱动方法流程图；
图14为本发明实施例五中提供的适用于图9所示驱动电路的驱动方法流程图。
附图标记说明
11-移位寄存器，12-一控多单元。
具体实施方式
本发明实施例提供一种栅极驱动电路及其驱动方法和显示装置，可减小布线空间，实现面板窄边框化，尤其适用于小尺寸的面板。
下面结合附图对本发明实施例进行详细描述。此处所描述的具体实施方式仅仅用以解释本发明，并不用于限定本发明。
一般地，在一个图像帧中，输给每条栅线的驱动信号均为只包括一个方波脉冲的信号，也就是说在一个图像画面中每条栅线仅被驱动一次，整个显示屏中所有的栅线按照从上到下逐行扫描的方式依次被驱动；当然并不局限于逐行依次驱动的方式，也可以分区域驱动，例如在一次扫描中同时驱动两行或更多行，等等。下面以具体的实施例来说明所述栅极驱动电路的具体实现方式。
实施例一
本发明实施例提供一种栅极驱动电路，如图3所示，包括：移位寄存器11，还包括：
一控多单元12，用于接收所述移位寄存器11输出的第一脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线。
本实施例中，通过给移位寄存器增加一个一控多单元，将一个移位寄存器输出的一个脉冲信号转化为多个脉冲信号输出，分别用以驱动多条栅线，使得一个移位寄存器能够同时控制多条栅线，大大地减少了移位寄存器的个数，从而减小布线空间，有利于实现面板窄边框化。
一控多单元12，与移位寄存器11输出端相连，用于将接收的第一脉冲信号分成多个第二脉冲信号，其原理及实现方式有多种，本实施例仅在此举出以下具体实施方式作为范例。
对于所述多个第二脉冲信号的时序图形，可以有多种方案。以一个所述一控多单元输出两个第二脉冲信号且所驱动的两条栅线是相邻的为例，这两个第二脉冲信号可以是互补的同步信号，即其中一个第二脉冲信号在前半周期内为高电平，在后半周期内为低电平，另一个第二脉冲信号在前半周期内为低电平，在后半周期内为高电平，此时所驱动的两条栅线是依次被驱动；也可以是高电平的时序完全相同的信号，此时所驱动的两条栅线是同时被驱动；也可以是高电平部分重叠的信号；以上各种情况中，两个第二脉冲信号的高电平持续时间可以相等，也可以不相等。所述两个第二脉冲信号驱动不相邻的两条栅线时的情况可作类似分析。当然，最优选的方案是依次驱动两条相邻的栅线，且被驱动的顺序与显示基板上所有栅线被驱动的顺序一致，且持续时间相同，此时图像显示效果较好。
因此优选地，参阅图7所示，一控多单元12将第一脉冲信号(例如OUT12)的一个脉冲信号转换为多个第二脉冲信号中的脉冲(例如OUT1和OUT2)，分别用以驱动多条相邻的栅线，在一个图像帧内，多个第二脉冲信号的脉冲持续时间之和，等于第一脉冲信号的脉冲持续时间；优选地，多个第二脉冲信号的高电平持续时间不相重叠。
该具体实施方式中，一控多单元12将移位寄存器输出的第一脉冲信号中的脉冲进行转换，形成多个第二脉冲信号，且这些所述的第二脉冲信号除脉冲信号逐个落后一恒定时间外，频率、幅度等均相同。其中，具体逐个落后多少时间，与一控多单元12输出多少个第二脉冲信号有关。优选地，可以根据第二脉冲信号的个数来平均分配第一脉冲信号的宽度(脉冲持续时间)，即为第二脉冲信号的宽度。
具体地，设第一脉冲信号的高电平持续时间(脉冲宽度)为t0，周期为T，若设计时欲使一个移位寄存器欲驱动两条相邻的栅线，则一控多单元12输出两个第二脉冲信号，且这两个第二脉冲信号中脉冲出现的时间相差t0/2，相位落后πt0/T。如图7所示，对应于第一脉冲信号OUT12中持续的时段内，转化成的两个第二脉冲信号，一个(OUT1)信号前半时段为高电平，后半时段为低电平，而另一个(OUT2)信号则前半时段为低电平，后半时段为高电平。此时一控多单元12，也可称为一控二单元。类似地，若如图9和10所示，驱动3条栅线，则一控多单元12输出三个第二脉冲信号，且这三个第二脉冲信号脉冲出现的时间相差t0/3，相位落后2πt0/3T，此时一控多单元12，也可称为一控三元件。
上述的一控多单元12直接与栅线相连，不再串联其它一控多单元时，输出的第二脉冲信号直接用于驱动栅线。但本实施例也不排除多个一控多单元12组合级联形成新的一控多单元的情况，例如，如图4所示，三个一控二元件组合级联形成新的一控多单元，可控制(或驱动)4条栅线。
现有的一个移位寄存器输出一个脉冲信号，只能向一条栅线进行充电操作，换言之，一个移位寄存器只能控制一行像素薄膜晶体管TFT的开关；而本实施例中通过一控多单元12将移位寄存器输出的第一脉冲信号，转化为多个第二脉冲信号，以向多条栅线进行充电操作，打开多条栅线上的像素TFT开关，可大大降低移位寄存器的个数，从而减小布线空间，实现面板窄边框化，尤其适用于小尺寸的面板，而且无需更改液晶面板的内部设计，方便实现。
所述栅极驱动电路包括上下级联的多个所述移位寄存器，其中，任一级移位寄存器的输入端连接下一级移位寄存器的输入端，任一级所述移位寄存器的复位信号输入端连接下一级移位寄存器的输出端。
本实施例中的栅极驱动电路，因设置有一控多单元12，可将第一脉冲信号转化为多个第二脉冲信号，分别用以驱动多条栅线，所以使用的移位寄存器的个数可大大减少，从而减小布线空间，实现面板窄边框化，尤其适用于小尺寸的面板。
实施例二
本发明一种栅极驱动电路，另一具体实施实例如下：
如图5和图6所示，栅极驱动电路包括：移位寄存器11和与移位寄存器11输出端相连的一控多单元12，所述的一控多单元12包括：
第一薄膜晶体管T1，其源极与移位寄存器11的输出端相连，漏极与相邻两条栅线中的奇数行栅线(OUT-O)相连，栅极接收第一控制信号V1；
第二薄膜晶体管T2，其源极也与移位寄存器11的输出端相连，漏极与相邻两条栅线中的偶数行栅线(OUT-E)相连，栅极接收第二控制信号V2；
第三薄膜晶体管T3，其源极输入接地电压信号Vss，漏极与相邻两条栅线中的偶数行栅线(OUT-E)相连，栅极接收第一控制信号V1；
第四薄膜晶体管T4，其源极也输入接地电压信号Vss，漏极与相邻两条栅线中的奇数行栅线(OUT-O)相连，栅极接收第二控制信号V2；
如图7所示，为上述栅极驱动电路的工作时序图，其中，第一控制信号V1和第二控制信号V2的频率均为频率是移位寄存器使用的时钟信号CLK1和CLK2的2倍的时钟信号，且第一控制信号V1和第二控制信号V2的相位彼此相反。因此，在移位寄存器11输出高电平的持续时间内，前半段时间内，第一控制信号V1控制其中的第一薄膜晶体管T1和第三薄膜晶体管T3打开，第二薄膜晶体管T2和第四薄膜晶体管T4关闭，使得OUT-O输出高电平，OUT-E输出低电平；后半段时间内，第二控制信号V2控制其中的第二薄膜晶体管T2和第四薄膜晶体管T4打开，第一薄膜晶体管T1和第三薄膜晶体管T3关闭，使得OUT-O输出低电平，OUT-E输出高电平，结果使奇偶行依次点亮。
本实施例提供栅极驱动电路，设置有一控多单元12，可将第一脉冲信号转化为两个第二脉冲信号，分别用以驱动相邻两条栅线中的奇数行和偶数行栅线。因一个移位寄存器可控制相邻的两条栅线，所以移位寄存器的个数可减少为原来的一半，从而大大减小布线空间，实现面板窄边框化，尤其适用于小尺寸的面板。
其中，所述的移位寄存器11上下级联，其中，任一级移位寄存器(例如第二级SR2)的输入接入上一级移位寄存器的输出，任一级所述移位寄存器的输出端连接下一级移位寄存器的输入端，任一级所述移位寄存器的复位信号输入端连接下一级移位寄存器的输出端。第一级移位寄存器SR1的输入接开启脉冲信号STV。
如图7所示，整个电路的具体工作时序如下：
在t1期间，开启脉冲信号STV＝1维持高电平，输出一高电平脉冲给第一级移位寄存器(SR1)的输入端，使SR1在下一个脉冲到来时前(t2期间)打开，使第一脉冲信号Out12输出高电平。
在t2期间，Out12输出高电平，第一行SR1相连的一控多单元12中的输入端为高电平，由于在t2期间的前一半，第一控制信号V1为高电平，第二控制信号V1为低电平，使第一薄膜晶体管T1和第三薄膜晶体管T3打开，而第二薄膜晶体管T2和第四薄膜晶体管T4关闭，实现对第1行栅线的充电，同时实现对第2行栅线的放电，使得第1行打开，第2行关闭；在t2期间的后一半，第一控制信号V1为低电平，第二控制信号V1为高电平，使第一薄膜晶体管T1和第三薄膜晶体管T3关闭，而第二薄膜晶体管T2和第四薄膜晶体管T4打开，实现对第2行栅线的充电，同时实现对第1行栅线的放电，使得第1行关闭，第2行打开。另外，在t2期间，Out12输出高电平给SR2的输入端，使得使SR2在下一个脉冲到来前(t3期间)打开，使第二级移位寄存器SR2输出高电平，即SR2输出的第一脉冲信号Out34此时为高电平。
在t3期间，Out34输出一高电平给SR1的复位端，使得SR1复位。与t2期间相似，第二行的一控多单元12使得在t3期间的前一半时段第3行打开，第4行关闭，而在t3期间的后一半时段使得第3行关闭，第4行打开。另外，在t3期间，Out34还输出高电平脉冲给SR3的输入端，使得使SR3在下一个脉冲到来前(t4期间)打开，使Out56输出高电平。
接下来依次顺延，直到最后一行。最终各栅线获得的信号(OUT1～OUT6)如图7中所示，可用于驱动各栅线，控制不同栅线上的像素TFT的开关。
另外，优选地，本实施例中的一控多单元还可通过两个薄膜晶体管实现，具体地，如图8所示，所述的一控多单元包括：
第五薄膜晶体管，其栅极与所述移位寄存器的输出端相连，源极输入第一控制信号，漏极与相邻两条栅线中的奇数行栅线相连；
第六薄膜晶体管，其栅极也与所述移位寄存器的输出端相连，源极输入第二控制信号，漏极与相邻两条栅线中的偶数行栅线相连；
其中，使用的第一控制信号和第二控制信号与上面所述相同，即频率为移位寄存器使用的时钟信号的2倍的时钟信号，且第一控制信号和第二控制信号的相位彼此相反，具体能做过程大致类似，不再一一赘述。
本实施例所述栅极驱动电路，每个移位寄存器可驱动相邻的两条栅线，因此可减少移位寄存器的个数，减小布线空间，从而实现面板窄边框化，尤其适用于小尺寸的面板。
实施例三
本发明一种栅极驱动电路，如图9所示，另一具体实施实例如下：
所述的栅极驱动电路包括：移位寄存器11和与移位寄存器11输出端相连的一控多单元12，区别在于，所述一控多单元12包括：
第七薄膜晶体管T7，其源极与移位寄存器11的输出端相连，漏极与相邻三条栅线中的第一条(OUT_1)相连，栅极接收第三控制信号V3；
第八薄膜晶体管T8，其源极也与移位寄存器11的输出端相连，漏极与相邻三条栅线中的第二条(OUT_2)相连，栅极接收第四控制信号V4；
第九薄膜晶体管T9，其源极也与移位寄存器11的输出端相连，漏极与相邻三条栅线中的第三条(OUT_3)相连，栅极接收第五控制信号V5；
第十薄膜晶体管T10，其源极输入接地电压信号Vss，漏极与相邻三条栅线中的第二条(OUT_2)相连，栅极接收第三控制信号V3；
第十一薄膜晶体管T11，其源极也输入接地电压信号Vss，漏极与相邻三条栅线中的第一条(OUT_1)相连，栅极接收第四控制信号V4；
第十二薄膜晶体管T12，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第一条(OUT_1)相连，栅极接收第五控制信号V5；
第十三薄膜晶体管T13，其源极也输入接地电压信号Vss，漏极与相邻三条栅线中的第三条(OUT_3)相连，栅极接收第三控制信号V3；
第十四薄膜晶体管T14，其源极也输入接地电压信号Vss，漏极与相邻三条栅线中的第三条(OUT_3)相连，栅极接收第四控制信号V4；
第十五薄膜晶体管T15，其源极也输入接地电压信号Vss，漏极与所述相邻三条栅线中的第二条(OUT_2)相连，栅极接收第五控制信号V5；
其中，如图10所示，第三控制信号V3、第四控制信号V4和第五控制信号V5均为频率是移位寄存器11使用的时钟信号CLK1和CLK2的3倍的时钟信号，且第四控制信号V4的相位比第三控制信号V3落后120度，第五控制信号V5的相位比第四控制信号V4也落后120度。
本实施例提供的栅极驱动电路，设置有一控多单元12，可将第一脉冲信号转化为三个第二脉冲信号，分别用以驱动相邻的三条栅线，因此使用的移位寄存器的个数可减少为原来的三分之一，从而大大减小布线空间，实现面板窄边框化，尤其适用于小尺寸的面板。
其中，所述的移位寄存器上下级联，其中，任一级所述移位寄存器的输出端连接下一级移位寄存器的输入端，任一级所述移位寄存器的复位信号输入端连接下一级移位寄存器的输出端。
工作过程与实施例二大致类似，每一CLK脉冲的前1/3时段第三控制信号V3为高电平，第四控制信号V4和第五控制信号V5为低电平，使T7、T10和T13打开，其余6个关闭，使得Out1端输出高电平，Out2和Out3端输出低电平。每一CLK脉冲的中间1/3时段第四控制信号V4为高电平，第三控制信号V3和第五控制信号V5为低电平，使TFT管T8、T11和T14打开，其余6个关闭，使得Out2端输出高电平，Out1和Out3端输出低电平。每一CLK脉冲的后1/3时段第五控制信号V5为高电平，第四控制信号V4和第三控制信号V3为低电平，使TFT管T9、T12和T15打开，其余6个关闭，使得Out3端输出高电平，Out2和Out1端输出低电平。
本实施例所述栅极驱动电路，每个移位寄存器可驱动相邻的三条栅线，因此可减少移位寄存器的个数，减小布线空间，从而实现面板窄边框化，尤其适用于小尺寸的面板，而且无需更改面板的内部设计即能实现，实现起来非常方便。
实施例四
本发明实施例还提供了一种显示装置，设置有上述实施例所述的任意一种栅极驱动电路。所述显示装置可以为：液晶面板、电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
本实施例提供的显示装置，使用的栅极驱动电路中的每个移位寄存器可驱动多条栅线，需要的布线空间小，因此可使面板边框进一步变窄。
实施例五
本发明实施例提供一种驱动方法，适用于实施例一中所述的驱动电路(如图3所示)，如图11所示，该方法包括：
步骤101、将移位寄存器输出的第一脉冲信号转化为多个第二脉冲信号；
步骤102、所述多个第二脉冲信号分别驱动多条栅线。
本实施例所述多个第二脉冲信号依次开启驱动多条栅线(逐行依次驱动方式)，或者，所述多个第二脉冲信号同时开启多条栅线(分区域驱动方式)。
在一个图像帧内，所述多个第二脉冲信号的脉冲持续时间之和所述第一脉冲信号的脉冲持续时间，且多个第二脉冲信号的脉冲持续时间不相重叠。
本实施例所述驱动方法，使每个移位寄存器可驱动多条栅线，因此可减少移位寄存器的个数，减小布线空间，从而实现面板窄边框化，尤其适用于小尺寸的面板，而且无需更改面板的内部设计即能实现，实现起来非常方便。
具体地，参考图5～7，当所述第一脉冲信号转化为两个第二脉冲信号时，所述驱动方法如图12所示，包括：
201、在第一脉冲信号的高电平持续时间的前半段，第一控制信号V1开启第一薄膜晶体管T1和第三薄膜晶体管T3，同时第二控制信号V2关断第二薄膜晶体管T2和第四薄膜晶体管T4，第一脉冲信号的高电平经第一薄膜晶体管T1输入相邻两条栅线中的奇数行栅线OUT-O，接地电压信号Vss经第三薄膜晶体管T3输入相邻两条栅线中的偶数行栅线OUT-E；
202、在第一脉冲信号的高电平持续时间的后半段，第一控制信号V1关断第一薄膜晶体管T1和第三薄膜晶体管T3，第二控制信号V2开启第二薄膜晶体管T2和第四薄膜晶体管T4，第一脉冲信号的高电平经第二薄膜晶体管T2输入相邻两条栅线中的偶数行栅线OUT-E，接地电压信号Vss经第四薄膜晶体管T4输入相邻两条栅线中的奇数行栅线OUT-O。
上述驱动方法适用于实施例二所述第一种栅极驱动电路(如图5～6所示)，可使每个移位寄存器可驱动两条相邻栅线，栅极驱动电路的具体工作过程已在实施例二做过详细描述，在此不再赘述。
具体地，第一脉冲信号转化为两个第二脉冲信号时，还可通过图8所示驱动电路来实现，此时该驱动电路的驱动方法如图13所示，具体包括：
步骤301、在第一脉冲信号的高电平持续时间的前半段，第一控制信号V1输出高电平，第二控制信号V2输出低电平，第一控制信号V1输出的高电平经第五薄膜晶体管T5输入相邻两条栅线中的奇数行栅线OUT-O，第二控制信号V2输出的低电平经第六薄膜晶体管T6输入相邻两条栅线中的偶数行栅线OUT-E；
步骤302、在第一脉冲信号的高电平持续时间的后半段，第一控制信号V1输出低电平，第二控制信号V2输出高电平，第一控制信号V1输出的低电平经第五薄膜晶体管T5输入相邻两条栅线中的奇数行栅线OUT-O，第二控制信号V2输出的高电平经第六薄膜晶体管T6输入相邻两条栅线中的偶数行栅线OUT-E。
图8所示驱动电路中，第一脉冲信号输入第五薄膜晶体管T5和第六薄膜晶体管T6的栅极，因此第一脉冲信号的高电平持续时间内，第五薄膜晶体管T5和第六薄膜晶体管T6均处于导通状态，在高电平持续时间的前半段，第一控制信号V1向奇数行栅线OUT-O输出高电平，第二控制信号V2向偶数行栅线OUT-E输出低电平；在高电平持续时间的后半段，第一控制信号V1向奇数行栅线OUT-O输出低电平，第二控制信号V2向偶数行栅线OUT-E输出高电平。相邻两条栅线中的奇数行OUT-O和偶数行栅线OUT-E被依次驱动。
本实施例所述驱动方法可使每个移位寄存器驱动两条相邻栅线，且只使用了两个薄膜晶体管，因此可减小布线空间，从而实现面板窄边框化，尤其适用于小尺寸的面板，而且无需更改面板的内部设计即能实现，实现起来非常方便。
具体地，参考图9～10，当所述第一脉冲信号转化为三个第二脉冲信号时，所述驱动方法如图14所示，包括：
步骤401、在所述第一脉冲信号的高电平持续时间的前1/3时段，第三控制信号V3开启第七、第十和第十三薄膜晶体管(T7、T10和T13)，第四控制信号V4关断第八、第十一和第十四薄膜晶体管(T8、T11和T14)，第五控制信号V5关断第九、第十二和第十五薄膜晶体管(T9、T12和T15)，第一脉冲信号的高电平经第七薄膜晶体管T7输入相邻三条栅线中的第一条栅线OUT_1，所述接地电压信号Vss分别经第十、第十三薄膜晶体管(T10、T13)输入相邻三条栅线中的第二、第三条栅线(OUT_2和OUT_3)；
步骤402、在第一脉冲信号的高电平持续时间的第二个1/3时段，第三控制信号V3关断第七、第十和第十三薄膜晶体管(T7、T10和T13)，第四控制信号V4开启第八、第十一和第十四薄膜晶体管(T8、T11和T14)，第五控制信号V5关断第九、第十二和第十五薄膜晶体管(T9、T12和T15)，第一脉冲信号的高电平经第八薄膜晶体管T8输入相邻三条栅线中的第二条栅线OUT_2，接地电压信号Vss分别经第十一、第十四薄膜晶体管(T11、T14)输入相邻三条栅线中的第一、第三条栅线(OUT_1和OUT_3)；
步骤403、在第一脉冲信号的高电平持续时间的后1/3时段，第三控制信号V3关断第七、第十和第十三薄膜晶体管(T7、T10和T13)，第四控制信号V4关断第八、第十一和第十四薄膜晶体管(T8、T11和T14)，第五控制信号开启第九、第十二和第十五薄膜晶体管(T9、T12和T15)，第一脉冲信号的高电平经第九薄膜晶体管T9输入相邻三条栅线中的第三条栅线OUT_3，接地电压信号Vss分别经第十二、第十五薄膜晶体管(T12、T15)输入相邻三条栅线中的第一、第二条栅线(OUT_1和OUT_2)。
上述驱动方法适用于实施例三所述第一种栅极驱动电路(如图9所示)，可使每个移位寄存器可驱动三条相邻栅线，栅极驱动电路的具体工作过程已在实施例二做过详细描述，在此不再赘述。
本实施例所述的驱动方法，可使每个移位寄存器可驱动多条栅线，因此可减少移位寄存器的个数，减小布线空间，从而实现面板窄边框化，尤其适用于小尺寸的面板，而且无需更改面板的内部设计即能实现，实现起来非常方便。
本发明实施例中所述的技术特征，在不冲突的情况下，可任意相互组合使用。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

Claims (14)

1.一种栅极驱动电路，包括移位寄存器，其特征在于，还包括：
一控多单元，用于接收所述移位寄存器输出的第一脉冲信号，并输出多个第二脉冲信号，所述多个第二脉冲信号用于驱动多条栅线。
2.根据权利要求1所述栅极驱动电路，其特征在于，
所述多个第二脉冲信号的脉冲持续时间相等。
3.根据权利要求1或2所述栅极驱动电路，其特征在于，
在一个图像帧内，所述多个第二脉冲信号的脉冲持续时间之和等于所述第一脉冲信号的脉冲持续时间，且所述多个第二脉冲信号的脉冲持续时间不相重叠。
4.根据权利要求1所述栅极驱动电路，其特征在于，所述一控多单元输出两个所述第二脉冲信号，所述一控多单元包括：
第一薄膜晶体管，其源极与所述移位寄存器的输出端相连，漏极与相邻两条栅线中的奇数行栅线相连，栅极接收第一控制信号；
第二薄膜晶体管，其源极也与所述移位寄存器的输出端相连，漏极与所述相邻两条栅线中的偶数行栅线相连，栅极接收第二控制信号；
第三薄膜晶体管，其源极输入接地电压信号Vss，漏极与所述相邻两条栅线中的偶数行栅线相连，栅极接收第一控制信号；
第四薄膜晶体管，其源极也输入接地电压信号Vss，漏极与所述相邻两条栅线中的奇数行栅线相连，栅极接收所述第二控制信号；
其中，所述第一控制信号和第二控制信号均为频率是所述移位寄存器使用的时钟信号的2倍的时钟信号，且所述第一控制信号和第二控制信号的相位彼此相反。
5.根据权利要求1所述的栅极驱动电路，其特征在于，所述一控多单元输出两个所述第二脉冲信号，所述一控多单元包括：
第五薄膜晶体管，其栅极与所述移位寄存器的输出端相连，源极输入第一控制信号，漏极与相邻两条栅线中的奇数行栅线相连；
第六薄膜晶体管，其栅极也与所述移位寄存器的输出端相连，源极输入第二控制信号，漏极与相邻两条栅线中的偶数行栅线相连；
其中，所述第一控制信号和第二控制信号均为频率是所述移位寄存器使用的时钟信号的2倍的时钟信号，且所述第一控制信号和第二控制信号的相位彼此相反。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述一控多单元输出三个所述第二脉冲信号，所述一控多单元包括：
第七薄膜晶体管，其源极与所述移位寄存器的输出端相连，漏极与相邻三条栅线中的第一条相连，栅极接收第三控制信号；
第八薄膜晶体管，其源极也与所述移位寄存器的输出端相连，漏极与所述相邻三条栅线中的第二条相连，栅极接收第四控制信号；
第九薄膜晶体管，其源极也与所述移位寄存器的输出端相连，漏极与所述相邻三条栅线中的第三条相连，栅极接收第五控制信号；
第十薄膜晶体管，其源极输入接地电压信号Vss，漏极与所述相邻三条栅线中的第二条相连，栅极接收第三控制信号；
第十一薄膜晶体管，其源极也接收接地电压信号Vss，漏极与所述相邻三条栅线中的第一条相连，栅极接收所述第四控制信号；
第十二薄膜晶体管，其源极也接收接地电压信号Vss，漏极与所述相邻三条栅线中的第一条相连，栅极接收第五控制信号；
第十三薄膜晶体管，其源极也接收接地电压信号Vss，漏极与所述相邻三条栅线中的第三条相连，栅极接收所述第三控制信号；
第十四薄膜晶体管，其源极也接收接地电压信号Vss，漏极与所述相邻三条栅线中的第三条相连，栅极接收所述第四控制信号；
第十五薄膜晶体管，其源极也接收接地电压信号Vss，漏极与所述相邻三条栅线中的第二条相连，栅极接收第五控制信号；
其中，所述第三控制信号、第四控制信号和第五控制信号均为频率是所述移位寄存器使用的时钟信号的3倍的时钟信号，且第四控制信号的相位比所述第三控制信号落后120度，第五控制信号的相位比第四控制信号也落后120度。
7.根据权利要求1-6任一项所述的栅极驱动电路，其特征在于，所述栅极驱动电路包括上下级联的多个所述移位寄存器，其中，任一级所述移位寄存器的输出端连接下一级移位寄存器的输入端，任一级所述移位寄存器的复位信号输入端连接下一级移位寄存器的输出端。
8.一种显示装置，其特征在于，设置有权利要求1-7任一项所述的栅极驱动电路。
9.一种栅极驱动方法，其特征在于，包括：
将移位寄存器输出的第一脉冲信号转化为多个第二脉冲信号；
所述多个第二脉冲信号分别驱动多条栅线。
10.根据权利要求9所述方法，其特征在于，所述多个第二脉冲信号分别驱动多条栅线，具体为：
所述多个第二脉冲信号依次驱动多条栅线，或者，所述多个第二脉冲信号同时驱动多条栅线。
11.根据权利要求9或10所述的方法，其特征在于，所述方法还包括：
在一个图像帧内，令所述多个第二脉冲信号的脉冲持续时间之和等于所述第一脉冲信号的脉冲持续时间，且所述多个第二脉冲信号的脉冲持续时间不相重叠。
12.根据权利要求9所述的方法，其特征在于，所述第一脉冲信号转化为两个第二脉冲信号时，所述驱动方法具体包括：
在所述第一脉冲信号的高电平持续时间的前半段，第一控制信号开启第一薄膜晶体管和第三薄膜晶体管，第二控制信号关断第二薄膜晶体管和第四薄膜晶体管，所述第一脉冲信号的高电平经第一薄膜晶体管输入相邻两条栅线中的奇数行栅线，所述接地电压信号Vss经第三薄膜晶体管输入所述相邻两条栅线中的偶数行栅线；
在所述第一脉冲信号的高电平持续时间的后半段，所述第一控制信号关断第一薄膜晶体管和第三薄膜晶体管，所述第二控制信号开启第二薄膜晶体管和第四薄膜晶体管，所述第一脉冲信号的高电平经第二薄膜晶体管输入所述相邻两条栅线中的偶数行栅线，所述接地电压信号Vss经第四薄膜晶体管输入所述相邻两条栅线中的奇数行栅线。
13.根据权利要求9所述方法，其特征在于，所述第一脉冲信号转化为两个第二脉冲信号时，所述驱动方法具体包括：
在所述第一脉冲信号的高电平持续时间的前半段，第一控制信号输出高电平，第二控制信号输出低电平，所述第一控制信号输出的高电平经第五薄膜晶体管输入相邻两条栅线中的奇数行栅线，所述第二控制信号输出的低电平经第六薄膜晶体管输入相邻两条栅线中的偶数行栅线；
在所述第一脉冲信号的高电平持续时间的后半段，第一控制信号输出低电平，第二控制信号输出高电平，所述第一控制信号输出的低电平经第五薄膜晶体管输入相邻两条栅线中的奇数行栅线，所述第二控制信号输出的高电平经第六薄膜晶体管输入相邻两条栅线中的偶数行栅线。
14.根据权利要求9所述方法，其特征在于，所述第一脉冲信号转化为三个第二脉冲信号时，所述驱动方法具体包括：
在所述第一脉冲信号的高电平持续时间的前1/3时段，第三控制信号开启第七、第十和第十三薄膜晶体管，第四控制信号关断第八、第十一和第十四薄膜晶体管，第五控制信号关断第九、第十二和第十五薄膜晶体管，所述第一脉冲信号的高电平经第七薄膜晶体管输入相邻三条栅线中的第一条栅线，所述接地电压信号Vss经第十薄膜晶体管输入所述相邻三条栅线中的第二条栅线并且经第十三薄膜晶体管输入所述相邻三条栅线中的第三条栅线；
在所述第一脉冲信号的高电平持续时间的第二个1/3时段，第三控制信号关断第七、第十和第十三薄膜晶体管，第四控制信号开启第八、第十一和第十四薄膜晶体管，第五控制信号关断第九、第十二和第十五薄膜晶体管，所述第一脉冲信号的高电平经第八薄膜晶体管输入所述相邻三条栅线中的第二条栅线，所述接地电压信号Vss分别经第十一薄膜晶体管输入所述相邻三条栅线中的第一条栅线并且经第十四薄膜晶体管输入所述相邻三条栅线中的第三条栅线；
在所述第一脉冲信号的高电平持续时间的后1/3时段，第三控制信号关断第七、第十和第十三薄膜晶体管，第四控制信号关断第八、第十一和第十四薄膜晶体管，第五控制信号开启第九、第十二和第十五薄膜晶体管，所述第一脉冲信号的高电平经第九薄膜晶体管输入所述相邻三条栅线中的第三条栅线，所述接地电压信号Vss分别经第十二薄膜晶体管输入所述相邻三条栅线中的第二条栅线并且经第十五薄膜晶体管输入所述相邻三条栅线中的第二条栅线。
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