CN110322825A - 一种可减少goa级数的电路及显示装置 - Google Patents

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Abstract

本发明公开了一种可减少GOA级数的电路及显示装置，该电路包括一至多级GOA子电路，每级所述GOA子电路均包括门信号输入端、原级输出端、一至多个次级输出端及一至多个分别与一至多个所述次级输出端对应的分路装置；所述门信号输入端及所述原级输出端分别连接于分路节点，一至多个所述分路装置的一端分别连接于所述分路节点，一至多个所述分路装置的另一端分别连接于一至多个分别与之对应的次级输出端。本发明中可以解决高分辨率机种的GOA电路占用长度过长、不利于窄边框设计的问题，本发明通过将GOA电路级数降低为原来的N分之一，更加合理地利用GOA电路的面积，减小GOA级数，从而实现窄边框设计。

Description

一种可减少GOA级数的电路及显示装置
技术领域
本发明涉及显示器技术领域，更具体地说，涉及一种可减少GOA级数的电路及显示装置。
背景技术
随着人们对显示器画面精细度的要求越来越高，显示器的分辨率从FHD(FullHigh Definition，全高清)、UD(Ultra High Definition，超高清)，进而到8K甚至16K，gate(门)的级数也成倍的增长着，对于GOA(Gate Driver on Array，阵列基板行驱动)技术而言，留给GOA布线的宽度就越来越小，为了把GOA所有的功能模块都设计进去，只能加长GOA的布线区域，如图1-2所示，现有技术中，采用相同尺寸的面板实现4K分辨率或者8K分辨率时，从单级GOA占用面积的对比可以看出，面积形状受限，空间分布不合理，现有GOA电路不利于实现窄边框，参见图3，现有技术中，每一级gate门信号都需要单独的一级GOA电路做输出，如此会造成整个电路的占用长度过长。
因此，现有GOA电路技术存在缺陷，需要一种可减少GOA级数的电路加以改进。
发明内容
本发明提供了一种可减少GOA级数的电路及显示装置，实现窄边框设计，解决了现有开柜技术中存在的问题。
本发明提供了一种可减少GOA级数的电路，包括一至多级GOA子电路，每级所述GOA子电路均包括门信号输入端、原级输出端、一至多个次级输出端及一至多个分别与一至多个所述次级输出端对应的分路装置；
所述门信号输入端及所述原级输出端分别连接于分路节点，一至多个所述分路装置的一端分别连接于所述分路节点，一至多个所述分路装置的另一端分别连接于一至多个分别与之对应的次级输出端。
在本发明所述的可减少GOA级数的电路中，所述分路装置为开关薄膜晶体管。
在本发明所述的可减少GOA级数的电路中，所述分路节点采用门限分路器实现，从而使门信号输入端的门信号分为多路输出门信号。
在本发明所述的可减少GOA级数的电路中，每级所述GOA子电路所包括一至多个所述次级输出端的个数为n，一至多个所述分路装置的个数为n，则一至多个所述次级输出端包括第1次级输出端、第2次级输出端、……第i次级输出端……第n次级输出端，一至多个所述分路装置包括第1分路装置、第2分路装置、……第i分路装置……第n分路装置。
在本发明所述的可减少GOA级数的电路中，所述第i分路装置的开启时间为自身连接的门信号输入端的门限开启i/(n+1)的时间，所述第i分路装置的关闭时间为自身所连接的门信号输入端的门限开启(i+1)/(n+1)的时间，从而使第i次级输出端的门信号比自身连接的门信号输入端的门信号延迟一个自身门信号i/(n+1)的时间。
在本发明所述的可减少GOA级数的电路中，第i+1分路装置的门信号比第i级分路装置的门信号延迟一个自身门信号1/(n+1)的时间。
在本发明所述的可减少GOA级数的电路中，一至多级所述GOA子电路的级数为m，则一至多级所述GOA子电路包括第1级GOA子电路、第2级GOA子电路、……第j级GOA子电路……第m级GOA子电路。
在本发明所述的可减少GOA级数的电路中，第j+1级GOA子电路的门信号输入端的门信号比第j级GOA子电路的门信号输入端的门信号延迟一个自身门信号的时间。
在本发明所述的可减少GOA级数的电路中，所述门信号输入端的信号与所述原级输出端的信号相同。
另一方面，本发明还提供一种显示装置，包括如上所述的可减少GOA级数的电路。
本发明具有以下有益效果：
解决高分辨率机种的GOA电路占用长度过长、不利于窄边框设计的问题，本发明通过将GOA电路级数降低为原来的N分之一，更加合理地利用GOA电路的面积，减小GOA级数，从而实现窄边框设计。
附图说明
下面将结合附图及实施例对本发明作进一步说明，附图中：
图1为现有技术的4k面板单级GOA占用面积的示意图；
图2为现有技术的8k面板单级GOA占用面积的示意图；
图3为现有技术的门限输出门信号的示意图；
图4为本发明实施例提供的一种可减少GOA级数的电路图；
图5为本发明实施例提供的原级输出端、开关薄膜晶体管及次级输出端的波形示意图。
元件标号说明：
1 门信号输入端
2 原级输出端
3 次级输出端
4 分路装置
5 分路节点
10 GOA子电路
具体实施方式
为了对本发明的技术特征、目的和效果有更加清楚的理解，现对照附图详细说明本发明的具体实施方式。
参见图4，图4为本发明实施例提供的一种可减少GOA级数的电路图，该可减少GOA级数的电路包括一至多级GOA子电路10，每级所述GOA子电路10均包括门信号输入端1、原级输出端2、一至多个次级输出端3及一至多个分别与一至多个所述次级输出端3对应的分路装置4。其中，所述分路装置4优选为开关薄膜晶体管，即swich TFT。
在图4所示的实施例中，该可减少GOA级数的电路包括两级GOA子电路10，第一级子电路10中，门信号输入端1为左侧的G(n)，原级输出端2为右侧的G(n)，第一个次级输出端3为G(n+1)，第二个次级输出端3为G(n+2)，第一个分路装置4为SW(1)，第二个分路装置4为SW(2)，左侧的G(n)与右侧的G(n)通过分路节点5连接，而SW(1)的一端及SW(2)的一端也分别连接于该分路节点5，因此为了解决分路问题，所述分路节点5采用门限分路器(Gatedemux)实现，从而使门信号输入端1的门信号分为多路输出门信号，即通过2个swich TFT将G(n)分出G(n+1)和G(n+2)，同时保持G(n)输出。SW(1)的另一端连接于G(n+1)，SW(2)的另一端连接于G(n+2)。
类似的，第二级GOA子电路10中，门信号输入端1为左侧的G(n+3)，原级输出端2为右侧的G(n+3)，第一个次级输出端3为G(n+4)，第二个次级输出端3为G(n+5)，第一个分路装置4为SW(1)，第二个分路装置4为SW(2)。
本实施例中，设置2个swich TFT，则可以将GOA电路级数降低为原来的1/3。
参见图5，图5为本发明实施例提供的原级输出端2、开关薄膜晶体管及次级输出端3的波形示意图，门信号输入端1G(n)与两个分路装置4SW(n)的高电位和低电位相同，分别为28V和-6V；开关薄膜晶体管SW(1)的开启时间为门限(gate)开启1/3时的时间，关闭为gate开启2/3时的时间；开关薄膜晶体管SW(2)的开启时间为门限(gate)开启2/3时的时间，关闭为门限(gate)关闭的时间。从图中还可以看出，通过门信号输入端1G(n)分出来的第一个次级输出端3为G(n+1)，G(n+1)门信号的起止时间刚好为门信号输入端1G(n)往后推延其门限时间1/3，也就是说，通过开关薄膜晶体管SW(1)的在G(n)门限(gate)开启1/3时的时间开启，在G(n)开启2/3时的时间关闭，即可实现G(n+1)门信号；同样的，第二个次级输出端3为G(n+2)，G(n+2)门信号的起止时间刚好为门信号输入端1G(n)往后推延其门限时间2/3，通过开关薄膜晶体管SW(2)实现输出G(n+2)。
由于图4示出的实施例通过增设两个swich TFT实现，因此在第二级子电路10中，门信号输入端G(n+3)的门信号开启时间刚好为G(n)推延其一个门限的时间，持续时间则相同，以此类推G(n+4)及G(n+5)，图中还示出G(n+6)的波形图，门信号输入端G(n+6)的门信号开启时间刚好为G(n+3)推延其一个门限的时间，持续时间则相同，即实际中可根据情况进行拓展GOA子电路10，若只需要将GOA级数缩减一半，只需一个swich TFT即可；若需要将GOA缩减到1/4，则需要3个swich TFT，以此类推。
本发明提供的GOA DEMUX(demultiplexer-解复用器，门限分路器)电路，可以解决电路级数过多而造成空间利用不合理，从而不能实现窄边框的问题，经过门限分路器后，输出的gate波形图与现有技术一致，因此在本发明在性能不变的情况下，将GOA电路级数降低为原来的N分之一，更加合理地利用GOA电路的面积。
此外，本发明还提供一种显示装置，包括如上所述的可减少GOA级数的电路。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种可减少GOA级数的电路，其特征在于，包括一至多级GOA子电路，每级所述GOA子电路均包括门信号输入端、原级输出端、一至多个次级输出端及一至多个分别与一至多个所述次级输出端对应的分路装置；
所述门信号输入端及所述原级输出端分别连接于分路节点，一至多个所述分路装置的一端分别连接于所述分路节点，一至多个所述分路装置的另一端分别连接于一至多个分别与之对应的次级输出端。
2.根据权利要求1所述的可减少GOA级数的电路，其特征在于，所述分路装置为开关薄膜晶体管。
3.根据权利要求1所述的可减少GOA级数的电路，其特征在于，所述分路节点采用门限分路器实现，从而使门信号输入端的门信号分为多路输出门信号。
4.根据权利要求1所述的可减少GOA级数的电路，其特征在于，每级所述GOA子电路所包括一至多个所述次级输出端的个数为n，一至多个所述分路装置的个数为n，则一至多个所述次级输出端包括第1次级输出端、第2次级输出端、……第i次级输出端……第n次级输出端，一至多个所述分路装置包括第1分路装置、第2分路装置、……第i分路装置……第n分路装置。
5.根据权利要求4所述的可减少GOA级数的电路，其特征在于，所述第i分路装置的开启时间为自身连接的门信号输入端的门限开启i/(n+1)的时间，所述第i分路装置的关闭时间为自身所连接的门信号输入端的门限开启(i+1)/(n+1)的时间，从而使第i次级输出端的门信号比自身连接的门信号输入端的门信号延迟一个自身门信号i/(n+1)的时间。
6.根据权利要求4或5所述的可减少GOA级数的电路，其特征在于，第i+1分路装置的门信号比第i级分路装置的门信号延迟一个自身门信号1/(n+1)的时间。
7.根据权利要求1所述的可减少GOA级数的电路，其特征在于，一至多级所述GOA子电路的级数为m，则一至多级所述GOA子电路包括第1级GOA子电路、第2级GOA子电路、……第j级GOA子电路……第m级GOA子电路。
8.根据权利要求7所述的可减少GOA级数的电路，其特征在于，第j+1级GOA子电路的门信号输入端的门信号比第j级GOA子电路的门信号输入端的门信号延迟一个自身门信号的时间。
9.根据权利要求1所述的可减少GOA级数的电路，其特征在于，所述门信号输入端的信号与所述原级输出端的信号相同。
10.一种显示装置，其特征在于，包括如权利要求1-9任一项所述的可减少GOA级数的电路。
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