CN102983164A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供半导体器件及其制造方及其制造方法。实施方式涉及的半导体器件具备：第1导电型的漏层；第1导电型的漂移层，形成在上述漏层上，有效杂质浓度低于上述漏层的有效杂质浓度；第2导电型的基层，形成在上述漂移层上；第1导电型的源层，选择性地形成在上述基层上；栅极绝缘膜，在从上述源层的上表面贯穿上述源层及上述基层的多个沟槽的内表面上形成；栅电极，被埋入上述沟槽的内部；层间绝缘膜，覆盖上述栅电极的上表面地形成在上述沟槽上，至少上表面比上述源层的上表面还位于上方；及导电性或绝缘性的接触掩膜，形成在上述层间绝缘膜上。

Description

半导体器件及其制造方法
关联申请
本申请基于并享受于2011年9月7日提交的申请号为No.2011-195506的日本专利申请的优先权，通过引用的方式包含其全部内容。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
所谓“功率MOS晶体管”(Power Metal-Oxide-Semiconductor Field-Effect Transistor)，是指设计成处理大电力的场效应晶体管。这样的功率MOS晶体管可以分成纵型和横型这两种构造。而且，纵型的功率MOS晶体管可以分为平面构造和沟槽构造这两种构造。
所谓“平面构造”，是指将栅电极形成在半导体衬底的上表面上，并将流向沟道的电流的方向设为晶片的面内方向的构造。
另一方面，所谓“沟槽构造”，是指在形成在半导体衬底上的沟槽的内部埋入栅电极，将流向沟道的电流的方向作为晶片的厚度方向的构造。这种情况下，源电极通过在覆盖栅电极的绝缘膜中形成的接触孔而与源层连接，漏电极与在晶片的背面形成的漏层连接。
通过形成沟槽构造，与平面构造相比较，可以提高晶片表面的晶体管的集成度。但是，由于通过光刻法形成沟槽及接触孔，所以因为对准掩膜时产生的误差及空间分辨率，而进一步使半导体器件的高集成化变得困难。
发明内容
本发明的实施方式提供可以谋求高集成化的半导体器件及其制造方法。
实施方式涉及的半导体器件具备：第1导电型的漏层；第1导电型的漂移层，形成在上述漏层上，有效杂质浓度低于上述漏层的有效杂质浓度；第2导电型的基层，形成在上述漂移层上；第1导电型的源层，选择性地形成在上述基层上；栅极绝缘膜，形成在从上述源层的上表面贯穿上述源层及上述基层的多个沟槽的内表面上；栅电极，被埋入上述沟槽的内部；层间绝缘膜，覆盖上述栅电极的上表面地形成在上述沟槽上，至少上表面比上述源层的上表面还位于上方；及导电性或绝缘性的接触掩膜，形成在上述层间绝缘膜上。
而且，实施方式涉及的半导体器件的制造方法具备以下工序：于在第1导电型的漏层上形成了有效杂质浓度比上述漏层的有效杂质浓度低的第1导电型的漂移层的半导体衬底上形成了硬掩膜，该硬掩膜形成了沿着一个方向延伸的多个开口部；将上述硬掩膜作为掩膜而进行蚀刻，在上述半导体衬底的比上述漏层的上表面还靠上的部分，形成沿着上述一个方向延伸的多个沟槽；在上述沟槽的内表面上形成栅极绝缘膜；在上述沟槽的内部埋入导电材料而形成栅电极；在上述栅电极上，以至少上表面比上述半导体衬底的上表面靠上、且比上述硬掩膜的上表面靠下的方式形成层间绝缘膜；在上述硬掩膜之间的上述层间绝缘膜上形成接触掩膜；将上述接触掩膜作为掩膜而进行蚀刻，除去上述硬掩膜；通过将上述接触掩膜作为而进行蚀刻，以从上述沟槽的相互之间的上述半导体衬底的上表面到达上述基层的方式形成接触沟槽；通过在上述半导体衬底的比上述栅电极的下表面还位于上方的部分，将上述接触掩膜作为掩膜而导入杂质，而形成第2导电型的基层；及通过将上述接触掩膜作为掩膜而导入杂质，在上述基层的上部的与上述沟槽相接的部分，形成第1导电型的源层。
根据本发明的实施方式，可以提供能谋求高集成化的半导体器件及其制造方法。
附图说明
图1是例示出第1实施方式涉及的半导体器件的示意图，图1A示出示意剖面图，图1B示出示意立体图。
图2是例示出第1实施方式的变形例涉及的半导体器件的示意图，图2A示出示意剖面图，图2B示出示意立体图。
图3A～图3E是例示出第1实施方式涉及的半导体器件的制造方法的示意工序剖面图。
图4是例示出第2实施方式涉及的半导体器件的示意图，图4A示出示意剖面图，图4B示出示意立体图。
图5是例示出第2实施方式的变形例涉及的半导体器件的示意图，图5A示出示意剖面图，图5B示出示意立体图。
图6A～图6E是例示出第2实施方式涉及的半导体器件的制造方法的示意工序剖面图。
具体实施方式
(第1实施方式)
以下，参照附图来说明本发明的实施方式。
在以下的实施方式中，作为半导体器件，例举了槽栅型的MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)，但也可以是IGBT(Insulated Gate Bipolar Transistor)。是IGBT的情况下，也可以将以下说明的n+型的漏层15置换成p+型的集电层。
而且，实施方式的半导体器件例如使用硅作为半导体材料。或者，也可以使用硅以外的半导体。
图1是例示出第1实施方式涉及的半导体器件的示意图，图1A示出示意剖面图，图1B示出示意立体图。
本实施方式的半导体器件1包括衬底层10。衬底层10例如包括n+型的漏层12、n-型的漂移层15、p型的基层13、n+型的源区14、p+型的载流子抽取层22和槽栅33。漏层12及源区14与漂移层15相比较，有效的n型杂质浓度高。载流子抽取层22与基层13相比较，有效的p型杂质浓度高。并且，在本说明书中，所谓“有效杂质浓度”，是指半导体材料的对导电做出贡献的杂质的浓度，例如，在半导体材料中含有作为施主的杂质和作为受主的杂质这两者的情况下，是指除去了活性化的杂质之中的施主和受主相抵消的部分的浓度。
再者，半导体器件1包括与漏层12电连接的漏电极11、与基层13及源区14电连接的源电极23、及埋入到沟槽16内部的栅电极18。在图1B中，为了便于看图，省略源电极23。
漏电极11作为第1的主电极而设置在漏层12的背面，例如以金属作为主要材质。漏层12和漏电极11进行欧姆接触，被电连接。
漂移层15设置在漏层12之上。在漂移层15中，例如导入磷(P)。
基层13设置在漂移层15之上。在基层13中，例如导入硼(B)。
在基层13上设有多个槽栅33。多个槽栅33例如以沿着纸面纵深方向延伸的条纹状的平面图形来形成。槽栅33包括沟槽16、栅极绝缘膜17和栅电极18。
沟槽16贯穿基层13而到达漂移层15内部。在沟槽16的侧壁及底部，设有栅极绝缘膜17。在沟槽16内的栅极绝缘膜17的内侧，设有栅电极18。即，栅电极18中间隔着栅极绝缘膜17而与基层13对置。以下，将沟槽16、栅极绝缘膜17和栅电极18统称为槽栅33。
栅极绝缘膜17例如以硅氧化膜作为主要材料。而且，栅电极18包括添加了杂质、且具有导电性的半导体(例如多结晶硅)。或者，也可以使用金属。
在栅电极18之上设有层间绝缘膜19。层间绝缘膜19例如以硅氧化膜作为主要材质。层间绝缘膜19的上表面形成为比衬底层10的上表面还位于上方。
在层间绝缘膜19的上表面设有接触掩膜29。接触掩膜29例如也能以导入了磷的多晶硅、或者硅氧化物为主要材质。
源区14设置在衬底层10的表面、且与槽栅33的槽栅开口部33a相邻的区域。源区14的表面14a不与覆盖槽栅33上表面的接触掩膜29相接。源区14与基层13形成pn结。
从槽栅33间的衬底层10的表面向垂直方向，形成沟槽接触32。
即，源区14形成在槽栅33和沟槽接触32之间，源区14的一个侧面与槽栅33的侧面相邻，另一个侧面与沟槽接触32的侧面相邻。
并且，也可以如图1所示，从层间绝缘膜19和接触掩膜29的侧面到源区14的表面14a的一部分，以硅氧化物为主要材质的硬掩膜30相邻地形成。
沟槽接触32可以比槽栅33更浅也可以更深，可以到达漂移层15也可以不到达。在图1所示的例子中，沟槽接触32比槽栅33的沟槽16还浅、且不到达漂移层15，但不限于此。而且，虽然沟槽接触32比源区14的底部还深，但沟槽接触21比源区14还浅也可以。
沟槽接触32虽然在沟槽接触开口部21a与源区14的表面14a相接，但与层间绝缘膜19和接触掩膜29不相接。
源电极23作为第2的主电极而设在接触沟槽21内。源区14的侧面与接触沟槽21内的源电极23进行欧姆接触。
而且，源电极23还设在接触掩膜29和源区14的表面14a上。源区14的表面14a也与源电极23进行欧姆接触，从而源区14与源电极23电连接。
在接触沟槽21的底部之下的区域，形成p型杂质浓度比基层13还高的p+型的载流子抽取层(或者接触区域)22。
载流子抽取层22与设在接触沟槽21内的源电极14进行欧姆接触。这样一来，基层13经由载流子抽取层22而与源电极23电连接。
在以上说明的实施方式涉及的半导体器件1中，在半导体器件1的源电极23上施加负极的电位，在漏电极11上施加正极的电位。被施加于源电极23的负电位，经由源区14的表面14a而施加于源区14。而且，被施加于源电极23的负电位，也被施加于载流子抽取层22。另一方面，被施加于漏电极11的正电位，被施加于漏层12及漂移层15。此时，若栅电极18的电位小于等于阈值，则耗尽层从p型的基层13和n型的漂移层15的界面扩展。因此，在漏电极11和源电极23之间没有电流流动。
于在源电极23上施加负极的电位、而在漏电极11上施加正极的电位的状态下，若在栅电极18上施加超过阈值的电位，则在基层13的与栅极绝缘膜17相接的部分形成反转层。载流子在该反转层内移动，从而电子电流按照源电极23、源区的上表面14a、源区14、基层13(反转层)、漂移层15、漏层12、漏电极11的路径流动。另外，通过对施加于栅极布线19的栅极电位进行控制，来控制在源漏间流动的电流量。
如以上说明的那样，实施方式的半导体器件1在层间绝缘膜19的上表面和源电极23之间包括接触掩膜29。接触掩膜29的材质也可以是主要导入了磷的多晶硅、或者硅氧化物。
在接触掩膜29的材质主要是导入了磷的多晶硅的情况下，通过使层间绝缘膜19的厚度发生变化，可以使在栅电极18和电位与源电极膜23相同的接触掩膜29之间发生的电容CGS为最佳化。例如，通过使CGS较大，可以使在栅电极18和漏电极膜11之间的电容CGD的比值(CGD/CGS)为较小。通过在高压侧即接近电源的位置来使用半导体器件1，还是在低压侧即接近地的位置来使用半导体器件1，可以使CGS值最佳化。
而且，在接触掩膜29的材质是硅氧化物的情况下，能够使栅电极18和栅电极18的正上方区域的源电极膜23之间的电容CGS值进一步下降。
由于层间绝缘膜19设置成从基层13的上表面突出，所以可以将栅电极18的上端部配置在沟槽16的最上部即硅衬底10的上表面附近。因此，较浅地形成源区14和接触沟槽21，其结果，可以提高雪崩耐性。
(变形例)
图2是例示出本实施方式的变形例涉及的半导体器件2的示意图，图2A示出示意剖面图，图2B示出示意立体图。
如图2所示，接触掩膜20设在层间绝缘膜19的上表面中心的一部分上，在接触掩膜20的上表面及侧面设置具有与层间绝缘膜19的宽度大致相同的宽度的绝缘膜31也可以。接触掩膜20通过绝缘膜31而与源电极23绝缘。
如图2所示的实施方式的变形例涉及的半导体器件2，接触掩膜20为与哪里都不电连接的状态，即浮置。与上述第1实施方式相比较，栅电极18和栅电极18的正上方区域处的源电极23之间的距离增加。因此，能使CGS值比上述第1实施方式的CGS值还下降。
接着，参照图3A～图3E，说明实施方式涉及的半导体器件的制造方法。
如图3A所示，在衬底(漏层)12上形成漂移层15。这些都是n型的导电型的硅层。漏层12的有效杂质浓度比漂移层13的有效杂质浓度高。
然后，在硅衬底10上设有硬掩膜30，该硬掩膜30形成了沿着1个方向延伸的多个溝状的开口部。例如，在将硅氧化膜形成在硅衬底10的上表面上之后，选择性地进行蚀刻，从而形成硬掩膜30。
接着，如图3B所示，在硅衬底10形成沟槽16。将硬掩膜30作为掩膜而对硅衬底10进行蚀刻，从而形成沟槽16。
然后，在沟槽16的内表面上形成栅极绝缘膜17。栅极绝缘膜17例如通过对沟槽16的内表面进行氧化而形成。而且，可以在包括沟槽16内表面的硅衬底10上形成硅氧化膜。这种情况下，栅极绝缘膜17形成在硅衬底10的表面及硬掩膜30的侧面上。
之后，以埋入沟槽16的内部的方式，在硅衬底10上淀积导电材料例如多晶硅之后，通过回蚀而除去配置在沟槽16内部的部分以外的部分。由此，将多晶硅埋入沟槽16的内部。淀积的多晶硅之中被埋入沟槽16的内部的部分，起到栅电极18的作用。在多晶硅中导入杂质，例如磷。
接着，如图3C所示，在栅电极18的上表面上形成层间绝缘膜19。例如通过热处理而对栅电极18的上部的多晶硅进行氧化，形成层间绝缘膜19。而且，层间绝缘膜19也可以淀积在栅电极18上，以便将硅氧化膜埋入在硬掩膜30之间。层间绝缘膜19的上表面形成为比硅衬底10的上表面还位于上方。而且，层间绝缘膜19的上表面形成为比硬掩膜30的上表面还位于下方。
然后，在层间绝缘膜19上形成接触掩膜29。接触掩膜29例如将多晶硅埋入硬掩膜30的开口部内，覆盖硬掩膜30地进行淀积之后，到硬掩膜30的上表面露出为止进行平坦化，埋入硬掩膜30的开口部内。由此，在硬掩膜30的开口部内埋入的部分成为接触掩膜29。
接着，如图3D所示，将接触掩膜29作为掩膜而除去硬掩膜30。在此，也可以在接触掩膜29和层间绝缘膜19的侧壁残留一部分硬掩膜30来进行蚀刻。例如，通过对用于形成沟槽16的蚀刻以及用于形成栅极绝缘膜17及栅电极18的硅氧化膜及多晶硅的回蚀的条件进行控制，可以残留硬掩膜30。通过提高时间、除去硅氧化膜的蚀刻气体的成分比，能控制蚀刻的条件。
再者，将接触掩膜29作为掩膜，在硅衬底10的沟槽16的相互之间，例如离子注入硼，形成基层13。例如，通过控制相对于硅衬底10的上表面的、离子注入的注入角度，以及控制注入后的热处理，可以到硅衬底10的与沟槽16相接的部分为止形成基层13。而且，基层13形成为比与栅电极18的下表面相当的深度还浅。
接着，在基层13的上层的与沟槽16相接的区域形成源区14。将接触掩膜29作为掩膜，离子注入磷而形成源区14。控制上述注入角度和热处理，形成源区14。
而且，将接触掩膜29作为掩膜，在硅衬底10的上表面形成接触沟槽21。到达基层13内部地较深地形成接触沟槽21。之后，在接触沟槽21的底面的正下方区域形成载流子抽取层22。将接触掩膜20作为掩膜，离子注入硼而形成载流子抽取层22。在载流子抽取层22中，以比基层13中的硼的浓度还高的浓度来导入硼。
在离子注入后的活性化热处理等的制造过程中，通过将由多晶硅构成的接触掩膜20氧化，可以形成由硅氧化物构成的接触掩膜29。或者，通过有意地进行将由多晶硅构成的接触掩膜29氧化的热处理，可以形成由硅氧化物构成的接触掩膜29。
之后，如图3E所示，使硬掩膜30的侧面后退。由此，硅衬底10的上表面的与沟槽16相接的部分14a露出。蚀刻例如进行湿法蚀刻。
接着，从硅衬底10之上覆盖接触掩膜29，而且覆盖在接触掩膜29的相互之间露出的源区14的上表面，并埋入接触沟槽21地形成由金属构成的源电极23。源电极23与源层14的上表面14a及载流子抽取层22的上表面22a接触，与源层14及载流子抽取层22电连接。源电极23是源区14的电极，而且也作为排出载流子的电极而起作用。
在此，像变形例那样，在接触掩膜29的上表面上及侧面上形成绝缘膜31的情况下，能够例如通过热处理，使由多晶硅构成的接触掩膜29的上表面及侧面氧化而形成。或者，也能够通过CVD法，在硅衬底10上形成硅氧化膜之后，将接触掩膜29的上表面上及侧面上以外的部分除去而形成。
在硅衬底10的下表面上，形成由金属构成的漏电极膜11。漏电极膜11与漏层12相接，并与漏层12连接。
这样一来，制造了如图1所示的半导体器件1。
根据以上说明的实施方式的半导体器件1的制造方法，接触掩膜29为形成接触沟槽21时的掩膜。而且，在栅电极18上形成层间绝缘膜，在层间绝缘膜上不形成接触孔，也可以使源电极膜23与源层14电连接。因此，可以不通过光刻法，而是自对准地形成源电极膜23。由此，可以不依赖于光刻法的空间分辨率，就使半导体器件高集成化。
而且，将源层14的上表面14a形成在硅衬底10的上表面，可以使源电极23的下表面与源层14的上表面14a接触。在通过离子注入法或者扩散法形成了源层14的情况下，源层14的上表面14a的电阻最低。因此，可以降低源电极膜23和源层14之间的接触电阻。因此，即使将半导体器件集成化也能为相同的电阻值。
再者，根据图1涉及的半导体器件1的制造方法，通过使硬掩膜30的形状为上表面的宽度窄于下表面的宽度的形状，可以形成上表面的宽度比下表面的宽度宽的接触掩膜29。因此，不增加工序数就能使接触掩膜29的形状变化。
再者，如图1所示，在接触掩膜29的上表面的宽度比下表面的宽度形成得大的情况下，接触沟槽21及载流子抽取层22的位置不接近槽栅33。这是因为接触掩膜29为形成接触沟槽21及载流子抽取层22时的掩膜。因此，可以离开沟道形成载流子抽取层22。因此，能确保沟道的掺杂浓度均匀。
(第2实施方式)
图4是例示出第2实施方式涉及的半导体器件的示意图，图4A示出示意剖面图，图4B示出示意立体图。
本实施方式的半导体器件3包括衬底层10。衬底层10例如包括n+型的漏层12、n-型的漂移层15、p型的基层13、n-型的源层14、p+型的载流子抽取层22和槽栅34。漏层12及源区14与漂移层15相比较，有效的n型杂质浓度还高。载流子抽取层22与基层13相比较，有效的p型杂质浓度还高。
再者，半导体器件3具有与漏层12电连接的漏电极11、与基层13及源区14电连接的源电极23、及埋入沟槽16内部的栅电极14。
在漏层12的背面作为第1的主电极而设置漏电极11，例如以金属为主要材质。漏层12和漏电极11进行欧姆接触，并被电连接。
漂移层15设在漏层12之上。
基层13设在漂移层15之上。
在基层13设有多个槽栅34。多个槽栅34例如以沿着纸面纵深方向延伸的条纹状的平面图形而形成。槽栅34具有沟槽25、栅极绝缘膜17和栅电极18。
沟槽25形成为贯穿基层13，进一步深达漂移层15的内部。在沟槽25的内表面上的比漂移层15的上表面还靠下的部分，即，沟槽25的内表面上的与漂移层15相接的部分，设有沟槽底部绝缘膜26。沟槽底部绝缘膜26例如以硅氧化膜作为主要材料。
而且，在沟槽25的内部的比漂移层15的上表面还靠下的部分，设有埋入电极27。埋入电极27由添加了杂质且具有导电性的半导体(例如多结晶硅)构成。
在埋入电极27上，施加与栅电极膜18相同的电位，或者，施加与源电极膜23相同的电位。
在沟槽25的内表面上的、埋入电极27的上表面上，即，沟槽25的内表面上的与基层13及源层14相接的部分以及埋入电极27的上表面上，设有栅极绝缘膜17。栅极绝缘膜17例如以硅氧化膜为主要材料。
在沟槽25的内部的、栅极绝缘膜17的上表面上，设有栅电极18。栅电极18由添加了杂质、且具有导电性的半导体(例如多结晶硅)构成。或者，也可以使用金属。
埋入电极27的宽度可以形成得比栅电极18的宽度细。而且，沟槽底部绝缘膜26的厚度可以形成得比栅极绝缘膜17的厚度厚。其他构成与上述第1实施方式相同。
在以上说明的实施方式涉及的半导体器件3中，在埋入电极27上施加与栅电极18或者源电极膜23相同的电位。在埋入电极27上施加了与源电极膜23相同的电位的情况下，在栅电极18和漏电极膜11之间的位置配置的埋入电极27上施加源极电位，所以与不设埋入电极27的情况相比较，栅电极18和漏电极膜11之间的电容CGD下降。
而且，在这种情况下，晶体管成为场板构造。由此，可以降低漂移层15的电阻。
另一方面，在埋入电极27上施加了与栅电极18相同的电位的情况下，电位值虽然与源电极膜23的电位值不同，但得到与上述场板相同的効果。
若为场板构造，则可以降低漂移层15的电阻的理由如下所述。在不是场板构造的情况下，若降低漂移层15的电阻，则晶体管的耐压下降。在源层14·漏层12间加电压，在基层13和漂移层15的界面形成耗尽层，则产生大量的空间电荷。再者，若提高漏极电压，则界面处的电位的梯度陡峭，电场变强。另外，若该电场超过临界值，则元件被破坏。由于这样的理由，若降低漂移层15的电阻，则晶体管的耐压下降。
但是，在本实施方式中，由于在漂移层15发生的正电荷与在埋入电极27的表面引发的负电荷抵消，所以不产生大量的空间电荷。因此，可以使漂移层15较大地耗尽化。由此，可以降低漂移层的电阻。
如以上说明的那样，本实施方式的半导体器件3在层间绝缘膜19的上表面和源电极23之间包括接触掩膜29。
在接触掩膜20的材质是主要导入了磷的多晶硅的情况下，通过使层间绝缘膜19的厚度变化，可以使栅电极18和电位与源电极23相同的接触掩膜29之间发生的电容CGS最佳化。例如，通过使CGS较大，可以使栅电极18和漏电极膜11之间的电容CGD的比值(CGD/CGS)为较小。通过在高压侧即接近电源的位置使用半导体器件1，或者在低压侧即接近地的位置使用半导体器件1，可以使CGS值最佳化。
而且，在接触掩膜29的材质是硅氧化物的情况下，能使栅电极18和栅电极18的正上方区域处的源电极膜23之间的电容CGS值进一步下降。
由于层间绝缘膜19被设置为比基层13的上表面还突出，所以可以将栅电极18的上端部配置在沟槽25的最上部即硅衬底10的上表面附近。因此，可以较浅地形成源区14、接触沟槽21，其结果，可以提高雪崩耐性。
(变形例)
图5示出本实施方式的变形例涉及的半导体器件4，图5A示出示意剖面图，图5B示出示意立体图。
如图5所示，接触掩膜20设在层间绝缘膜19的上表面中心的一部分，在接触掩膜20的上表面及侧面设置具有与层间绝缘膜19的宽度大致相同的宽度的绝缘膜31。接触掩膜20通过绝缘膜31而与源电极23绝缘。
图5所示的实施方式的变形例涉及的半导体器件4，接触掩膜20为与哪里都不电连接的状态，即浮置。与上述第2实施方式相比较，栅电极18和栅电极18的正上方区域的源电极23之间的距离增加。因此，能使CGS值比上述第2实施方式中的CGS值还下降。
接着，参照图6A～图6E，说明第2实施方式涉及的半导体器件3的制造方法。
如图6A所示，在衬底(漏层)12上形成漂移层13。这些都是n型的导电型的硅层。
接着，在硅衬底10形成沟槽25。通常，沟槽25为下部比上部细的锥形。
然后，在沟槽25的内表面上形成沟槽底部绝缘膜26。例如通过进行热处理，对沟槽25的内表面进行氧化，由此形成沟槽底部绝缘膜26。而且，可以在包括沟槽25内表面的硅衬底10上形成硅氧化膜之后，将沟槽25的内表面上的部分以外的部分除去而形成。
之后，以埋入沟槽25的内部的方式，在硅衬底10上淀积导电材料例如多晶硅之后，进行回蚀，将淀积的多晶硅之中被埋入沟槽25底部的部分以外的部分除去。由此，将多晶硅埋入沟槽25的底部。在多晶硅中导入杂质，例如磷。其结果，在沟槽25的底部，形成由多晶硅构成的埋入电极27。
接着，如图6B所示，将沟槽底部绝缘膜26的位于埋入电极27上的部分除去。
然后，在埋入电极27上的沟槽25的内表面上及埋入电极的上表面上形成栅极绝缘膜17。例如，通过CVD法，在沟槽25的内表面上及埋入电极27的上表面上形成硅氧化膜而形成栅极绝缘膜17。在这种情况下，栅极绝缘膜17也形成在硅衬底10的上表面上及硬掩膜30的侧面上。作为其他方法，进行热处理，将沟槽25的内表面及埋入电极27的上表面氧化，形成栅极绝缘膜17。栅极绝缘膜17的膜厚比沟槽底部绝缘膜26的膜厚薄。
之后，以埋入沟槽25的内部的方式，在硅衬底10上淀积导电材料例如多晶硅之后，进行回蚀，将淀积的多晶硅之中被埋入沟槽25内部的部分以外的部分除去。由此，将多晶硅埋入沟槽25内的上部。在多晶硅中导入杂质，例如磷。其结果，在沟槽25内的上部形成由多晶硅构成的栅电极18。如上所述，沟槽25的形状是下部比上部细的锥形，而且，通过将栅极绝缘膜17形成得比沟槽底部绝缘膜26还薄，栅电极18的宽度变得比埋入电极27的宽度宽。
接着，如图6C所示，在栅电极18的上表面上形成层间绝缘膜19。层间绝缘膜19与上述第1实施方式一样，通过热处理或者CVD法形成。
然后，在层间绝缘膜19上形成接触掩膜29。例如在将多晶硅埋入硬掩膜30的开口部内地淀积在硅衬底10上之后，进行回蚀，将硬掩膜30之间的部分以外的部分除去而形成接触掩膜29。
接着，如图6D所示，将接触掩膜29作为掩膜，除去硬掩膜30。
在此，也可以在接触掩膜29和层间绝缘膜19的侧壁，部分地残留硬掩膜30，来进行蚀刻。例如，用与上述第1实施方式相同的方法进行。
再者，将接触掩膜29作为掩膜，在硅衬底10中的沟槽25的相互之间，离子注入硼，形成基层13。到硅衬底10的与沟槽25相接的部分为止形成基层13。而且，基层13形成为比与栅电极18的下表面相当的深度还浅。
接着，在基层13的上层的与沟槽25相接的区域形成源层14。将接触掩膜29作为掩膜，离子注入磷而形成源层14。
将接触掩膜29作为掩膜，在硅衬底10的上表面形成接触沟槽21。然后，在接触沟槽21的底面的正下方区域形成载流子抽取层22。
与上述第1实施方式一样，在离子注入后的活性化热处理等的制造过程中，通过对由多晶硅构成的接触掩膜29进行氧化，可以形成由硅氧化物构成的接触掩膜29。或者，通过有意地进行将由多晶硅构成的接触掩膜29氧化的热处理，可以形成由硅氧化物构成的接触掩膜29。
而且，像变形例那样，在接触掩膜20的上表面上及侧面上形成绝缘膜31的情况下，例如能通过热处理，使由多晶硅构成的接触掩膜20的上表面及侧面氧化来形成。或者，能通过CVD法，在硅衬底10上形成硅氧化膜之后，将接触掩膜20的上表面上及侧面上以外的部分除去来形成。
然后，如图6E所示，通过进行与上述第1实施方式的图3E一样的工序，制造如图4所示的半导体器件3。
根据以上说明的本实施方式涉及的半导体器件3及其制造方法，通过漂移层15的低电阻化，可以谋求源漏间的低电阻化。而且，也提高源漏间的耐压。由此，可以一边表现出与未设埋入电极27的情况相同的电阻及耐压，一边小型化，所以可以高集成化半导体器件。
而且，可以自对准地制造具备埋入电极27的半导体器件3。
而且，在本实施方式中，若通过热处理来形成沟槽底部绝缘膜26，则即使使沟槽25的宽度微细化也可以形成沟槽底部绝缘膜26。
因此，可以高集成化半导体器件。
根据以上说明的实施方式，可以提供能谋求高集成化的半导体器件及半导体器件的制造方法。
以上，虽然说明了本发明的几个实施方式，但这些实施方式只是作为例子而提示的，无意于限定发明的范围。这些新的实施方式，能以其他各种形态实施，在不脱离发明的要旨的范围内，可以进行各种省略、置换、变更。这些实施方式及其变化，都包含在发明的范围和要旨内，而且包含在与权利要求所记载的发明等同的范围内。而且，上述各实施方式可以相互组合来实施。

Claims (20)

1.一种半导体器件，其特征在于，具备：
第1导电型的漏层；
第1导电型的漂移层，形成在上述漏层上，有效杂质浓度低于上述漏层的有效杂质浓度；
第2导电型的基层，形成在上述漂移层上；
第1导电型的源层，选择性地形成在上述基层上；
栅极绝缘膜，形成在从上述源层的上表面贯穿上述基层的多个沟槽的内表面上；
栅电极，被埋入上述沟槽的内部；
层间绝缘膜，覆盖上述栅电极的上表面地形成在上述沟槽上，至少上表面比上述源层的上表面还位于上方；及
导电性或绝缘性的接触掩膜，形成在上述层间绝缘膜上。
2.如权利要求1记载的半导体器件，其中，
具备覆盖上述接触掩膜、且与上述源层相接的源电极。
3.如权利要求1记载的半导体器件，其中，还具备：
埋入电极，设置在上述沟槽内的上述栅电极及上述栅极绝缘膜的下方；及
沟槽底部绝缘膜，形成在上述埋入电极和上述漂移层之间。
4.如权利要求2记载的半导体器件，其中，
在上述基层的上表面的、上述沟槽的相互之间的区域，形成了到达上述基层的内部的接触沟槽，
上述源电极埋入上述接触沟槽内。
5.如权利要求1记载的半导体器件，其中，
上述漏层、上述漂移层、上述基层及上述源层由硅形成，
上述接触掩膜含有硅氧化物。
6.如权利要求1记载的半导体器件，其中，
上述漏层、上述漂移层、上述基层及上述源层由硅形成，
上述接触掩膜含有硅。
7.如权利要求5记载的半导体器件，其中，还具备：
源电极，覆盖上述接触掩膜、且与上述源层相接；及
绝缘膜，设置在上述接触掩膜和上述源电极之间。
8.如权利要求1记载的半导体器件，其中，
还具备与上述层间绝缘膜及上述接触掩膜的侧面相邻、且设置在上述源层上的硬掩膜。
9.如权利要求4记载的半导体器件，其中，
还具备设置在上述接触沟槽的底部之下的区域、且第2导电型的杂质浓度高于上述基层的载流子抽取层。
10.如权利要求1记载的半导体器件，其中，
上述接触掩膜的材质是导入了磷的多晶硅。
11.如权利要求1记载的半导体器件，其中，
上述接触掩膜的状态是浮置。
12.如权利要求8记载的半导体器件，其中，
上述层间绝缘膜的上表面位于上述硬掩膜的上表面之下。
13.一种导体器件的制造方法，其特征在于，具备以下工序：
于在第1导电型的漏层上形成了有效杂质浓度比上述漏层的有效杂质浓度低的第1导电型的漂移层的半导体衬底上形成硬掩膜，该硬掩膜形成了在一个方向上延伸的多个开口部；
将上述硬掩膜作为掩膜而进行蚀刻，在上述半导体衬底的上述漏层的上表面之上的部分，形成沿上述一个方向延伸的多个沟槽；
在上述沟槽的内表面上形成栅极绝缘膜；
在上述沟槽的内部埋入导电材料而形成栅电极；
在上述栅电极上，以至少上表面比上述半导体衬底的上表面靠上、比上述硬掩膜的上表面靠下的方式形成层间绝缘膜；
在上述硬掩膜之间的上述层间绝缘膜上，形成接触掩膜；
将上述接触掩膜作为掩膜而进行蚀刻，除去上述硬掩膜；
通过将上述接触掩膜作为掩膜而进行蚀刻，以从上述沟槽的相互之间的上述半导体衬底的上表面到达上述基层的方式形成接触沟槽；
在上述半导体衬底的比上述栅电极的下表面还位于上方的部分，将上述接触掩膜作为掩膜而导入杂质，从而形成第2导电型的基层；及
通过将上述接触掩膜作为掩膜而导入杂质，在上述基层的上部的与上述沟槽相接的部分，形成第1导电型的源层。
14.如权利要求13记载的半导体器件的制造方法，其中，还具备如下工序：
在上述沟槽的内表面上形成沟槽底部绝缘膜；
在上述沟槽的底部埋入导电材料而形成埋入电极；及
将上述沟槽底部绝缘膜的、上述埋入电极的上表面之上的部分除去；
在形成上述栅极绝缘膜的工序中，上述栅极绝缘膜形成在上述沟槽的内表面上的、上述埋入电极上的部分及上述埋入电极的上表面上，
在形成上述栅电极的工序中，在上述沟槽的内部的上述埋入电极上埋入导电材料而形成上述栅电极。
15.如权利要求13记载的半导体器件的制造方法，其中，
还具备将上述硬掩膜的开口部的相互之间的宽度形成得细而使上述源层的上表面露出的工序。
16.如权利要求13记载的半导体器件的制造方法，其中，
具备以覆盖上述接触掩膜、与上述源层相接、并埋入上述接触沟槽的方式形成源电极的工序。
17.如权利要求13记载的半导体器件的制造方法，其中，
上述半导体衬底由硅形成，
上述接触掩膜包含硅，
还具备氧化上述接触掩膜的工序。
18.如权利要求13记载的半导体器件的制造方法，其中，
在除去上述硬掩膜的工序中，在上述接触掩膜及上述层间绝缘膜的侧面上残留上述硬掩膜的一部分。
19.如权利要求13记载的半导体器件的制造方法，其中，
将上述接触掩膜作为掩膜，并离子注入硼，而在上述接触沟槽的底面的正下方区域形成载流子抽取层。
20.如权利要求17记载的半导体器件的制造方法，其中，
通过使上述接触掩膜的上表面及侧面氧化，在上述接触掩膜的上表面上及侧面上形成绝缘膜。
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