CN104835739A - 功率晶体管的制造方法和功率晶体管 - Google Patents
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Abstract
本发明提供了一种功率晶体管的制造方法和一种功率晶体管，其中，功率晶体管的制造方法包括：在形成有外延层的衬底的上表面生长第一氧化层；向外延层的顶部注入第一掺杂离子，形成体区层；向体区的顶部注入第二掺杂离子，形成N+区层，得到衬底结构；在衬底结构上的多个第一预设区域进行刻蚀，以形成多个沟槽；刻蚀掉剩余的第一氧化层，并在形成有沟槽的衬底上生长栅氧化层；在栅氧化层的表面生长多晶硅层，并在多晶硅层的表面生长第二氧化层；在第二氧化层和多晶硅层上刻蚀掉多个第二预设区域之外的第二氧化层和多晶硅层，以形成多个凸起；沿每两个相邻凸起之间的侧壁进行刻蚀，以形成接触孔。通过本发明的技术方案，提高了功率晶体管的集成度。
Description
技术领域
本发明涉及半导体技术领域，具体而言，涉及一种功率晶体管的制造方法和一种功率晶体管。
背景技术
目前，在沟槽型VDMOS器件的制造过程中，需要在相邻的沟槽之间制作接触孔，如图1中所示，接触孔的位置在沟槽1和沟槽2之间。在相关技术中，接触孔的制作方法一般采用光刻、刻蚀来完成，但是由于光刻时对准存在偏差，会导致接触孔位置的偏移（如图2所示，接触孔偏移到沟槽1所在的位置），因此两个沟槽之间需要预留较大的距离来确保接触孔即便偏移，也能在正常的偏移范围内。然而，较大的预留距离不利于器件的集成度。
因此，如何在确保接触孔满足要求的情况下，缩减沟槽之间的距离成为亟待解决的技术问题。
发明内容
本发明正是基于上述问题，提出了一种新的功率晶体管的制造方案，使得在刻蚀接触孔时，只需沿相邻的两个凸起之间的侧壁进行刻蚀，避免了在对接触孔光刻时，沟槽之间的距离限制造成的接触孔位置的偏移，提高了功率晶体管的集成度。
有鉴于此，本发明提出了一种功率晶体管的制造方法，包括：在形成有外延层的衬底的上表面生长第一氧化层，所述第一氧化层位于所述外延层的上方；向所述外延层的顶部注入第一掺杂离子，形成体区层；向所述体区的顶部注入第二掺杂离子，形成N+区层，得到衬底结构；在所述衬底结构上的多个第一预设区域进行刻蚀，以使每个所述第一预设区域进行刻蚀后均形成一个沟槽，所述每个第一预设区域和所述多个第一预设区域中的其他第一预设区域均不相交；刻蚀掉剩余的所述第一氧化层，并在形成有所述沟槽的衬底上生长栅氧化层；在所述栅氧化层的表面生长多晶硅层，所述双沟槽被所述多晶硅层填充，并在所述多晶硅层的表面生长第二氧化层；在所述第二氧化层和所述多晶硅层上刻蚀掉多个第二预设区域之外的第二氧化层和多晶硅层，以形成多个包含有多晶硅层和第二氧化层的凸起，其中，一个所述第一预设区域处于相对应的所述第二预设区域在所述一个第一预设区域所在面上的投影内；沿多个所述凸起中每两个相邻凸起之间的侧壁进行刻蚀，在所述衬底上处于所述每两个相邻凸起之间的结构上形成接触孔。
在该技术方案中，通过在第二氧化层和多晶硅层上刻蚀掉多个第二预设区域之外的第二氧化层和多晶硅层，形成多个包含有多晶硅层和第二氧化层的凸起，使得在刻蚀接触孔时，只需沿每两个相邻的凸起之间的侧壁进行刻蚀，避免了在对接触孔光刻时，沟槽之间的距离限制造成的接触孔位置的偏移，提高了功率晶体管的集成度。
根据本发明的另一方面，还提出了一种功率晶体管，所述功率晶体管由上述技术方案所述的功率晶体管的制造方法制作而成。
在制造功率晶体管时，通过在第二氧化层和多晶硅层上刻蚀掉多个第二预设区域之外的第二氧化层和多晶硅层，形成多个包含有多晶硅层和第二氧化层的凸起，使得在刻蚀接触孔时，只需沿每两个相邻的凸起之间的侧壁进行刻蚀，避免了在对接触孔光刻时，沟槽之间的距离限制造成的接触孔位置的偏移，提高了功率晶体管的集成度。
通过以上技术方案，使得在刻蚀接触孔时，只需沿每两个相邻的凸起之间的侧壁进行刻蚀，避免了在对接触孔光刻时，沟槽之间的距离限制造成的接触孔位置的偏移，提高了功率晶体管的集成度。
附图说明
图1示出了功率晶体管中接触孔的正常位置示意图；
图2示出了功率晶体管中接触孔的偏移位置示意图；
图3示出了根据本发明的实施例的功率晶体管的制造方法的示意流程图；
图4A至图4M示出了根据本发明的实施例的功率晶体管的制造流程示意图。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是，本发明还可以采用其他不同于在此描述的其他方式来实施，因此，本发明的保护范围并不受下面公开的具体实施例的限制。
图3示出了根据本发明的实施例的功率晶体管的制造方法的示意流程图。如图3所示，根据本发明的实施例的功率晶体管的制造方法，包括：步骤302，在形成有外延层的衬底的上表面生长第一氧化层，所述第一氧化层位于所述外延层的上方；步骤304，向所述外延层的顶部注入第一掺杂离子，形成体区层；步骤306，向所述体区的顶部注入第二掺杂离子，形成N+区层，得到衬底结构；步骤308，在所述衬底结构上的多个第一预设区域进行刻蚀，以使每个所述第一预设区域进行刻蚀后均形成一个沟槽，所述每个第一预设区域和所述多个第一预设区域中的其他第一预设区域均不相交；步骤310，刻蚀掉剩余的所述第一氧化层，并在形成有所述沟槽的衬底上生长栅氧化层；步骤312，在所述栅氧化层的表面生长多晶硅层，所述双沟槽被所述多晶硅层填充，并在所述多晶硅层的表面生长第二氧化层；步骤314，在所述第二氧化层和所述多晶硅层上刻蚀掉多个第二预设区域之外的第二氧化层和多晶硅层，以形成多个包含有多晶硅层和第二氧化层的凸起，其中，一个所述第一预设区域处于相对应的一个所述第二预设区域在所述一个第一预设区域所在面上的投影内；步骤316，沿多个所述凸起中每两个相邻凸起之间的侧壁进行刻蚀，在所述衬底上处于所述每两个相邻凸起之间的结构上形成接触孔。
在该技术方案中，通过在第二氧化层和多晶硅层上刻蚀掉多个第二预设区域之外的第二氧化层和多晶硅层，形成多个包含有多晶硅层和第二氧化层的凸起，使得在刻蚀接触孔时，只需沿每两个相邻的凸起之间的侧壁进行刻蚀，避免了在对接触孔光刻时，沟槽之间的距离限制造成的接触孔位置的偏移，提高了功率晶体管的集成度。
在上述技术方案中，优选地，每个所述沟槽均穿过所述体区层和所述N+区层，且所述每个沟槽的底部位于所述外延层。
在上述技术方案中，优选地，在对所述衬底上处于所述每两个相邻凸起之间的结构进行刻蚀之前，还包括：在形成有所述凸起的衬底上方，生长氮化硅层，所述氮化硅层呈台阶状，所述氮化硅层包括上台面氮化硅层、侧壁氮化硅层和下台面氮化硅层；刻蚀掉所述上台面氮化硅层和所述下台面氮化硅层，保留所述侧壁氮化硅层。
在该技术方案中，通过在形成有凸起的衬底上方，生长氮化硅层，使得在刻蚀接触孔时，能够沿侧壁氮化硅层的位置进行刻蚀，同时还能保护凸起不被意外刻蚀掉。
在上述技术方案中，优选地，所述氮化硅层的生长温度为600摄氏度～900摄氏度，厚度为0.1微米～0.3微米。
在上述技术方案中，优选地，在沿所述每两个相邻凸起之间的侧壁进行刻蚀时，逐一刻蚀所述N+区层和所述体区层，其中，所述接触孔的底部位于所述体区层。
在上述技术方案中，优选地，所述第一掺杂离子为硼离子，所述第二掺杂离子为磷离子。
在该技术方案中，注入的硼离子剂量可以是1.0E14个/厘米～1.0E15个/厘米，能量可以是100KEV～150KEV，驱入温度可以是1100℃～1200℃，注入时间可以是50分钟～200分钟。注入的磷离子剂量可以是1.0E15个/厘米～1.0E16个/厘米，能量可以是100KEV～150KEV。
在上述技术方案中，优选地，所述刻蚀掉所述多个第二预设区域之外的第二氧化层和多晶硅层的步骤具体包括：在形成有所述二氧化硅层的衬底表面涂覆光刻胶；在所述二氧化硅层上，去除所述多个第二预设区域之外的光刻胶，以在所述第二氧化层上形成光刻胶窗口；刻蚀所述光刻胶窗口区域的所述第二氧化层和所述多晶硅层，保留所述多个第二预设区域处的所述第二氧化层和所述多晶硅层，每个所述第二预设区域分别对应一个所述凸起。
在上述技术方案中，优选地，在所述衬底的下表面上生长金属层，形成所述功率晶体管的漏极，在所述形成有所述接触孔的衬底的上表面生长金属层，形成所述功率晶体管的源极。
在该技术方案中，在衬底下表面生长的金属层可以是钛、镍银复合层，在衬底的上表面生长的金属层可以是铝层。
在上述技术方案中，优选地，所述刻蚀均为干法刻蚀。
在该技术方案中，干法刻蚀具有较高的选择性，因此可以确保刻蚀的准确性。
根据本发明的另一方面，还提出了一种功率晶体管，所述功率晶体管由上述技术方案所述的功率晶体管的制造方法制作而成。
在制造功率晶体管时，通过在第二氧化层和多晶硅层上刻蚀掉多个第二预设区域之外的第二氧化层和多晶硅层，形成多个包含有多晶硅层和第二氧化层的凸起，使得在刻蚀接触孔时，只需沿每两个相邻的凸起之间的侧壁进行刻蚀，避免了在对接触孔光刻时，沟槽之间的距离限制造成的接触孔位置的偏移，提高了功率晶体管的集成度。
下面结合图4A至图4M详细说明根据本发明的实施例的功率晶体管的制造流程。
图4A至图4M示出了根据本发明的实施例的功率晶体管的制造流程示意图。
在本实施例中，通过两个沟槽来阐述功率晶体管的生产工艺，本领域的技术人员应该理解，针对包含多个沟槽的晶体管，也可以采用本实施例的技术方案进行生产。
如图4A所示，在N型衬底402上面生长N型外延层404，并在N型外延层404上面生长二氧化硅层406，二氧化硅层406的厚度可以是0.05微米～0.15微米，生长温度可以是1000℃～1150℃。
如图4B所示，在N型外延层的顶部注入硼离子，以形成P型体区408。注入剂量可以是1.0E14个/厘米～1.0E15个/厘米，能量可以是100KEV～150KEV，驱入温度可以是1100℃～1200℃，注入时间可以是50分钟～200分钟。
如图4C所示，在P型体区408的顶部注入磷离子，形成N+区410，注入的磷离子剂量可以是1.0E15个/厘米～1.0E16个/厘米，能量可以是100KEV～150KEV。
如图4D所示，光刻、刻蚀形成沟槽412和沟槽414，沟槽宽度可以是0.1微米～0.4微米，深度可以是0.5微米～3.0微米。
如图4E所示，刻蚀掉二氧化硅层406。
如图4F所示，在N+区410以及沟槽412和沟槽414的上面生长棚氧化层416，生长温度可以是800℃～1150℃，厚度可以是0.03微米～0.20微米。
如图4G所示，在棚氧化层416的上面生长多晶硅层418，生长温度可以是500℃～700℃，厚度可以是0.5微米～2.0微米。
如图4H所示，在多晶硅层418的上面生长二氧化硅层420，生长温度可以是1000℃～1150℃，厚度可以是0.1微米～0.5微米。
如图4I所示，对二氧化硅层420和多晶硅层418进行刻蚀，在刻蚀完成之后，形成两个包含有多晶硅层418和二氧化硅层420的凸起。
如图4J所示，在形成有所述凸起的衬底上方，生长氮化硅层422，生长温度可以是600℃～900℃，厚度可以是0.1微米～0.3微米，其中，氮化硅层422呈台阶状，包括上台面氮化硅层、侧壁氮化硅层4220和下台面氮化硅层。
如图4K所示，刻蚀掉上台面氮化硅层和下台面氮化硅层，保留侧壁氮化硅层4220。
如图4L所示，沿侧壁氮化硅层4220进行刻蚀，形成接触孔432，在刻蚀时，需要逐一刻蚀掉N+区410和P型体区408，且接触孔432的底部在P型体区408内。
在刻蚀接触孔432时，不需要在两个沟槽（412和414）之间进行光刻，只需沿侧壁氮化硅层4220进行刻蚀，从而确保接触孔432不会偏移到沟槽412或沟槽414的位置处。
如图4M所述，在N型衬底402的下表面上生长金属层424，形成功率晶体管的漏极430，在形成有接触孔432的N型衬底402的上表面生长金属层426，形成功率晶体管的源极428。其中，在金属层424可以是钛、镍银复合层，金属层426可以是铝层。
以上结合附图详细说明了本发明的技术方案，考虑到在相关技术中，制造功率晶体管时，两个沟槽之间需要预留较大的距离来确保接触孔即便偏移，也能在正常的偏移范围内，但是较大的预留距离不利于器件的集成度。因此，本发明提出了一种新的功率晶体管的制造方案，使得在刻蚀接触孔时，只需沿两个凸起之间的侧壁进行刻蚀，避免了在对接触孔光刻时，沟槽之间的距离限制造成的接触孔位置的偏移，提高了功率晶体管的集成度。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种功率晶体管的制造方法，其特征在于，包括：
在形成有外延层的衬底的上表面生长第一氧化层，所述第一氧化层位于所述外延层的上方；
向所述外延层的顶部注入第一掺杂离子，形成体区层；
向所述体区的顶部注入第二掺杂离子，形成N+区层，得到衬底结构；
在所述衬底结构上的多个第一预设区域进行刻蚀，以使每个所述第一预设区域进行刻蚀后均形成一个沟槽，所述每个第一预设区域和所述多个第一预设区域中的其他第一预设区域均不相交；
刻蚀掉剩余的所述第一氧化层，并在形成有所述沟槽的衬底上生长栅氧化层；
在所述栅氧化层的表面生长多晶硅层，所述双沟槽被所述多晶硅层填充，并在所述多晶硅层的表面生长第二氧化层；
在所述第二氧化层和所述多晶硅层上刻蚀掉多个第二预设区域之外的第二氧化层和多晶硅层，以形成多个包含有多晶硅层和第二氧化层的凸起，其中，一个所述第一预设区域处于相对应的一个所述第二预设区域在所述一个第一预设区域所在面上的投影内；
沿多个所述凸起中每两个相邻凸起之间的侧壁进行刻蚀，在所述衬底上处于所述每两个相邻凸起之间的结构上形成接触孔。
2.根据权利要求1所述的功率晶体管的制造方法，其特征在于，每个所述沟槽均穿过所述体区层和所述N+区层，且所述每个沟槽的底部位于所述外延层。
3.根据权利要求1所述的功率晶体管的制造方法，其特征在于，在对所述衬底上处于所述每两个相邻凸起之间的结构进行刻蚀之前，还包括：
在形成有所述凸起的衬底上方，生长氮化硅层，所述氮化硅层呈台阶状，所述氮化硅层包括上台面氮化硅层、侧壁氮化硅层和下台面氮化硅层；
刻蚀掉所述上台面氮化硅层和所述下台面氮化硅层，保留所述侧壁氮化硅层。
4.根据权利要求3所述的功率晶体管的制造方法，其特征在于，所述氮化硅层的生长温度为600摄氏度～900摄氏度，厚度为0.1微米～0.3微米。
5.根据权利要求1所述的功率晶体管的制造方法，其特征在于，
在沿所述每两个相邻凸起之间的侧壁进行刻蚀时，逐一刻蚀所述N+区层和所述体区层，其中，所述接触孔的底部位于所述体区层。
6.根据权利要求1所述的功率晶体管的制造方法，其特征在于，所述第一掺杂离子为硼离子，所述第二掺杂离子为磷离子。
7.根据权利要求1所述的功率晶体管的制造方法，其特征在于，所述刻蚀掉所述多个第二预设区域之外的第二氧化层和多晶硅层的步骤具体包括：
在形成有所述二氧化硅层的衬底表面涂覆光刻胶；
在所述二氧化硅层上，去除所述多个第二预设区域之外的光刻胶，以在所述第二氧化层上形成光刻胶窗口；
刻蚀所述光刻胶窗口区域的所述第二氧化层和所述多晶硅层，保留所述多个第二预设区域处的所述第二氧化层和所述多晶硅层，每个所述第二预设区域对应一个所述凸起。
8.根据权利要求1所述的功率晶体管的制造方法，其特征在于，在所述衬底的下表面上生长金属层，形成所述功率晶体管的漏极，在所述形成有所述接触孔的衬底的上表面生长金属层，形成所述功率晶体管的源极。
9.根据权利要求1至8中任一项所述的功率晶体管的制造方法，其特征在于，所述刻蚀均为干法刻蚀。
10.一种功率晶体管，其特征在于，所述功率晶体管由如权利要求1至9中任一项所述的功率晶体管的制造方法制作而成。
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Cited By (4)
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|---|---|---|---|---|
| CN106340537A (zh) * | 2016-11-04 | 2017-01-18 | 无锡新洁能股份有限公司 | 高集成度的低压沟槽栅dmos器件及制造方法 |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080042222A1 (en) * | 2006-08-16 | 2008-02-21 | Force Mos Technology Co., Ltd. | Trench mosfet with copper metal connections |
| CN101794734A (zh) * | 2009-01-23 | 2010-08-04 | 半导体元件工业有限责任公司 | 半导体元件及其制造方法 |
| CN102088035A (zh) * | 2010-09-21 | 2011-06-08 | 上海韦尔半导体股份有限公司 | 沟槽式mosfet及其制造方法 |
| CN102983164A (zh) * | 2011-09-07 | 2013-03-20 | 株式会社东芝 | 半导体器件及其制造方法 |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080042222A1 (en) * | 2006-08-16 | 2008-02-21 | Force Mos Technology Co., Ltd. | Trench mosfet with copper metal connections |
| CN101794734A (zh) * | 2009-01-23 | 2010-08-04 | 半导体元件工业有限责任公司 | 半导体元件及其制造方法 |
| CN102088035A (zh) * | 2010-09-21 | 2011-06-08 | 上海韦尔半导体股份有限公司 | 沟槽式mosfet及其制造方法 |
| CN102983164A (zh) * | 2011-09-07 | 2013-03-20 | 株式会社东芝 | 半导体器件及其制造方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106340537A (zh) * | 2016-11-04 | 2017-01-18 | 无锡新洁能股份有限公司 | 高集成度的低压沟槽栅dmos器件及制造方法 |
| CN108039372A (zh) * | 2017-12-21 | 2018-05-15 | 深圳迈辽技术转移中心有限公司 | 沟槽型垂直双扩散金属氧化物晶体管及其制作方法 |
| CN108054210A (zh) * | 2017-12-21 | 2018-05-18 | 深圳市晶特智造科技有限公司 | 沟槽型垂直双扩散金属氧化物晶体管及其制作方法 |
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