CN102891138B - 用于堆叠晶片封装体的多晶片构造块及其制造方法 - Google Patents

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Abstract

说明了用于堆叠晶片封装体的多晶片构造块及其制造方法。该多晶片构造块包括具有第一表面和第二表面的弯曲条带，每个表面包括多个电迹线。第一晶片，其通过第一组多个互连耦合到所述弯曲条带的所述第一表面的所述多个电迹线。第二晶片，其通过第二组多个互连耦合到所述弯曲条带的所述第二表面的所述多个电迹线。

Description

用于堆叠晶片封装体的多晶片构造块及其制造方法
本申请是申请号为200910222337.6、申请日为2009年11月13日、名称为“用于堆叠晶片封装体的多晶片构造块”的中国发明专利申请的分案申请。
技术领域
本发明的实施方式属于半导体封装领域，并且更特别地，属于用于堆叠晶片（die）封装体（package）的多晶片构造块领域。
背景技术
当今的消费电子市场经常会需要要求非常繁复的电路的复杂功能。随着基本构造块的尺寸越来越小（例如晶体管），每次改良换代都会使单个镜片上能够集成更为繁复的电路。另一方面，虽然这种缩放通常被视为尺寸的减小，但从另一个角度来讲，希望被包含在半导体封装体中的半导体晶片的数量实际上可以不断增大，从而在单个封装体内能够包括多功能组件或增大的容量。
C4焊球（solder ball）连接多年来被用于提供半导体器件和衬底之间的倒装芯片互连。倒装芯片或受控塌陷芯片连接（C4）是用于半导体器件的一种安装类型，所述半导体器件例如集成电路（IC）芯片、MEMS或利用焊锡块来连接而不是引线接合（wire bonding）的组件。焊锡块被熔敷在C4位于衬底封装体的顶侧上的焊盘上。为了将半导体器件安装到衬底上，将其翻转——使有源侧朝向安装区域。焊锡块用于将半导体器件直接连接到衬底。然而，这种方法可能会受到安装区域的尺寸的限制并且可能不易适用于堆叠晶片。
另一方面，传统的引线接合方法可能限制可以合理地包含在单个半导体封装体中的半导体晶片的数量。此外，当试图将大量半导体晶片封装到半导体封装体中时，可能引起一般的结构问题。因此，还需要对半导体封装体的演进进行额外改进。
发明内容
本发明提供了一种用于堆叠晶片封装体的多晶片构造块，该多晶片构造块包括：具有第一表面和第二表面的弯曲条带，每个表面包括多个电迹线；第一晶片，其通过第一组多个互连耦合到所述弯曲条带的所述第一表面的所述多个电迹线；以及第二晶片，其通过第二组多个互连耦合到所述弯曲条带的所述第二表面的所述多个电迹线。
本发明提供了一种半导体封装体，该半导体封装体包括：衬底；被堆叠的多个多晶片构造块，耦合到所述衬底的表面，其中每个多晶片构造块包括：具有第一表面和第二表面的弯曲条带，每个表面包括多个电迹线；第一晶片，其通过第一组多个互连耦合到所述弯曲条带的所述第一表面的所述多个电迹线；第二晶片，其通过第二组多个互连耦合到所述弯曲条带的所述第二表面的所述多个电迹线；以及模塑件，其被置于所述衬底之上，并且包裹所述被堆叠的多个多晶片构造块。
一种用于制造堆叠晶片封装体的多晶片构造块的方法，该方法包括：提供具有第一表面和第二表面的弯曲条带，每个表面包括多个电迹线；通过第一组多个互连将第一晶片耦合到所述弯曲条带的第一表面的多个电迹线；以及通过第二组多个互连将第二晶片耦合到所述弯曲条带的第二表面的多个电迹线。
附图说明
图1说明了根据本发明的实施方式的用于堆叠晶片封装体的双晶片构造块的剖面图；
图2说明了根据本发明的实施方式包括一对双晶片构造块的堆叠晶片封装体的剖面图；
图3说明了表示根据本发明的实施方式使用制造用于堆叠晶片封装体的双晶片构造块的方法来进行操作的流程图；
图4说明了根据本发明的实施方式用于堆叠晶片封装体的四晶片构造块的剖面图。
具体实施方式
本文说明用于堆叠晶片封装体的多晶片构造块。在以下说明中，提出了多个具体细节（例如具体尺寸），以便提供对本发明的实施方式的充分理解。本领域技术人员应该清楚本发明的实施方式可以在不具有这些具体细节的情况下被实施。在其他实例中，并没有对公知的功能（例如具体的半导体晶片的功能等）进行详细说明，以免使本发明的实施方式显得不必要地模糊。此外，应该理解到，附图中所示的各实施方式是示例性表示并且不必按比例绘制。
本文公开的是用于堆叠晶片封装体的多晶片构造块。在一个实施方式中，多晶片构造块包括具有第一表面和第二表面的弯曲条带（flex tape），每个表面包括多个电迹线（electrical trace）。第一晶片通过第一组多个互连耦合到所述弯曲条带的第一表面的多个电迹线。第二晶片通过第二组多个互连耦合到所述弯曲条带的第二表面的多个电迹线。在一个实施方式中，提出了一种用于制造堆叠晶片封装体的多晶片构造块的方法，该方法包括提供具有第一表面和第二表面的弯曲条带，其中每个表面包括多个电迹线。第一晶片通过第一组多个互连耦合到所述弯曲条带的第一表面的多个电迹线。第二晶片通过第二组多个互连耦合到所述弯曲条带的第二表面的多个电迹线。
根据本发明的实施方式，形成多晶片构造块以及随后堆叠多晶片构造块使得堆叠晶片封装体具有更大的灵活度。例如，在一个实施方式中，每一个多晶片构造块中均具有其自身的中央弯曲条带，该中央弯曲条带将所述晶片接合到一起。弯曲条带和多晶片构造块的使用使得绝大多数甚至全部通常用于封装这种晶片的引线接合能够被替代。因此，在一个实施方式中，当将许多晶片一起堆叠到单个封装体中时，消除了复杂的引线接合阵列的问题。此外，在一个实施方式中，弯曲条带和多晶片构造块的使用使得存储器和逻辑晶片两者能够更简单的集成在一起。在另一个实施方式中，弯曲条带和多晶片构造块的使用使得具有不同尺寸的晶片能够更简单的集成。
多晶片构造块可以被制造以用于半导体封装体中。图1说明了根据本发明的实施方式的用于堆叠晶片封装体的双晶片构造块的剖面图。
参考图1，用于堆叠晶片封装体的双晶片构造块100包括第一晶片104和第二晶片106。第一晶片104和第二晶片106中的每一个均包括位于其上的多个互连108。双晶片构造块100还包括具有第一表面和第二表面的弯曲条带110。每个表面均包括多个电迹线112。根据本发明的实施方式，第一晶片104通过第一组多个互连108耦合到弯曲条带110的第一表面的多个电迹线112。此外，第二晶片106通过第二组多个互连耦合到弯曲条带110的第二表面的多个电迹线。
在一个实施方式中，弯曲条带110包括聚酰亚胺材料并且多个电迹线112由铜来构成。在一个实施方式中，铜表面涂覆有镍和金。在一个实施方式中，在第一晶片104和第二晶片106之间具有弯曲条带110，其在第一晶片104和第二晶片106之间的厚度大约在15-75微米的范围内，在第一晶片104和第二晶片106之间还具有每一组所述多个电迹线112，其在第一晶片104和第二晶片106之间的厚度大约在10-20微米的范围内。多个电迹线112的实际布局可以基于特定应用而不同。例如，在一个实施方式中，每一组所述多个电迹线112均包括连续的导电线路，该导电线路按图1中所示沿与剖面中显示的多个互连中的每个互连的方向平行的方向延伸。在另一个实施方式中，每一组所述多个电迹线112均包括连续的导电线路，该导电线路按图2中所示沿与剖面中显示的多个互连中的每个互连的方向垂直的方向延伸（见例如下述图2中的元件212）。
根据本发明的实施方式，如图1所示，每一组所述多个互连108均由金属凸块阵列构成，并且导电粘合剂130散布在每个金属凸块之间。在一个实施方式中，每个金属凸块阵列中的每个金属凸块由金属（例如，但不限于，铜、金或镍）构成。导电粘合剂130可以是适于凸块与迹线粘合的材料。在一个实施方式中，导电粘合剂130由各向异性导电粘合剂构成。在一个实施方式中，导电粘合剂130包括的材料可以是例如，但不限于，各向异性导电环氧丙烯酸酯料剂（paste）或薄膜。
第一晶片104和第二晶片106可以是在电子工业中使用的任何适当的独立半导体芯片，并且不必在形式或功能上相同。在一个实施方式中，第一芯片104或第二芯片106是形成在一片单晶硅上的存储单元阵列或微处理器。在另一个实施方式中，第一晶片104或第二晶片106是形成在III-V材料片上的二极管。第一晶片104或第二晶片106可以具有表面，该表面具有形成于其上的微电子集成电路。在一个实施方式中，第一晶片104或第二晶片106的表面可以包括与多个互连108位于晶片的同一侧上的CMOS晶体管阵列。在一个实施方式中，第一晶片104或第二晶片106的厚度约在350-800微米范围内。
在半导体封装体中可以包括多个多晶片构造块。图2说明了根据本发明的实施方式包括一对双晶片构造块的堆叠晶片封装体的剖面图。
参考图2，半导体封装体200包括衬底220。堆叠的多个双晶片构造块（如图2所示，例如双晶片构造块202A+双晶片构造块202B）耦合到衬底220的表面。双晶片构造块202A或202B中的每一个均包括具有第一表面和第二表面的弯曲条带210，每个表面包括多个电迹线212。第一晶片204通过第一组多个互连208耦合到弯曲条带210的第一表面的多个电迹线212。第二晶片206通过第二组多个互连耦合到弯曲条带210的第二表面的多个电迹线。模塑件（molding）218被置于衬底220之上并且包裹堆叠的多个双晶片构造块202A+202B。
根据本发明的实施方式，双晶片构造块202A或202B中的每一个的弯曲条带110的端部通过导电粘合剂214耦合到衬底220的表面。导电粘合剂214可以是适于迹线与迹线粘合的材料。在一个实施方式中，导电粘合剂214包括的材料可以是例如，但不限于，各向异性导电环氧丙烯酸酯料剂或薄膜。
在一个实施方式中，半导体封装体200进一步在衬底220的相反的第二表面上包括焊锡块222阵列。因此，在一个实施方式中，半导体封装体200是球栅阵列（BGA）封装体，如图2所示。然而，应理解本发明的实施方式不限于BGA半导体封装体。根据具体应用的不同，衬底220可以是柔性衬底或刚性衬底。在一个实施方式中，衬底220具有置于其中的多个电迹线，所述多个电迹线用于经由导电粘合剂214与每个弯曲条带210电耦合。
根据本发明的实施方式，双晶片构造块202A或202B中的每一个的弯曲条带110由聚酰亚胺材料构成，并且双晶片构造块202A或202B中的每一个的多个电迹线212由铜构成。在一个实施方式中，铜表面涂覆有镍和金。在一个实施方式中，在双晶片构造块202A或202B中的每一个的第一晶片204和第二晶片206之间存在双晶片构造块202A或202B中的每一个的弯曲条带210，其在双晶片构造块202A或202B中的每一个的第一晶片204和第二晶片206之间的厚度大约在15-75微米的范围内。在该实施方式中，在双晶片构造块202A或202B中的每一个的第一晶片204和第二晶片206之间存在双晶片构造块202A或202B中的每一个的多组所述多个电迹线212中的每一组，其在双晶片构造块202A或202B中的每一个的第一晶片204和第二晶片206之间的厚度大约在10-20微米的范围内。多个电迹线212的实际布局可以基于特定应用而不同。例如，在一个实施方式中，每一组所述多个电迹线112均包括连续的导电线路，该导电线路按图2中所示沿与剖面中显示的多个互连中的每个互连的方向垂直的方向延伸。在另一个实施方式中，每一组所述多个电迹线212均包括连续的导电线路，该导电线路按图1中所示沿与剖面中显示的多个互连中的每个互连的方向平行的方向延伸（见例如上述图1中的元件112）。
在一个实施方式中，如图2所示，双晶片构造块202A或202B中的每一个的多组多个互连208中的每一组均由金属凸块阵列构成，并且导电粘合剂230散布在每个金属凸块之间，如图2所示。在一个实施方式中，每个金属凸块阵列中每个阵列中的每个金属凸块由金属（例如，但不限于，铜、金或镍）构成。导电粘合剂230可以是适于凸块与迹线粘合的材料。在一个实施方式中，导电粘合剂230由各向异性导电粘合剂构成。在一个实施方式中，导电粘合剂230包括的材料可以是例如，但不限于，各向异性导电环氧丙烯酸酯料剂或薄膜。
第一晶片204和第二晶片206可以是例如结合图1中的第一晶片104和第二晶片106进行描述的半导体晶片。每个双晶片构造块（例如202A和202B）可以在堆叠晶片的后表面相互接合，如图2所示。例如，根据本发明的实施方式，双晶片构造块202A和202B在界面216堆叠并耦合。在一个实施方式中，绝缘晶片接合料剂或薄膜（例如环氧树脂）被用于在界面216上耦合双晶片构造块202A和202B。还可以用类似的材料将双晶片构造块202B粘附到衬底220的顶表面。模塑件218还可以由绝缘材料构成。在一个实施方式中，构成模塑件218的材料可以是例如，但不限于，由硅橡胶填充剂构成的环氧树脂。
应理解在本发明的各实施方式的精神和范围内的半导体封装体不限于结合图2进行描述的特定配置。例如，根据本发明的实施方式，多于两个的双晶片构造块彼此互相堆叠以便被封装在单个半导体封装体中。在一个实施方式中，双晶片构造块的一些堆叠被彼此大致邻近地置于单个衬底上以便被封装在单个半导体封装体中。根据本发明的另一实施方式，来自双晶片构造块中的至少一个构造块的弯曲条带的一部分延伸在半导体封装体的外部以用于外部连接。
可以通过耦合工艺来制造多晶片构造块，以便在半导体封装体中使用。图3说明了根据本发明的实施方式的用于表示在制造堆叠晶片封装体的双晶片构造块的方法中使用的操作的流程图300。
参考流程图300的操作302，用于制造堆叠的晶片封装体的双晶片构造块的方法包括提供具有第一表面和第二表面的弯曲条带，每个表面包括多个电迹线。根据本发明的一个实施方式，提供弯曲条带包括提供包含多个铜电迹线的聚酰亚胺材料。在一个实施方式中，铜表面涂覆有镍和金。在一个实施方式中，弯曲条带具有厚度约在15-75微米范围内的区域，所述区域是半导体晶片将被附连到该弯曲条带的位置。在该实施方式中，在所述区域中，每一组所述多个电迹线均具有约10-20微米范围内的厚度。
参考流程图300的操作304，通过第一组多个互连，第一晶片耦合到弯曲条带的第一表面的多个电迹线。根据本发明的实施方式，第一组多个互连包括金属凸块阵列，并且导电粘合剂散布在每个金属凸块之间。在一个实施方式中，金属凸块阵列中的每个金属凸块由金属（例如但不限于铜、金或镍）构成。
参考流程图300的操作306，通过第二组多个互连，第二晶片耦合到弯曲条带的第二表面的多个电迹线。在一个实施方式中，第二组多个互连包括金属凸块阵列，并且导电粘合剂散布在每个金属凸块之间。在一个实施方式中，金属凸块阵列中的每个金属凸块由金属（例如但不限于铜、金或镍）构成。根据本发明的实施方式，将第一晶片和第二晶片耦合到弯曲条带的多个电迹线包括在约1-10MPa范围内的压力下持续约5-20秒加热到约150-200摄氏度范围内的温度。在一个实施方式中，在第一和第二晶片已耦合到弯曲条带后，加热操作执行一次。在可替换的实施方式中，加热操作被执行两次，先是在第一晶片被耦合到弯曲条带后，然后在第二晶片被耦合到弯曲条带后。同样，操作304和306可以按不同的次序执行或者大致同时执行。
在一个实施方式中，在根据操作302、304和306形成双晶片构造块后，双晶片构造块被耦合到衬底的表面。在一个实施方式中，模塑件随后被形成在衬底之上以包裹双晶片构造块。在特定实施方式中，在形成模塑件之前，一个或多个额外的双晶片构造块被堆叠在所述双晶片构造块之上，并且模塑件包裹全部堆叠的双晶片构造块。在一个实施方式中，每个双晶片构造块的弯曲条带的端部通过导电粘合剂耦合到衬底的表面。在另一个实施方式中，焊锡块的阵列形成在衬底的第二表面上，并且所述半导体封装体是BGA封装体。
本发明的实施方式不限于用于半导体封装体中的双晶片构造块。例如，图4说明了根据本发明的实施方式的用于堆叠晶片封装体的四晶片构造块的剖面图。参考图4，用于堆叠晶片封装体的四晶片构造块400包括一对第一晶片404和第二晶片406以及一对第三晶片405和第四晶片407。四晶片构造块400包括用于耦合第一晶片404、第二晶片406、第三晶片405和第四晶片407的弯曲条带410。
因此，公开了用于堆叠晶片封装体的多晶片构造块。根据本发明的实施方式，双晶片构造块包括具有第一表面和第二表面的弯曲条带，每个表面包括多个电迹线。第一晶片通过第一组多个互连耦合到所述弯曲条带的第一表面的多个电迹线。第二晶片通过第二组多个互连耦合到所述弯曲条带的第二表面的多个电迹线。在一个实施方式中，弯曲条带由聚酰亚胺材料构成并且所述多个电迹线由铜构成。在一个实施方式中，多组所述多个互连中的每一组包括金属凸块阵列并且导电粘合剂散布在每个金属凸块之间。

Claims (15)

1.一种包括多个多晶片构造块的堆叠晶片封装体，其中每个多晶片构造块包括：
具有第一表面和第二表面的弯曲条带，每个表面包括多个电迹线；
第一晶片，该第一晶片通过第一组多个互连耦合到所述弯曲条带的所述第一表面的所述多个电迹线；以及
第二晶片，该第二晶片通过第二组多个互连耦合到所述弯曲条带的所述第二表面的所述多个电迹线，
其中所述弯曲条带的所述第一表面和所述第二表面的所述多个电迹线每个包括连续的导电线路，该导电线路沿着所述第一组多个互连和所述第二组多个互连伸展的方向延伸，
其中所述多晶片构造块中的一个堆叠在包括另一弯曲条带的另一多晶片构造块上并且置于衬底上，以及其中所述多晶片构造块中的一个的弯曲条带的端部和所述另一多晶片构造块的另一弯曲条带的端部耦合到所述衬底的表面。
2.根据权利要求1所述的堆叠晶片封装体，其中所述弯曲条带包括聚酰亚胺材料并且所述多个电迹线包括铜。
3.根据权利要求2所述的堆叠晶片封装体，其中在所述第一晶片和所述第二晶片之间具有所述弯曲条带，所述弯曲条带在所述第一晶片和所述第二晶片之间的厚度在15-75微米的范围内，并且其中在所述第一晶片和所述第二晶片之间具有多组所述多个电迹线中的每一组，该多组所述多个电迹线中的每一组在所述第一晶片和所述第二晶片之间的厚度在10-20微米的范围内。
4.根据权利要求1所述的堆叠晶片封装体，其中多组所述多个互连中的每一组包括金属凸块阵列，并且导电粘合剂散布在所述阵列中的至少一些所述金属凸块之间。
5.根据权利要求4所述的堆叠晶片封装体，其中所述导电粘合剂包括各向异性导电粘合剂。
6.根据权利要求4所述的堆叠晶片封装体，其中至少一些所述金属凸块包括从包含铜、金和镍的组中选择的金属。
7.一种用于制造包含多个多晶片构造块的堆叠晶片封装体的方法，该方法包括：
形成多晶片构造块，包括：
提供具有第一表面和第二表面的弯曲条带，每个表面包括多个电迹线；
通过第一组多个互连将第一晶片耦合到所述弯曲条带的第一表面的多个电迹线；以及
通过第二组多个互连将第二晶片耦合到所述弯曲条带的第二表面的多个电迹线，
其中所述弯曲条带的所述第一表面和所述第二表面的所述多个电迹线每个包括连续的导电线路，该导电线路垂直于所述第一组多个互连和所述第二组多个互连伸展的方向延伸，
其中所述多晶片构造块中的一个堆叠在包括另一弯曲条带的另一多晶片构造块上并且置于衬底上，以及其中所述多晶片构造块中的一个的弯曲条带的端部和所述另一多晶片构造块的另一弯曲条带的端部耦合到所述衬底的表面。
8.根据权利要求7所述的方法，该方法还包括：
在所述衬底之上形成模塑件以包裹所述多晶片构造块。
9.根据权利要求8所述的方法，该方法还包括：
在形成所述模塑件前，将一个或多个额外的多晶片构造块堆叠在所述多晶片构造块之上，其中所述模塑件包裹所有堆叠的多晶片构造块。
10.根据权利要求7所述的方法，其中将所述第一晶片和所述第二晶片耦合到所述弯曲条带的多组所述多个电迹线包括在1-10MPa范围内的压力下，在5-20秒的持续时间内，加热到150-200摄氏度范围内的温度。
11.根据权利要求7所述的方法，其中提供所述弯曲条带包括提供包含铜电迹线的聚酰亚胺材料。
12.根据权利要求11所述的方法，其中在所述第一晶片和所述第二晶片之间具有所述弯曲条带，该弯曲条带在所述第一晶片和所述第二晶片之间的厚度在15-75微米的范围内，并且其中在所述第一晶片和所述第二晶片之间具有至少一些所述铜电迹线，该至少一些所述铜电迹线在所述第一晶片和所述第二晶片之间的厚度在10-20微米的范围内。
13.根据权利要求7所述的方法，其中多组所述多个互连中的每一组包括金属凸块阵列，并且导电粘合剂散布在所述阵列中的至少一些所述金属凸块之间。
14.根据权利要求13所述的方法，其中所述导电粘合剂包括各向异性导电粘合剂。
15.根据权利要求14所述的方法，其中至少一些所述金属凸块包括从包含铜、金和镍的组中选择的金属。
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