JP2005093551A - 半導体装置のパッケージ構造およびパッケージ化方法 - Google Patents

半導体装置のパッケージ構造およびパッケージ化方法 Download PDF

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Abstract

【課題】 製造コストの削減、小型軽量化、種々の素子実装に対する汎用化、カスタマイズの容易化、パッケージ化前のテストの容易化、製造コストの削減、構造上の機能性化を図った半導体装置のパッケージ構造およびそのパッケージ化方法を提供する。
【解決手段】 基材が可撓性で電気的絶縁体からなるインターポーザ１０ａの上下面に半導体チップ２０ｂ，２０ａをマウントし、モールド樹脂２４でモールドすることによりＣＯＦを構成し、パッケージ基板４０の上面に半導体チップ２０ｃをマウントし、複数のＣＯＦをパッケージ基板４０の上部に積層配置することによってＳＩＰ（システム・イン・パッケージ）を構成する。
【選択図】 図７

Description

この発明は、チップ状の半導体装置のパッケージ構造およびそのパッケージ化方法に関するものである。
移動体通信システムの端末装置（携帯電話機）などのように半導体装置を用いた電子機器において、その小型軽量化を図る上で半導体装置の高集積化を如何に高めるかがポイントであり、これまでのように半導体回路の微細化が順調に進んでいたときには可能な限りの回路を１チップ化して、実装面積の縮小化、高速化、消費電力の低減化というメリットを生かしてきた。ところが、半導体回路の微細化に伴う製造コストの急騰と設計開発期間の長期化という問題が顕在化してきた。
そこで、複数の半導体チップを３次元実装するＳＩＰ（システム・イン・パッケージ）技術が注目されている。例えば図１５に示すようなフレキシブルなキャリアを用いたＣＳＰ（チップサイズパッケージ）が非特許文献１に示されている。また、図１６に示すような両面チップ搭載型３次元実装パッケージが非特許文献２に示されている。
図１５は、非特許文献１の半導体装置のパッケージ構造を示す断面図である。半導体チップ２０ａ，２０ｂはフレキシブルなインターポーザ１０ａ，１０ｂにそれぞれマウントし、インターポーザ１０ａ，１０ｂの端面を半導体チップ２０ａ，２０ｂの背面へ折り曲げ、さらに層間を半田バンプでスタック接続している。
図１６に示す例では、インターポーザ１０ａ，１０ｂ，１０ｃ，１０ｄの中央部の両面にそれぞれ半導体チップ２０をマウントし、各インターポーザ１０ａ〜１０ｄの周辺部に下方に突出するバンプ３０を形成し、それらのバンプを介してインターポーザの層間を接続している。
NEC Laboratories"世界最小サイズを実現したＬＳＩチップの３次元実装技術の開発について" 、［平成１５年９月９日検索］、インターネット＜ＵＲＬ：http://www.labs.nec.co.jp/Topics/data/r021127/＞ 株式会社ノース"NMTI -製品の概要"［平成１５年９月９日検索］、インターネット＜ＵＲＬ： http://www.northcorp.co.jp/Current/indexJ.htm ＞
このような従来のＳＩＰでは、いずれも構造が複雑であり製造コストが嵩むという問題があった。また、図１５に示した構造では、形成可能なバンプの数が制限されるので、入出力信号線数の多いシステムには適用できないという問題があった。図１６に示した構造では、全体に亙って厚み寸法が厚くなり、層をなすインターポーザ間を接続する部分で相対的に大きな空間を必要とする問題があった。さらに、従来のＳＩＰでは基本的にすべての半導体チップをマウントしてパッケージ化した状態でなければ動作特性の試験や良否判定を行えないので、良品率を向上させる上でこのことが問題となる。例えば、積層する複数の半導体チップのうち例え１つでも不良であればＳＩＰ全体が不良品となって全体の良品率が低下しコストアップにつながる。
また、従来のＳＩＰでは複数種の機能の異なる半導体チップを組み合わせることができるが、ＳＩＰの開発時に所定のチップの組み合わせを前提として開発を行うので、組み上がったＳＩＰは当然に所期の機能を持った装置にしかなり得なかった。
さらに、従来のＳＩＰでは複数の半導体チップを積層配置することによって全体の小型化を図っているが、その積層配置の構造を必ずしも活かしたものではなかった。例えば、ＳＩＰの小型化により半導体チップ周囲の熱抵抗が増加するが、放熱効果を高めるためにモールド樹脂に熱伝導率の高い材料を採用するといった設計が行われるだけであった。
この発明は、製造コストを削減し小型軽量化を図った半導体装置のパッケージ構造およびそのパッケージ化方法を提供することを目的としている。
また、種々の素子実装に対する汎用性を高めてカスタマイズの容易な半導体装置のパッケージ構造およびそのパッケージ化方法を提供することを目的としている。
また、パッケージ化する前の状態で半導体装置のテストを容易にして製造コストを削減できる半導体装置のパッケージ構造およびそのパッケージ化方法を提供することを目的としている。
さらに、複数の半導体素子を積層配置することによって小型化を図るだけでなく、構造上の機能性を高めた半導体装置のパッケージ構造およびそのパッケージ化方法を提供することを目的としている。
この発明は、半導体素子の端子が接続される内部端子と、外部接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成されたインターポーザ（基板）に半導体素子がマウントされてなる半導体素子マウントインターポーザを複数備えた半導体装置のパッケージ構造において、インターポーザは、その基材が可撓性の電気的絶縁体からなり、慨形が略矩形をなすとともに周縁部に外部端子を配列してなり、各半導体素子マウントインターポーザを積層配置し、隣接するインターポーザ間を離間させる端子部材を前記外部端子表面に設けることなく、当該外部端子同士を接合することによって複数の半導体素子マウントインターポーザを一体化したことを特徴としている。
また、この発明は、半導体素子の端子が接続される内部端子と、外部接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成されたインターポーザに半導体素子がマウントされてなる半導体素子マウントインターポーザを備えた半導体装置のパッケージ構造において、上面に搭載される半導体素子マウントインターポーザの外部端子が接続される内部端子と、実装基板への接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とを形成したパッケージ基板を備え、インターポーザは、その基材が可撓性の電気的絶縁体からなり、慨形が略矩形をなすとともに周縁部に前記外部端子を配列してなり、半導体素子マウントインターポーザの外部端子に、半導体素子マウントインターポーザとパッケージ基板とを離間させる端子部材を設けることなく、当該外部端子をパッケージ基板の内部端子に接合したことを特徴としている。
また、この発明は、前記半導体素子マウントインターポーザを複数備え、各インターポーザを前記パッケージ基板上に積層配置したことを特徴としている。
また、この発明は、半導体素子の端子が接続される内部端子と、外部接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成されたインターポーザに半導体素子がマウントされてなる半導体素子マウントインターポーザを備えた半導体装置のパッケージ構造において、上面に搭載される半導体素子マウントインターポーザの外部端子との接続用の内部端子と、実装基板への接続用の外部端子と、外部端子と内部端子との間を電気的に接続する導体配線とを形成したパッケージ基板を備え、インターポーザは、慨形が略矩形をなすとともに周縁部に前記外部端子を配列してなり、半導体素子マウントインターポーザの外部端子とパッケージ基板の内部端子との間をワイヤーを介して接続したことを特徴としている。
また、この発明は、半導体素子の端子が接続される内部端子と、外部接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成されたインターポーザに半導体素子がマウントされてなる半導体素子マウントインターポーザを複数備えた半導体装置のパッケージ構造において、インターポーザの周縁部が挿入されてインターポーザの外部端子が電気的に接続される内部端子を備えたスロット部と、実装基板への接続用の外部端子と、該外部端子とスロット部の内部端子との間を電気的に接続する導体配線とを形成したパッケージ基板を備え、インターポーザは、その基材が可撓性の電気的絶縁体からなり、慨形が略矩形をなすとともに周縁部に外部端子を配列してなり、各インターポーザの外部端子をスロット部の内部端子に導通させたことを特徴としている。
また、この発明は、前記積層配置された半導体素子マウントインターポーザの層間に、そのインターポーザの基材または該基材周囲のモールド材とは熱的特性または機械的特性の異なる機能性層を設けたことを特徴としている。
また、この発明は、前記半導体素子マウントインターポーザと前記パッケージ基板との層間に、熱的特性または機械的特性が前記インターポーザの基材、パッケージ基板、またはインターポーザとパッケージ基板周囲のモールド材のいずれとも異なる機能性層を設けたことを特徴としている。
さらに、この発明は、前記機能性層が２以上の層間に設けられており、これら複数の機能性層は熱的特性または機械的特性の異なる複数種の機能性層を含むことを特徴としている。
この発明によれば、インターポーザの周縁部に外部端子を配列し、その外部端子に、隣接するインターポーザ間を離間させるスペーサとしての、またはインターポーザの全体の剛性を高めるための端子部材を設けることなく、隣接するインターポーザの外部端子同士を接合することによって複数のインターポーザを一体化したことにより、インターポーザの構造自体が簡素化されて、その製造も容易となりコストを削減することができる。また、インターポーザの外部端子の積層部分が薄くなり、より薄型のパッケージ構造が得られる。また、周縁部に外部端子を有する、半導体素子マウントインターポーザはそれ単体で１つのパッケージとして作用するので、外部端子を用いたテストが容易となり、その段階で特性測定および良否判定が可能となる。したがって、良品の半導体素子マウントインターポーザのみを組み合わせてパッケージ化でき、コスト上昇を招くことなく良品率を大幅に向上させることができる。
また、この発明によれば、半導体素子マウントインターポーザをパッケージ基板に搭載することによって、上述の作用効果を奏するとともに、電子機器の実装基板に対して従来通りの方法によって実装可能な、パッケージ化された半導体装置が得られる。
また、この発明によれば、それぞれ半導体素子をマウントした複数のインターポーザをパッケージ基板上に積層配置することによってパッケージ基板の外形寸法を大きくすることなくより多くの半導体素子を集積化できる。
また、この発明によれば、半導体素子マウントインターポーザの外部端子とパッケージ基板の内部端子との間をワイヤーを介して接続したことにより、インターポーザの構造自体が簡素化されて、その製造も容易となり、コストを削減することができる。
また、この発明によれば、パッケージ基板にインターポーザの周縁部が挿入されるスロット部を備え、このスロット部にインターポーザの周縁部を挿入してそれらを一体化する構造としたことによって、半導体素子マウントインターポーザの単位で複数の単位の組み合わせが得られる。そのため、半導体素子マウントインターポーザの単位でテストを行って、良品の単位のみを用いて半導体装置を容易に構成することができる。また、半導体素子マウントインターポーザの単位で外部端子を規格化しておくことによって、その半導体素子マウントインターポーザの汎用性を高めることができる。例えば、最終的に得ようとする装置の特性やスペックに応じて半導体素子マウントインターポーザを選択できるので、設計上の自由度が極めて高くなる。
また、この発明によれば、積層配置された半導体素子マウントインターポーザの層間にそのインターポーザの基材とは熱的特性または機械的特性の異なる機能性層を介在させたことにより、半導体素子マウントインターポーザだけを積層した構造や、それらの周囲をモールドした構造に比べて、熱的特性または機械的特性について機能性の高い半導体装置が得られる。
また、この発明によれば、インターポーザとパッケージ基板との層間に熱的特性または機械的特性がインターポーザ、パッケージ基板、またはそれらの周囲のモールド材とのいずれとも異なる機能性層を介在させたことにより、熱的特性または機械的特性について機能性の高い半導体装置が得られる。
また、この発明によれば、前記機能性層が２以上の層間に設けられていて、それらの複数の機能性層が熱的特性または機械的特性の異なる複数種の機能性層を含んでいることにより、構造的に小型であるだけでなく、より機能性の高い半導体装置が得られる。
第１の実施形態である半導体装置のパッケージ構造およびそのパッケージ化方法について図１〜図３を基に説明する。
図１の（Ａ）はパッケージ化した半導体装置の上面図、（Ｂ）はその正面図、（Ｃ）はその構成部品であるパッケージ基板の上面図、（Ｄ）はパッケージ化した半導体装置全体の正面図である。
インターポーザ１０は後述するようにポリイミドを基材とする可撓性の基板であり、その上面の中央部に半導体チップ２０ｂを、下面の対向する位置に半導体チップ２０ａをそれぞれマウントしている。インターポーザ１０の周縁部（この例では図における左右の二辺に沿った位置）にはインターポーザの外部端子１３を配列形成している。またインターポーザ１０の上面および下面には半導体チップ２０ｂ，２０ａをマウントして、半導体チップの端子と電気的に接続するための内部端子をそれぞれ形成している。それらの内部端子と外部端子１３との間を電気的に接続する導体配線（不図示）をインターポーザ１０の上面、下面または必要に応じて内部の層に形成している。このようにしてＣＯＦ（chip on film）と同等の構造をなしている。このインターポーザとそれにマウントした半導体チップとによる構造体を以下単に「ＣＯＦ」という。
パッケージ基板４０はインターポーザ１０に比べて硬質の基板であり、その上面の周縁部（この例では図における左右の二辺に沿った位置）に内部端子４２を配列形成している。パッケージ基板４０の上面には半導体チップ２０ｃの端子と電気的に導通する内部端子を形成している。さらにパッケージ基板４０の下面には、組み込むべき電子機器の実装基板に対して実装するための外部端子（バンプ）４３を形成している。これらの外部端子４３と内部端子４２との間、半導体チップ２０ｃの端子が導通する内部端子と外部端子４３との間、さらには半導体チップ２０ｃの端子が導通する内部端子と周縁部の内部端子４２との間にはそれぞれ導体配線を形成している。
図１に示した半導体装置は、インターポーザ１０に対して半導体チップ２０ａ，２０ｂをマウントしてＣＯＦを構成する工程と、パッケージ基板４０に対して半導体チップ２０ｃをマウントする工程と、そのパッケージ基板４０に対してＣＯＦのインターポーザ１０の端子部を圧接する工程とによってパッケージ化する。必要に応じて、その後、図１の（Ｄ）に示したように、パッケージ基板４０の上部の全体をモールド樹脂２４でモールドする。
図２の（Ａ）はインターポーザに対する半導体チップのマウント構造を示す部分断面図、（Ｂ）はパッケージ基板に対する半導体チップのマウント構造を示す部分断面図、（Ｃ）はパッケージ基板に対するインターポーザの接続部の構造を示す部分断面図である。（Ｄ）はパッケージ基板に対するインターポーザの接続部の別の構造を示す部分断面図である。
インターポーザ１０の基材１１はポリイミドからなり、（Ａ）に示すようにその上下面に内部端子１２を形成している。半導体チップ２０ａ，２０ｂの端子（パッド）部分には金（Ａｕ）バンプ２２を設けていて、インターポーザ１０の内部端子１２に接合している。インターポーザ１０と半導体チップ２０ａ，２０ｂとの隙間にはアンダーフィル（樹脂接着剤）２３を充填している。この接合には圧接工法や超音波接合工法を用いる。その他に金バンプ２２と内部端子１２との間に導電性接着剤を設ける導電性ペースト接着工法や金バンプの代わりに高温半田（Sn-Ag 半田）バンプを用いる半田接合工法を採用してもよい。
インターポーザ１０の内部端子１２を含む上下の導体配線同士はインターポーザ内部のバンプ（ビア）１４を介して導通させている。
パッケージ基板４０に対する半導体チップのマウント構造はインターポーザ１０に対する半導体チップのマウント構造と同様であり、（Ｂ）に示すようにパッケージ基板４０の上面の内部端子４２に対して半導体チップ２０ｃの金バンプ２２を接合している。半導体チップ２０ｃとパッケージ基板４０との間にはアンダーフィル２３を充填している。
パッケージ基板４０の基材４１の上面には、図２の（Ｃ）に示すようにパッケージ基板の内部端子４２を形成している。またインターポーザ１０の基材１１の下面には外部端子１３を形成している。このインターポーザの外部端子１３をパッケージ基板の内部端子４２に対して圧接することによって電気的・機械的に接合している。インターポーザ１０の上下面の導体はインターポーザの基材１１内部に設けたバンプ１４を介してインターポーザ１０の厚み方向に一体化しているので、圧接の際、内部のバンプ１４部分で大きく変形することがない。そのため、インターポーザの外部端子１３がパッケージ基板の内部端子４２に対して所定箇所に接合荷重を加えることができ、信頼性の高い圧接を行うことができる。
パッケージ基板４０に対するＣＯＦの搭載は、図２の（Ｄ）に示すように半田を介して行ってもよい。すなわちパッケージ基板４０の内部端子４２とインターポーザ１０の外部端子１３との間を半田で導通させてもよい。この場合、予めインターポーザ１０側かパッケージ基板側に半田ボールを形成しておき、両者間を位置合わせして、所定圧力所定温度を印加して接合する。
パッケージ基板４０の基材４１の下面には銅（Ｃｕ）バンプ４３１を形成していて、さらにその周囲に半田ボール４３２を形成している。これらの銅バンプ４３１および半田ボール４３２をグリッドアレイ状に配置することによってＢＧＡタイプのパッケージを構成している。電子機器の実装基板に対してこの半導体装置を実装する際、この半田ボール４３２を介して表面実装する。
図１に示した半導体装置各部の寸法や構造の具体例は次のとおりである。
〈ＣＯＦ〉
(1) サイズ
実装する半導体チップ
１０ｍｍ×１０ｍｍ×５０μｍ〜１００μｍ
インターポーザ
１２ｍｍ×１２ｍｍ×４０μｍ程度
(2) 外部端子
端子数
（３０〜４０）×２辺
（片側の辺にのみ配置する場合は６０〜８０）
端子ピッチ
４００μｍ〜１５０μｍ
〈パッケージ基板側〉
(1) サイズ
マウントする半導体チップ
１０ｍｍ×１０ｍｍ×５０μｍ〜１００μｍ
パッケージ基板自体
１２ｍｍ×１２ｍｍ×２００μｍ〜４００μｍ
(2) ＢＧＡ
ボール数
３００〜４００
〈全体のサイズ〉
１５ｍｍ×１５ｍｍ×（１．２〜１．４ｍｍ）
（マウント後のＣＯＦ下面とパッケージ基板側半導体チップ上面との余裕１００μｍ程度）
このように半導体装置の高さＨは１．２〜１．４ｍｍ程度と薄くすることができる。但し、これは半導体装置中央部の最大高さであり、インターポーザ１０の周縁部はパッケージ基板４０側に屈曲させているので、半導体装置の周縁部の厚み寸法は中央部よりさらに薄くすることができる。
なお、パッケージ基板の上部を樹脂モールドする際、ＣＯＦの外部端子形成部およびパッケージ基板の内部端子形成部のモールド樹脂の厚みを半導体チップ２０ａ，２０ｂ，２０ｃの積層部分（パッケージ基板の中央部）より薄くしてもよい。そのことによりパッケージ化した半導体装置の周縁部の寸法を薄くできる。
次に、パッケージ基板の内部端子に対して外部端子の圧接可能なインターポーザの製造工程について示す。
図３はその工程の各段階での断面図である。まず（ａ）に示すように、厚さ５０μｍ程度の銅板を出発材料とし、（ｂ）に示すようにその両面に感光性レジスト膜を塗布形成し、乾燥後（ｃ）に示すようにマスクを介して露光し、それを現像し、（ｄ）のように所定パターンのレジスト膜を形成する。さらに（ｅ）に示すようにエッチングすることによって不要な銅部分を除去し、レジスト剥離によって（ｆ）のように円錐台形状のバンプ１４を形成する。その後（ｇ）のようにポリイミドをラミネートし、バンプの突出する面に銅箔を重ねてホットプレスする。その後（ｉ）に示すようにフォトリソグラフィにより所定形状にパターン化することによって、ポリイミドを基材とし、その両面に所定の導体パターンを有し、且つ上下の導体を所定箇所で内部バンプによって接合した構造のインターポーザを得る。
図４は第２の実施形態に係る半導体装置のパッケージ構造を示している。図１に示した装置と異なるのは、パッケージ基板４０とインターポーザ１０に設けた端子の配列形状である。すなわちこの図４に示す例では、パッケージ基板４０の周縁部の四辺付近に内部端子４２を配列していて、インターポーザ１０の周縁部の四辺に外部端子１３を配列形成している。このようにパッケージ基板４０側とインターポーザ１０側のそれぞれの端子を四辺に配列することによって、より多数の端子を設けることができる。
なお、第１・第２の実施形態では、パッケージ基板４０側とインターポーザ１０側のそれぞれの端子を長方形状としたが、端子形状はこれに限るものでなく、例えば正方形、円形、長円形、楕円形などであってもよい。また、各端子は一列に配列しなくてもよく、例えば千鳥状に配置してもよい。また、この図４に示した例では、パッケージ基板の上部およびＣＯＦの半導体チップ周囲を露出させたままとしたが、このパッケージ基板の上部およびＣＯＦの半導体チップ周囲を樹脂モールドしてもよい。その際、ＣＯＦの外部端子形成部およびパッケージ基板の内部端子形成部のモールド樹脂の厚みを半導体チップ２０ａ，２０ｂ，２０ｃの積層部分（パッケージ基板の中央部）より薄くでき、その分パッケージ化した半導体装置の周縁部の寸法を薄くできる。
図５は第７の実施形態に係る半導体装置のパッケージ構造を示している。（Ａ）はその上面図、（Ｂ）はその正面図である。図１に示した装置と異なり、この図５に示す例では、インターポーザ１０にマウントした半導体チップ２０ａ，２０ｂの周囲をモールド樹脂２４でモールドしている。このように樹脂モールドすることによって、半導体チップ２０ａ，２０ｂを保護でき、半導体チップ２０ａ，２０ｂは周囲の環境の影響を受けないため、作業環境基準が緩くなり、ＣＯＦのハンドリングが容易となる。
なお、図５では、半導体チップマウントインターポーザとパッケージ基板との境界を明確にするために、半導体チップ２０ｃとモールド樹脂２４との間を敢えて空けて描いているが、パッケージ基板４０側の半導体チップ２０ｃにインターポーザ側のモールド樹脂２４が接していてもよい。そのことによって、パッケージ基板側の半導体チップとインターポーザ側の半導体チップとの電気的絶縁を保ちつつ薄型化を図ることができる。
このように半導体チップをマウントした状態のインターポーザは、その周縁部に外部端子１３を備えているので、このインターポーザ１０の周縁部を圧着して外部端子１３と電気的に導通するテスト装置にかけることによって、ＣＯＦの動作テストを行うことができる。半導体チップをマウントしたパッケージ基板についても、その下面に外部端子を形成しているので、さらに上面にインターポーザ側の外部端子と導通する内部端子を備えているので、それらの端子をテスト装置のプローブに電気的に接続して動作テストを行うことができる。そのため、良品の半導体チップをマウントしたパッケージ基板と良品の半導体チップをマウントしたＣＯＦとを組み合わせてパッケージ化することによって、いずれか一方が不良品、他方が良品といった組み合わせがなくなり、製品としての半導体装置の良品率を高めることができる。
図６は第４の実施形態に係る半導体装置のパッケージ構造を示している。（Ａ）は上面図、（Ｂ）はその正面図である。図５に示した半導体装置と異なり、この図６に示す例では、インターポーザ１０の四辺とパッケージ基板４０の四辺にそれぞれ端子を形成し、互いに接続している。また、この図６に示すに示す例ではインターポーザ１０の四隅を切り欠いた形状としていて、パッケージ基板４０の端子へ接続する際に、端子部に無理な応力がかからずに容易に屈曲できるようにしている。これにより、すべての端子について信頼性の高い接合状態を得ることができる。
この第３・第４実施形態の場合も、パッケージ基板４０の上部およびＣＯＦの半導体チップ周囲を樹脂モールドしてもよい。その際、ＣＯＦの外部端子形成部およびパッケージ基板の内部端子形成部のモールド樹脂の厚みを薄くすれば、その分パッケージ化した半導体装置全体の周縁部の寸法を薄くできる。さらには、パッケージ基板４０の上面とＣＯＦとの隙間にのみ樹脂を充填してパッケージ基板とＣＯＦとを一体化してもよい。
図７は第５の実施形態に係る半導体装置のパッケージ構造を示している。この例では、複数のＣＯＦをパッケージ基板上に積層配置している。パッケージ基板４０の上面には半導体チップ２０ｃをマウントし、その上部をモールド樹脂２４でモールドしている。インターポーザ１０ａの上下面には、半導体チップ２０ｂ，２０ａをマウントし、その周囲をモールド樹脂２４でモールドしている。同様にインターポーザ１０ｂの上下面には、半導体チップ２０ｄ，２０ｅをマウントし、その周囲をモールド樹脂２４でモールドしている。図７の（Ｂ）はパッケージ基板に対する２つのＣＯＦの接合部の構造を示す部分断面図である。この例では、インターポーザ１０ａの基材１１ａの下面に外部端子１３ａ，１３ａ’を形成していて、上面に内部のバンプ１４を介して電気的に導通する上面端子１５と配線導体１６ａを形成している。また、上部のインターポーザ１０ｂの基材１１ｂの下面には外部端子１３ｂを形成していて、上面には端部で内部のバンプ１４を介して外部端子１３ｂと電気的に導通する配線導体１６ａを形成している。パッケージ基板４０の基材４１の上面には内部端子４２，４２’を形成している。
このように複数のＣＯＦをパッケージ基板に積層配置する際、まず最下層のＣＯＦのインターポーザをパッケージ基板に接合する。すなわちインターポーザ１０ａの外部端子１３ａ，１３ａ’をパッケージ基板４０の内部端子４２，４２’にそれぞれ圧接する。次に、上部のインターポーザの外部端子１３ｂを下部のインターポーザの上面端子１５に圧接する。または、パッケージ基板４０に複数のＣＯＦのインターポーザを積層して同時に機械的に押圧し、必要に応じて超音波を印加し、各層間の端子同士を同時に圧接してもよい。
また、各層の端子同士は半田によりろう接（鑞接）してもよい。その際、まず最下層のＣＯＦのインターポーザをパッケージ基板にろう接し、その後、上部のインターポーザの外部端子１３ｂを下部のインターポーザの上面端子１５にろう接する。または、パッケージ基板４０に複数のＣＯＦのインターポーザを積層して同時に押圧するとともに加熱して、各層間の端子同士を同時にろう接してもよい。
このような構造により、下部のインターポーザの配線導体１６ａはバンプ１４、外部端子１３ａ’を介してパッケージ基板側の内部端子４２’に電気的に導通する。また上部のインターポーザの配線導体１６ｂはバンプ１４→端子１３ｂ→端子１５→バンプ１４→端子１３ａ→端子４２の経路で電気的に導通する。
なお、この図７の（Ｂ）に示す例では、上部のインターポーザの配線導体１６ｂをパッケージ基板４０側の端子に導くためにインターポーザ内部のバンプ１４同士が同じ軸上に積層されるように配置したので、圧接時に対向する端子同士の面に適正な押圧力を加えることができ、その圧接を確実に行えるようになる。但し、本願発明はこれに限るものではなく、上部のインターポーザの配線をパッケージ基板まで導くために下部のインターポーザの配線導体を介して所定箇所に引き回すようにしてもよい。また、パッケージ基板の内部端子４２，４２’とインターポーザの外部端子１３ａ，１３ａ’の接合は、図２の（Ｄ）に示したような半田を介してろう接してもよい。同様に下部のインターポーザと上部のインターポーザ間の端子同士を半田を介してろう接してもよい。
また、上述の例では、パッケージ基板４０に対して下部のインターポーザから上部のインターポーザへ順に接合する例を示したが、予めインターポーザ同士を接合してユニット状態にし、そのユニットをパッケージ基板の上面に搭載するようにしてもよい。
また、図７の（Ｂ）に示した例では、各インターポーザに形成した外部端子をパッケージ基板の内部端子に対して独立して接続する例を示したが、例えばバスラインのように同一信号線を共通接続する場合には、ＣＯＦの所定の信号線同士を接続するとともにパッケージ基板上の内部端子に接続するようにしてもよい。さらには、パッケージ基板上の信号線とは独立してインターポーザの所定の信号線同士を接合するようにしてもよい。
図８は第６の実施形態に係る半導体装置のパッケージ構造を示す図である。図７に示したパッケージ構造と異なり、この図８の例では、インターポーザ１０ａ，１０ｂのいずれも、端子をパッケージ基板４０の上面の端子に直接取り付けている。すなわち、パッケージ基板４０の上面には、それぞれのインターポーザの外部端子を接合するための内部端子を形成している。このような構造の場合、パッケージ基板４０の上面に下部のインターポーザ１０ａを取り付け、その後、上部のインターポーザ１０ｂを取り付ける。端子同士の接合には銅（Ｃｕ）の圧接や半田を介しての蝋付けを適用する。
この図８に示した構造では、各インターポーザの外部端子形成部の構造が簡単になるので、その製造が容易となる。また各インターポーザごとに端子配置は独立しているので、インターポーザ毎に端子ピッチが異なる場合でも容易に対応できる。さらに各ＣＯＦ単位でテストを行う際、その端子とテスト装置との電気的接合を容易に行えるようになる。
第５・第６実施形態の場合も、パッケージ基板４０の上部およびＣＯＦの半導体チップ周囲を樹脂モールドしてもよい。その際、ＣＯＦの外部端子形成部およびパッケージ基板の内部端子形成部のモールド樹脂の厚みを薄くすれば、その分パッケージ化した半導体装置全体の周縁部の寸法を薄くできる。
図９は第７の実施形態に係る半導体装置のパッケージ構造およびそのパッケージ化方法について示す図である。この例では、硬質のパッケージ基板を用いることなく、複数のＣＯＦを用いて半導体装置のパッケージ化を行っている。図９の（Ａ）において、実装基板５０は、このパッケージ化した半導体装置を実装すべき電子機器の実装基板（回路基板）である。この例では、実装基板５０の上面に半導体チップ２０ｆをフリップチップボンディングしている。この半導体チップ２０ｆを覆うように実装基板５０上に半導体装置１００を実装する。
図９の（Ｂ）は、下部のインターポーザ１０ａの外部端子部分の構造を示す部分断面図である。インターポーザ１０ａの基材１１の下面には実装基板への実装用の外部端子１７を形成している。この例では、半田ボール接続を行うために、銅バンプ１７１を形成し、その周囲に半田ボール１７２を形成している。インターポーザ１０ａの基材１１の上面には上部のインターポーザの外部端子を接続するための上面端子１５を形成している。このインターポーザ同士の接合構造は図７の（Ｂ）に示したものと同様である。
なお、半導体装置１００は実装基板５０に接続するための端子部以外を樹脂モールドしてもよい。また、半導体装置１００を実装基板５０に実装した後に、半導体装置１００周囲を樹脂モールドしてもよい。
図１０は第８の実施形態に係る半導体装置のパッケージ構造およびそのパッケージ化方法について示す図である。図２に示した例では、インターポーザの下面（パッケージ基板に対向する面）に銅箔を圧接して、その全面を略平坦にしたが、例えば図３の工程（ｇ）に示した段階ではインターポーザ内部のバンプ（ビア）１４の先端部が基材１１の下面から突出している。このような状態のインターポーザを用いてもよい。
図１０においてインターポーザ内部のバンプは、図１０の（Ａ）に示した状態から、インターポーザ１０をパッケージ基板４０側へ所定圧力で押圧することにより、（Ｂ）のように内部のバンプ１４がつぶれて、インターポーザ１０の下面がパッケージ基板４０の上面に圧接される。そのため、バンプを備えながらもインターポーザ１０の厚み寸法を薄くでき、パッケージ化した半導体装置全体の厚みを薄くすることができる。
図１１は第９の実施形態に係る半導体装置のパッケージ構造およびそのパッケージ化方法について示す図である。これまでに示した各実施形態ではインターポーザの外部端子をパッケージ基板の内部端子に対して直接圧接またはろう接したが、この例では、ワイヤボンディングしている。図１１において、インターポーザ１０には、その下面に半導体チップ２０ａ、上面に半導体チップ２０ｂをそれぞれフリップチップボンディングしてＣＯＦを構成している。インターポーザ１０の上面には外部端子を形成している。パッケージ基板４０の下面には外部端子としてバンプ４３を、上面には内部端子をそれぞれ形成している。パッケージ基板４０の上面に上記ＣＯＦを接着し、インターポーザ１０の上面の外部端子とパッケージ基板４０の上面の内部端子とをワイヤーＷで接続している。この後、必要に応じてパッケージ基板４０の上面を樹脂モールドすることによって、ＣＯＦと共にワイヤーボンディング部分全体を保護する。
図１２は第１０の実施形態に係る半導体装置のパッケージ構造の主要部を示す図である。これまでに示した各実施形態ではインターポーザに対して半導体チップをフリップチップボンディング法だけで搭載した例を示したが、この例では、ワイヤボンディングを併用している。図１２の（Ａ）に示す例では、インターポーザ１０の下面に半導体チップ２０ａをフリップチップボンディングしている。上面には半導体チップ２０ｂをダイボンディングし、その上面に半導体チップ２０ｄをさらに接着している。そして、半導体チップ２０ｂとインターポーザ１０の上面の内部端子との間をワイヤーＷ２で接続している。また、半導体チップ２０ｄと２０ｂとの間をワイヤーＷ１で接続している。
（Ｂ）に示す例では、インターポーザ１０の下面に半導体チップ２０ａをフリップチップボンディングしている。上面には半導体チップ２０ｂをフィリップチップボンディングし、その上面に半導体チップ２０ｄをダイボンディングしている。そして、半導体チップ２０ｄとインターポーザ１０の上面の内部端子との間をワイヤーＷで接続している。
なお、（Ａ），（Ｂ）のいずれの例でも、インターポーザ１０のワイヤボンディング側（上面）に別の半導体チップ２０ｅをフリップチップボンディングしているが、この素子はチップコンデンサやなどの半導体チップ以外のチップ素子であってもよい。
この図１２に示したＣＯＦを１枚または複数枚パッケージ基板に搭載することによってパッケージ化する。また、パッケージ基板に複数のＣＯＦを搭載する場合、この図１２に示したタイプのＣＯＦと、既に別の実施形態で示したＣＯＦとを組み合わせてもよい。このように、半導体チップ上に他の半導体チップを直接積層することによって、インターポーザの層数や全体の厚みを増すことなく、多くのチップを内部にパッケージ化できる。
図１３は、第１１の実施形態に係る半導体装置のパッケージ構造およびそのパッケージ化方法を示す２つの断面図である。（Ａ）に示す例では、パッケージ基板４０の上部にスロット台４４を備えている。このスロット台４４には、ＣＯＦａ，ＣＯＦｂ，ＣＯＦｃの一部であるインターポーザ１０ａ，１０ｂ，１０ｃの外部端子を配列形成した周辺部（エッジ部）を挿入するためのスロット４４１，４４２，４４３を設けている。これらのスロットの内面にはインターポーザ１０ａ，１０ｂ，１０ｃの外部端子が接触する端子を備えている。また、パッケージ基板４０にはＣＯＦａ，ＣＯＦｂ，ＣＯＦｃのインターポーザの他方の端部を機械的に固定するためのＣＯＦ保持部４５を設けている。
ＣＯＦａ，ＣＯＦｂ，ＣＯＦｃの外部端子およびスロット内部の端子は規格化しておき、複数種のＣＯＦを選んでスロット台４４のスロットに挿入することによってパッケージ化する。例えは、データ処理用半導体チップを備えたＣＯＦと、メモリチップを備えたＣＯＦと、周辺装置のインターフェイス用チップを備えたＣＯＦとを組み合わせて、１つの機能を果たす半導体装置を構成することができる。
図１３の（Ｂ）に示す例では、パッケージ基板４０の上部にスロット４４１，４４２，４４３をそれぞれ設けている。（Ａ）の場合と異なり、この（Ｂ）の構造では、各スロットをパッケージ基板４０の平面上に配置している。そのため、スロット部を薄くすることができる。
なお、各ＣＯＦはスロットに対して着脱自在としてもよいし、一旦挿入した後にパッケージ基板４０の上部全体を樹脂モールドすることによって、その後に機能変更できないようにしてもよい。
この半導体装置は、所定のＣＯＦを装着した状態で全体の動作テストを行い、テストプログラムによって各ＣＯＦの良否判定を行うようにし、不良とみなされたＣＯＦを交換することによって最終的に所望の機能を有する半導体装置を構成するようにしてもよいが、
各ＣＯＦの単位でそれぞれテスト装置に接続して良否判定を行い、良品のＣＯＦのみを組み合わせて各スロットに挿入すれば、極めて効率よく良品率を高めることができる。
図１４は、第１２の実施形態に係る半導体装置のパッケージ構造を示す断面図である。（Ａ）は３つのＣＯＦ（ＣＯＦａ，ＣＯＦｂ，ＣＯＦｃ）をそれらのインターポーザの端部で電気的且つ機械的に接合している。ここで、６１，６２，６３，６４はそれぞれシート材であり、これらのシート材はＣＯＦのインターポーザの基材とは熱的特性または機械的特性が異なったものである。例えばシート材６１はペルチェ素子であり、ＣＯＦａの半導体チップから生じる熱を吸熱し、半導体装置１００を実装する実装基板側へ効率よく放熱する。また、シート材６２はインターポーザの基材より弾性の高い材料からなり、ＣＯＦａ上面の半導体チップとＣＯＦｂの下面の半導体チップとの間の電気的絶縁および機械的衝撃の吸収を行う。またシート材６３はインターポーザの基材より断熱性の高い材料からなり、ＣＯＦｂやＣＯＦａからの熱を断熱する断熱材として作用する。シート材６４はＣＯＦｃのインターポーザの基材やシート材６３より熱伝導率の高い（熱抵抗の低い）材料からなり、ＣＯＦｃの半導体チップを周囲環境温度になるべく近い温度に保つ。
この半導体装置１００は実装基板へ接続するための端子部以外を樹脂モールドしてもよい。
図１４の（Ｂ）に示す例では、パッケージ基板４０の上面に半導体チップ２０ｃをマウントし、パッケージ基板４０の上部に２つのＣＯＦ（ＣＯＦａ，ＣＯＦｂ）を積層配置している。そして、半導体チップ２０ｃとＣＯＦａとの間にシート材６１、ＣＯＦａとＣＯＦｂとの間にシート材６２をそれぞれ挿入している。但し、この例では各半導体チップの周囲を樹脂モールドしているので、そのモールド樹脂間にシート材６１，６２を挟み込んでいる。これらのシート材６１，６２はＣＯＦａ，ＣＯＦｂのインターポーザの基材およびモールド樹脂とはいずれも熱的特性または機械的特性が異なるものであり、熱的にまたは機械的に新たな機能を付与する。例えば、シート材６１としてモールド樹脂より衝撃吸収性の高い材料を用いることによって半導体チップ２０ｃを衝撃から保護する。またシート材６２としてモールド樹脂より熱抵抗の小さな材料を用いることによって、ＣＯＦａの半導体チップから発せられる熱を上方向へ効率よく放熱させる。
なお、図１４に示した例では、予めシート状に成形したシート材で機能性層を構成したが、半導体チップ表面に所定の機能性材料を塗布することによって、またはモールドすることによって機能性層を構成してもよい。さらにはモールド樹脂の表面に機能性材料を塗布してもよい。
以上に示した各実施形態では、インターポーザに対する半導体チップのマウントをフリップチップマウントによって行ったが、ワイヤボンディングした後、樹脂モールドしてもよい。同様にパッケージ基板側にも半導体チップをワイヤボンディングによりマウントし、樹脂モールドしてもよい。
さらに、パッケージ基板の実装面側には半田ボールをグリッドアレイ状に配列した例を示したが、ピンをグリッド状に配列したピングリッドアレイ（ＰＧＡ）構造にしてもよい。
また、各実施形態では半導体チップのみをマウントした例を示したが、インターポーザとパッケージ基板の一方または両方にチップコンデンサ、チップ抵抗などの受動素子をマウントしてもよい。
さらに、以上に示した各実施形態では、半導体チップ周囲のみまたは半導体装置の全体をモールドする例について述べたが、インターポーザ同士を接続する端子部、またはパッケージ基板とインターポーザとを接続する端子部にのみ樹脂モールドを行って、セキュリティを確保するとともに端子部の耐環境性を高めるようにしてもよい。
第１の実施形態に係る半導体装置のパッケージ構造を示す図 同半導体装置の各部の構造およびパッケージ化方法を示す図 インターポーザの製造工程を示す図 第２の実施形態に係る半導体装置のパッケージ構造を示す図 第３の実施形態に係る半導体装置のパッケージ構造を示す図 第４の実施形態に係る半導体装置のパッケージ構造を示す図 第５の実施形態に係る半導体装置のパッケージ構造を示す図 第６の実施形態に係る半導体装置のパッケージ構造を示す図 第７の実施形態に係る半導体装置のパッケージ構造を示す図 第８の実施形態に係る半導体装置のパッケージ構造の主要部を示す図 第９の実施形態に係る半導体装置のパッケージ構造を示す図 第１０の実施形態に係る半導体装置のパッケージ構造の主要部を示す図 第１１の実施形態に係る半導体装置のパッケージ構造を示す図 第１２の実施形態に係る半導体装置のパッケージ構造を示す図 従来の半導体装置のパッケージ構造を示す図 従来の別の半導体装置のパッケージ構造を示す図
符号の説明
１０−インターポーザ
１１−インターポーザの基材
１２−インターポーザの内部端子
１３−インターポーザの外部端子
１４−インターポーザの内部バンプ（ビア）
１５−インターポーザの上面端子
１６−インターポーザの配線導体
１７−インターポーザの外部端子（バンプ）
１７１−銅バンプ
１７２−半田ボール
２０−半導体チップ
２２−半導体チップのバンプ
２３−アンダーフィル
２４−モールド樹脂
３０−バンプ
３１−スティフナー
４０−パッケージ基板
４１−パッケージ基板の基材
４２−パッケージ基板の内部端子
４３−パッケージ基板の外部端子（バンプ）
４３１−銅バンプ
４３２−半田ボール
４４−スロット体
４４１，４４２，４４３−スロット
４５−ＣＯＦ保持部
５０−実装基板
６１〜６４−シート材
１００−半導体装置

Claims (11)

  1. 半導体素子の端子が接続される内部端子と、外部接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成されたインターポーザに半導体素子がマウントされてなる半導体素子マウントインターポーザを複数備えた半導体装置のパッケージ構造において、
    前記インターポーザは、その基材が可撓性の電気的絶縁体からなり、慨形が略矩形をなすとともに周縁部に前記外部端子を配列してなり、前記各半導体素子マウントインターポーザを積層配置し、隣接するインターポーザ間を離間させる端子部材を前記外部端子表面に設けることなく、当該外部端子同士を接合することによって複数の半導体素子マウントインターポーザを一体化したことを特徴とする半導体装置のパッケージ構造。
  2. 半導体素子の端子が接続される内部端子と、外部接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成されたインターポーザに半導体素子がマウントされてなる半導体素子マウントインターポーザを備えた半導体装置のパッケージ構造において、
    上面に搭載される半導体素子マウントインターポーザの外部端子が接続される内部端子と、実装基板への接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とを形成したパッケージ基板を備え、
    前記インターポーザは、その基材が可撓性の電気的絶縁体からなり、慨形が略矩形をなすとともに周縁部に前記外部端子を配列してなり、前記半導体素子マウントインターポーザの前記外部端子に、前記半導体素子マウントインターポーザと前記パッケージ基板とを離間させる端子部材を設けることなく、当該外部端子を前記パッケージ基板の内部端子に接合したことを特徴とする半導体装置のパッケージ構造。
  3. 前記半導体素子マウントインターポーザを複数備え、各インターポーザを前記パッケージ基板上に積層配置した請求項２に記載の半導体装置のパッケージ構造。
  4. 半導体素子の端子が接続される内部端子と、外部接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成されたインターポーザに半導体素子がマウントされてなる半導体素子マウントインターポーザを備えた半導体装置のパッケージ構造において、
    上面に搭載される半導体素子マウントインターポーザの外部端子との接続用の内部端子と、実装基板への接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とを形成したパッケージ基板を備え、
    前記インターポーザは、慨形が略矩形をなすとともに周縁部に前記外部端子を配列してなり、前記半導体素子マウントインターポーザの前記外部端子と前記パッケージ基板の内部端子との間をワイヤーを介して接続したことを特徴とする半導体装置のパッケージ構造。
  5. 半導体素子の端子が接続される内部端子と、外部接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成されたインターポーザに半導体素子がマウントされてなる半導体素子マウントインターポーザを複数備えた半導体装置のパッケージ構造において、
    前記インターポーザの周縁部が挿入されて前記インターポーザの外部端子が電気的に接続される内部端子を備えたスロット部と、実装基板への接続用の外部端子と、該外部端子と前記スロット部の内部端子との間を電気的に接続する導体配線とを形成したパッケージ基板を備え、
    前記インターポーザは、その基材が可撓性の電気的絶縁体からなり、慨形が略矩形をなすとともに周縁部に前記外部端子を配列してなり、各インターポーザの前記外部端子を前記スロット部の内部端子に導通させたことを特徴とする半導体装置のパッケージ構造。
  6. 前記積層配置された半導体素子マウントインターポーザの層間に、該インターポーザの基材または該基材周囲のモールド材とは熱的特性または機械的特性の異なる機能性層を設けたことを特徴とする請求項１または３に記載の半導体装置のパッケージ構造。
  7. 前記半導体素子マウントインターポーザと前記パッケージ基板との層間に、熱的特性または機械的特性が前記インターポーザの基材、前記パッケージ基板、または前記インターポーザと前記パッケージ基板周囲のモールド材のいずれとも異なる機能性層を設けたことを特徴とする請求項２、４または５に記載の半導体装置のパッケージ構造。
  8. 前記機能性層が２以上の層間に設けられており、これら複数の機能性層は熱的特性または機械的特性の異なる複数種の機能性層を含むことを特徴とする請求項６または７に記載の半導体装置のパッケージ構造。
  9. 半導体素子の端子が接続される内部端子と、外部接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成され、その基材が可撓性の電気的絶縁体からなり、慨形が略矩形をなすとともに周縁部に前記外部端子が配列されてなるインターポーザに半導体素子をマウントして半導体素子マウントインターポーザを構成し、
    隣接するインターポーザ間を離間させる端子部材を前記外部端子表面に設けることなく、当該外部端子同士を接合することによって複数の前記半導体素子マウントインターポーザを積層一体化することを特徴とする半導体装置のパッケージ化方法。
  10. 半導体素子の端子が接続される内部端子と、外部接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成され、基材が可撓性の電気的絶縁体からなり、慨形が略矩形をなすとともに周縁部に前記外部端子が配列されてなるインターポーザに半導体素子をマウントし、
    上面に搭載されるインターポーザの外部端子が接続される内部端子と、実装基板への接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成されたパッケージ基板の前記内部端子に、前記インターポーザの前記外部端子に前記半導体素子マウントインターポーザと前記パッケージ基板とを離間させる端子部材を設けることなく、当該外部端子を接合することを特徴とする半導体装置のパッケージ化方法。
  11. 半導体素子の端子が接続される内部端子と、外部接続用の外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とが形成され、基材が可撓性の電気的絶縁体からなり、慨形が略矩形をなすとともに周縁部に前記外部端子が配列されてなるインターポーザに半導体素子をマウントし、
    前記インターポーザの周縁部が挿入されて前記インターポーザの外部端子が電気的に接続される内部端子を備えたスロット部と、実装基板への接続用の外部端子と、該外部端子と前記スロット部の内部端子との間を電気的に接続する導体配線とが形成されたパッケージ基板の前記スロットに前記インターポーザの外部端子を導通させることを特徴とする半導体装置のパッケージ化方法。
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