JPH06232327A - フレキシブルプリンティングサーキットテープとこれを用いた半導体装置用パッケージ - Google Patents
フレキシブルプリンティングサーキットテープとこれを用いた半導体装置用パッケージInfo
- Publication number
- JPH06232327A JPH06232327A JP5014384A JP1438493A JPH06232327A JP H06232327 A JPH06232327 A JP H06232327A JP 5014384 A JP5014384 A JP 5014384A JP 1438493 A JP1438493 A JP 1438493A JP H06232327 A JPH06232327 A JP H06232327A
- Authority
- JP
- Japan
- Prior art keywords
- package
- tape
- connection
- lsi
- circuit tape
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】実装密度と接続信頼性、接続歩留を向上させる
とともにＦＰＣテープに回路機能を持たせ機能の異った
ＬＳＩチップを搭載できる半導体装置用パッケージとす
る。 【構成】ＦＰＣテープ９ａの両面のＬＳＩチップ１ａ，
１ｂのパッド２との接続部に表面にはんだめっきされた
Ｃｕコアはんだバンプ１３を形成し、このＣｕコアはん
だバンプ１３にＬＳＩチップ１ａ，１ｂのパッド２を位
置決めした後はんだを加熱溶融して接続する。この接続
したＬＳＩチップ１ａ，１ｂを樹脂４でモールド成形す
る事によって実装密度と接続信頼性、接続歩留が高く複
合機能を有する半導体装置用パッケージが得られる。
とともにＦＰＣテープに回路機能を持たせ機能の異った
ＬＳＩチップを搭載できる半導体装置用パッケージとす
る。 【構成】ＦＰＣテープ９ａの両面のＬＳＩチップ１ａ，
１ｂのパッド２との接続部に表面にはんだめっきされた
Ｃｕコアはんだバンプ１３を形成し、このＣｕコアはん
だバンプ１３にＬＳＩチップ１ａ，１ｂのパッド２を位
置決めした後はんだを加熱溶融して接続する。この接続
したＬＳＩチップ１ａ，１ｂを樹脂４でモールド成形す
る事によって実装密度と接続信頼性、接続歩留が高く複
合機能を有する半導体装置用パッケージが得られる。
Description
【０００１】
【産業上の利用分野】本発明はフレキシブルプリンティ
ングサーキットテープとそれを用いた半導体装置用パッ
ケージに関する。
ングサーキットテープとそれを用いた半導体装置用パッ
ケージに関する。
【０００２】
【従来の技術】従来のプラスチック半導体装置用フラッ
トパッケージ（以下、ＰＱＦＰと記す）として種々の例
が開示されている。そのうちの従来例１は、図４
（ａ），（ｂ）に示すように、ＬＳＩチップ１のパッド
２にポリイミドを用いたＴＡＢテープ３によりインナー
リードボンディング（以下、ＩＬＢと記す）された例で
ある。このＩＬＢされたＬＳＩチップ１と別のＩＬＢさ
れたＬＳＩチップ１を互いにＩＬＢされた面を向い合わ
せにして樹脂４で封止してパッケージ形成後アウタリー
ド５同志を接続して１パッケージ，２ＬＳＩチップの半
導体装置用パッケージを形成する。
トパッケージ（以下、ＰＱＦＰと記す）として種々の例
が開示されている。そのうちの従来例１は、図４
（ａ），（ｂ）に示すように、ＬＳＩチップ１のパッド
２にポリイミドを用いたＴＡＢテープ３によりインナー
リードボンディング（以下、ＩＬＢと記す）された例で
ある。このＩＬＢされたＬＳＩチップ１と別のＩＬＢさ
れたＬＳＩチップ１を互いにＩＬＢされた面を向い合わ
せにして樹脂４で封止してパッケージ形成後アウタリー
ド５同志を接続して１パッケージ，２ＬＳＩチップの半
導体装置用パッケージを形成する。
【０００３】従来例２は、図５に示すように、ＩＬＢさ
れたＬＳＩチップ１の面に対して別のＩＬＢされたＬＳ
Ｉチップ１の裏面を向い合わせた状態で樹脂４で封止し
てパッケージ形成後アウタリード５同志を接続して１パ
ッケージ，２ＬＳＩチップの半導体装置用パッケージを
形成する。
れたＬＳＩチップ１の面に対して別のＩＬＢされたＬＳ
Ｉチップ１の裏面を向い合わせた状態で樹脂４で封止し
てパッケージ形成後アウタリード５同志を接続して１パ
ッケージ，２ＬＳＩチップの半導体装置用パッケージを
形成する。
【０００４】従来例３は、図６に示すように、図４
（ｂ）に示す従来例１と同様にＬＳＩチップ１のＩＬＢ
面を向い合わせてそのＩＬＢされたインナリード（ＴＡ
Ｂテープ）６に通常使用されているＦｅ−Ｎｉ合金また
はＣｕ材のリードプレーム７のインナーリードを接属後
樹脂４で封止してパッケージを形成し、１パッケージ，
２ＬＳＩチップの半導体装置用パッケージを形成する
（以上、特開平１−１８４８６０号公報参照）。
（ｂ）に示す従来例１と同様にＬＳＩチップ１のＩＬＢ
面を向い合わせてそのＩＬＢされたインナリード（ＴＡ
Ｂテープ）６に通常使用されているＦｅ−Ｎｉ合金また
はＣｕ材のリードプレーム７のインナーリードを接属後
樹脂４で封止してパッケージを形成し、１パッケージ，
２ＬＳＩチップの半導体装置用パッケージを形成する
（以上、特開平１−１８４８６０号公報参照）。
【０００５】従来例４は、図７（ａ），（ｂ）に示すよ
うに、ＴＡＢテープによりＩＬＢされたＬＳＩチップ１
の裏面同志を接触させた状態で通常のＦｅ−Ｎｉ合金ま
たはＣｕ材のリードフレーム７のインナリードにＩＬＢ
されたインナリード（ＴＡＢテープ）６を接続してから
樹脂４で封止してパッケージを形成し、１パッケージ，
２ＬＳＩチップの半導体装置用パッケージを形成する
（以上、日経マイクロデバイス、１９９１年４月号参
照）。
うに、ＴＡＢテープによりＩＬＢされたＬＳＩチップ１
の裏面同志を接触させた状態で通常のＦｅ−Ｎｉ合金ま
たはＣｕ材のリードフレーム７のインナリードにＩＬＢ
されたインナリード（ＴＡＢテープ）６を接続してから
樹脂４で封止してパッケージを形成し、１パッケージ，
２ＬＳＩチップの半導体装置用パッケージを形成する
（以上、日経マイクロデバイス、１９９１年４月号参
照）。
【０００６】従来例５は、図８に示すように、基板１４
に搭載したＬＳＩチップ１に対して両面に導体層１６を
形成したＴＡＢテープ３を用いてＬＳＩチップ１上のパ
ッド２と基板１４上の基板電極１５を二重に接続し高密
度実装を実現しようとするものである。図９（ａ），
（ｂ），（ｃ）は前述したＴＡＢテープ３の変形例で、
図９（ａ）はＴＡＢテープ３の上面の導体層１６を下面
にもってきた例でこの場合はＬＳＩチップ１のパッド２
をＴＡＢテープ３側に設ける事が容易である。図９
（ｂ）はＬＳＩチップ１のボンディング面の位置に段差
を設けて、インナーリードと導体層１６の厚み方向の位
置の差を解消してボンディング性を改善したものであ
る。図９（ｃ）はＴＡＢテープ３に導体材料を充填した
ビアホール１７を形成してＴＡＢテープ３の上面に設け
た導体層１６のボンディング部をＴＡＢテープ３の下面
に設けた例である（以上、特開平３−９９７３号公報参
照）。
に搭載したＬＳＩチップ１に対して両面に導体層１６を
形成したＴＡＢテープ３を用いてＬＳＩチップ１上のパ
ッド２と基板１４上の基板電極１５を二重に接続し高密
度実装を実現しようとするものである。図９（ａ），
（ｂ），（ｃ）は前述したＴＡＢテープ３の変形例で、
図９（ａ）はＴＡＢテープ３の上面の導体層１６を下面
にもってきた例でこの場合はＬＳＩチップ１のパッド２
をＴＡＢテープ３側に設ける事が容易である。図９
（ｂ）はＬＳＩチップ１のボンディング面の位置に段差
を設けて、インナーリードと導体層１６の厚み方向の位
置の差を解消してボンディング性を改善したものであ
る。図９（ｃ）はＴＡＢテープ３に導体材料を充填した
ビアホール１７を形成してＴＡＢテープ３の上面に設け
た導体層１６のボンディング部をＴＡＢテープ３の下面
に設けた例である（以上、特開平３−９９７３号公報参
照）。
【０００７】
【発明が解決しようとする課題】この従来の構造のＰＱ
ＦＰ半導体装置では、次に列挙する欠点がある。
ＦＰ半導体装置では、次に列挙する欠点がある。
【０００８】（１）メモリのパッケージ当りの容量増加
による実装密度の向上には効果があるが、マイコン，メ
モリのように異品種の２つのＬＳＩチップの混在するパ
ッケージは不可能である。
による実装密度の向上には効果があるが、マイコン，メ
モリのように異品種の２つのＬＳＩチップの混在するパ
ッケージは不可能である。
【０００９】（２）多ピン化、高密度化した構造の半導
体装置用パッケージでは、ＴＡＢリードの設計と製造が
難しく歩留まりが悪い。特に、ＬＳＩチップ周辺だけで
接続する構造の多ピン化、ファインピッチ化に対しては
リードピッチとリード幅を１００μｍ以下にする必要が
ある為歩留の低下が著しい。
体装置用パッケージでは、ＴＡＢリードの設計と製造が
難しく歩留まりが悪い。特に、ＬＳＩチップ周辺だけで
接続する構造の多ピン化、ファインピッチ化に対しては
リードピッチとリード幅を１００μｍ以下にする必要が
ある為歩留の低下が著しい。
【００１０】（３）ステッチ部とＴＡＢリードの接続も
熱圧着である為にリードフレームのステッチ部の平坦性
の悪化とずれにより接続不良が発生し歩留が悪い。又樹
脂封止するとＴＡＢテープのチップ接続部に応力がかか
り接続信頼性が悪くなる。
熱圧着である為にリードフレームのステッチ部の平坦性
の悪化とずれにより接続不良が発生し歩留が悪い。又樹
脂封止するとＴＡＢテープのチップ接続部に応力がかか
り接続信頼性が悪くなる。
【００１１】本発明の目的は、異品種のＬＳＩチップの
混在が可能で、多ピン化、高密度化した構造でも歩留ま
りの低下がなく、接続信頼性の高いフレキシブルプリン
ティングサーキットテープとこれを用いた半導体装置用
パッケージを提供することにある。
混在が可能で、多ピン化、高密度化した構造でも歩留ま
りの低下がなく、接続信頼性の高いフレキシブルプリン
ティングサーキットテープとこれを用いた半導体装置用
パッケージを提供することにある。
【００１２】
【課題を解決するための手段】本発明は、 （１）プラスチックフィルム上に形成された少なくとも
１層の導体パターンからなるリードフレームを有するフ
レキシブルプリンティングサーキットテープにおいて、
前記導体パターンの両面の所定の位置に垂直方向に突出
した金属コアはんだバンプを格子状に設け両面対称と両
面非対称のＬＳＩチップの搭載が可能な接続回路を形成
する。
１層の導体パターンからなるリードフレームを有するフ
レキシブルプリンティングサーキットテープにおいて、
前記導体パターンの両面の所定の位置に垂直方向に突出
した金属コアはんだバンプを格子状に設け両面対称と両
面非対称のＬＳＩチップの搭載が可能な接続回路を形成
する。
【００１３】（２）前記フレキシブルプリンティングサ
ーキットテープを用いた半導体装置用パッケージにおい
て、前記フレキシブルプリンティングサーキットテープ
の表裏両面の金属コアはんだバンプに２個のＬＳＩチッ
プのそれぞれのパットを接続し周囲を樹脂封止する。
ーキットテープを用いた半導体装置用パッケージにおい
て、前記フレキシブルプリンティングサーキットテープ
の表裏両面の金属コアはんだバンプに２個のＬＳＩチッ
プのそれぞれのパットを接続し周囲を樹脂封止する。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１（ａ），（ｂ）は本発明の第１の実施
例の一部切欠き平面図およびそのＡ−Ａ′線断面図であ
る。第１の実施例は、図１（ａ），（ｂ）に示すよう
に、リードプレームに相当するフレキシブルプリンティ
ングサーキット（以下、ＦＰＣと記す）テープ９ａはプ
ラスチックフィルム、例えばポリイミド樹脂１０とその
上に形成された１層のＣｕ薄膜パターン１１から構成さ
れている。まず、このＦＰＣテープ９ａのポリイミド樹
脂１０のＬＳＩチップ１ｂのパッド２と対応する位置に
貫通穴１２を設ける。次に、ＦＰＣテープ９ａのＣｕ薄
膜パターン１１側にドライフィルムを接着し同様にＬＳ
Ｉチップ１ａのパッド２と対応する位置に露光と現像に
より貫通穴１２を設ける。次に、それぞれの貫通穴１２
にめっきによりＣｕを３０〜５０μｍ、その上にＮｉを
３〜５μｍ、さらにの上に共晶Ｐｂ−Ｓｎはんだを２０
〜３０μｍの厚みで披着しＣｕコアはんだバンプ１３を
形成する。次に、ドライフィルムを剥離除去した後、２
個のＬＳＩチップ１ａ，１ｂのパッド２を向い合わせ、
パッド２の間にＣｕコアはんだバンプ１３を形成したＦ
ＰＣテープ９ａを挿入しフリップチップボンダにより位
置決めして不活性ガス中でＣｕコアはんだバンプ１３と
対応するそれぞれのパッド２を加熱溶融してはんだ接続
する。次に、ＬＳＩチップ１ａ，１ｂの周囲を樹脂４で
封止して第１の実施例の半導体装置用パッケージが得ら
れる。
例の一部切欠き平面図およびそのＡ−Ａ′線断面図であ
る。第１の実施例は、図１（ａ），（ｂ）に示すよう
に、リードプレームに相当するフレキシブルプリンティ
ングサーキット（以下、ＦＰＣと記す）テープ９ａはプ
ラスチックフィルム、例えばポリイミド樹脂１０とその
上に形成された１層のＣｕ薄膜パターン１１から構成さ
れている。まず、このＦＰＣテープ９ａのポリイミド樹
脂１０のＬＳＩチップ１ｂのパッド２と対応する位置に
貫通穴１２を設ける。次に、ＦＰＣテープ９ａのＣｕ薄
膜パターン１１側にドライフィルムを接着し同様にＬＳ
Ｉチップ１ａのパッド２と対応する位置に露光と現像に
より貫通穴１２を設ける。次に、それぞれの貫通穴１２
にめっきによりＣｕを３０〜５０μｍ、その上にＮｉを
３〜５μｍ、さらにの上に共晶Ｐｂ−Ｓｎはんだを２０
〜３０μｍの厚みで披着しＣｕコアはんだバンプ１３を
形成する。次に、ドライフィルムを剥離除去した後、２
個のＬＳＩチップ１ａ，１ｂのパッド２を向い合わせ、
パッド２の間にＣｕコアはんだバンプ１３を形成したＦ
ＰＣテープ９ａを挿入しフリップチップボンダにより位
置決めして不活性ガス中でＣｕコアはんだバンプ１３と
対応するそれぞれのパッド２を加熱溶融してはんだ接続
する。次に、ＬＳＩチップ１ａ，１ｂの周囲を樹脂４で
封止して第１の実施例の半導体装置用パッケージが得ら
れる。
【００１６】この構造の半導体装置用バッケージは、ポ
リイミド樹脂１０上に１層のＣｕ薄膜パターン１１を形
成しこのＣｕ薄膜パターン１１上とポリミイド樹脂１０
に貫通穴１２を設けてこの貫通穴１２を通してＣｕ薄膜
パターン１１に接続するＣｕコアはんだバンプ１３が形
成されている。このＣｕはんだバンプ１３とＬＳＩチッ
プ１ａ，１ｂのパッド２との接続方法により両面対象と
両面非対称のＬＳＩチップ１ａ，１ｂのいずれの接続も
可能となる為、メモリの容量増加，メモリとロジックの
複合機能を持った半導体装置用パッケージが容易に得ら
れるようになる。
リイミド樹脂１０上に１層のＣｕ薄膜パターン１１を形
成しこのＣｕ薄膜パターン１１上とポリミイド樹脂１０
に貫通穴１２を設けてこの貫通穴１２を通してＣｕ薄膜
パターン１１に接続するＣｕコアはんだバンプ１３が形
成されている。このＣｕはんだバンプ１３とＬＳＩチッ
プ１ａ，１ｂのパッド２との接続方法により両面対象と
両面非対称のＬＳＩチップ１ａ，１ｂのいずれの接続も
可能となる為、メモリの容量増加，メモリとロジックの
複合機能を持った半導体装置用パッケージが容易に得ら
れるようになる。
【００１７】このＰＱＦＰの寸法は、ＬＳＩチップ寸法
が１５×１５ｍｍ、放熱板外形が２２×２２ｍｍ、リー
ドピッチが０．３ｍｍ、厚み寸法は、ＦＰＣテープ０．
２ｍｍ、ＬＳＩチップが０．５ｍｍ×２個で１ｍｍ、樹
脂厚は、片面で１ｍｍ、全体厚２．２ｍｍが可能とな
る。
が１５×１５ｍｍ、放熱板外形が２２×２２ｍｍ、リー
ドピッチが０．３ｍｍ、厚み寸法は、ＦＰＣテープ０．
２ｍｍ、ＬＳＩチップが０．５ｍｍ×２個で１ｍｍ、樹
脂厚は、片面で１ｍｍ、全体厚２．２ｍｍが可能とな
る。
【００１８】図２（ａ），（ｂ）は本発明の第２の実施
例の一部切欠き平面図およびそのＢ−Ｂ′線断面図であ
る。第２の実施例では図２（ａ），（ｂ）に示すよう
に、ＦＰＣテープ９ｂは図１に示す第１の実施例のＦＰ
Ｃテープ９ａの構造を変更してＣｕ薄膜パターン１１の
両面を被覆したポリイミド樹脂１０から構成されてい
る。まず、このＦＰＣテープ９ｂの両面のポリイミド樹
脂１０とＬＳＩチップ１ａ，１ｂのそれぞれのパッド２
と対応する位置に貫通穴１２を設ける。次に、それぞれ
の貫通穴１２にめっきによりＣｕを３０〜５０μｍ、、
その上にＮｉを３〜５μｍ、さらにその上に共晶Ｐｂ−
Ｓｎはんだを２０〜３０μｍの厚みで披着しＣｕコアは
んだバンプ１３を形成する。この実施例の場合も第１の
実施例と同様Ｃｕコアはんだバンプ１３とＬＳＩチップ
１ａ，１ｂのパッド２との接続方法により両面対称、両
面非対称のＬＳＩチップ１ａ，１ｂのいずれの接続も可
能となり第１の実施例と同じ効果が得られる。
例の一部切欠き平面図およびそのＢ−Ｂ′線断面図であ
る。第２の実施例では図２（ａ），（ｂ）に示すよう
に、ＦＰＣテープ９ｂは図１に示す第１の実施例のＦＰ
Ｃテープ９ａの構造を変更してＣｕ薄膜パターン１１の
両面を被覆したポリイミド樹脂１０から構成されてい
る。まず、このＦＰＣテープ９ｂの両面のポリイミド樹
脂１０とＬＳＩチップ１ａ，１ｂのそれぞれのパッド２
と対応する位置に貫通穴１２を設ける。次に、それぞれ
の貫通穴１２にめっきによりＣｕを３０〜５０μｍ、、
その上にＮｉを３〜５μｍ、さらにその上に共晶Ｐｂ−
Ｓｎはんだを２０〜３０μｍの厚みで披着しＣｕコアは
んだバンプ１３を形成する。この実施例の場合も第１の
実施例と同様Ｃｕコアはんだバンプ１３とＬＳＩチップ
１ａ，１ｂのパッド２との接続方法により両面対称、両
面非対称のＬＳＩチップ１ａ，１ｂのいずれの接続も可
能となり第１の実施例と同じ効果が得られる。
【００１９】図３（ａ），（ｂ）は本発明の第３の実施
例の一部切欠き平面図およびその周辺部の部分拡大断面
図である。第３の実施例は、図３（ａ），（ｂ）に示す
ように、リードフレームに相当するＦＰＣテープ９Ｃに
はポリイミド樹脂１０が３層設けられその間にはＣｕコ
アはんだバンプ１３を形成したＣｕ薄膜パターン１１が
２層形成されている。この実施例では、両面のＣｕ薄膜
パターン１１は片面それぞれ独立して使用する事も可能
であり、一方、ポリイミド樹脂１０の貫通穴１２を介し
て２層のＣｕ薄膜パターン１１を接続して複雑な回路を
構成する事が可能であり、第１，第２の実施例と同様メ
モリとロジックの複合機能を持った半導体装置用パッケ
ージが容易に得られる。またこのＦＰＣテープ９Ｃは、
ポリイミド樹脂１０に貫通穴１２を設けた第１，第２の
実施例と同じ製造方法で製造できる。
例の一部切欠き平面図およびその周辺部の部分拡大断面
図である。第３の実施例は、図３（ａ），（ｂ）に示す
ように、リードフレームに相当するＦＰＣテープ９Ｃに
はポリイミド樹脂１０が３層設けられその間にはＣｕコ
アはんだバンプ１３を形成したＣｕ薄膜パターン１１が
２層形成されている。この実施例では、両面のＣｕ薄膜
パターン１１は片面それぞれ独立して使用する事も可能
であり、一方、ポリイミド樹脂１０の貫通穴１２を介し
て２層のＣｕ薄膜パターン１１を接続して複雑な回路を
構成する事が可能であり、第１，第２の実施例と同様メ
モリとロジックの複合機能を持った半導体装置用パッケ
ージが容易に得られる。またこのＦＰＣテープ９Ｃは、
ポリイミド樹脂１０に貫通穴１２を設けた第１，第２の
実施例と同じ製造方法で製造できる。
【００２０】
【発明の効果】以上説明したように本発明は少なくとも
１層の導体パターンを有するＦＰＣテープの両面にＣｕ
コアはんだパンプを設け、このＣｕコアはんだパンプと
２個のＬＳＩチップのパッドをはんだ接続したプラスチ
ップ半導体装置用パッケージとする事により、次に列挙
する効果が得られる。
１層の導体パターンを有するＦＰＣテープの両面にＣｕ
コアはんだパンプを設け、このＣｕコアはんだパンプと
２個のＬＳＩチップのパッドをはんだ接続したプラスチ
ップ半導体装置用パッケージとする事により、次に列挙
する効果が得られる。
【００２１】（１）ＦＰＣテープに回路基板的機能を持
たせる事が出来るので機能の異ったＬＳＩチップをＦＰ
Ｃテープの両面に搭載する事が出来る。
たせる事が出来るので機能の異ったＬＳＩチップをＦＰ
Ｃテープの両面に搭載する事が出来る。
【００２２】（２）ＦＰＣテープのＣｕコアはんだバン
プとＬＳＩチップのパッドがＬＳＩチップの周辺部だけ
でなくＬＳＩチップの全面にわたって接続出来る為パッ
ドピッチを大きく出来るので、接続歩留まり、接続信頼
性を向上出来る。
プとＬＳＩチップのパッドがＬＳＩチップの周辺部だけ
でなくＬＳＩチップの全面にわたって接続出来る為パッ
ドピッチを大きく出来るので、接続歩留まり、接続信頼
性を向上出来る。
【図１】（ａ），（ｂ）は本発明の第１の実施例の一部
切欠き平面図およびそのＡ−Ａ′線断面図である。
切欠き平面図およびそのＡ−Ａ′線断面図である。
【図２】（ａ），（ｂ）は本発明の第２の実施例の一部
切欠き平面図およびそのＢ−Ｂ′線断面図である。
切欠き平面図およびそのＢ−Ｂ′線断面図である。
【図３】（ａ），（ｂ）は本発明の第３の実施例の一部
切欠き平面図およびその周辺部の部分拡大断面図であ
る。
切欠き平面図およびその周辺部の部分拡大断面図であ
る。
【図４】（ａ），（ｂ）は従来例１の一部切欠き平面図
およびその断面図である。
およびその断面図である。
【図５】従来例２の一部切欠き断面図である。
【図６】従来例３の一部切欠き断面図である。
【図７】（ａ），（ｂ）は従来例４の一部切欠き平面図
およびそのＣ−Ｃ′線断面図である。
およびそのＣ−Ｃ′線断面図である。
【図８】従来例５の断面図である。
【図９】（ａ），（ｂ），（ｃ）は図８のＬＳＩチップ
とＴＡＢテープの接続部の変形例の断面図である。
とＴＡＢテープの接続部の変形例の断面図である。
１，１ａ，１ｂ ＬＳＩチップ ２ パッド ３ ＴＡＢテープ ４ 樹脂 ５ アウタリード ６ インナーリード（ＴＡＢテープ） ７ リードフレーム ９ａ，９ｂ，９ｃ ＦＰＣテープ １０ ポリイミド樹脂 １１ Ｃｕ薄膜パターン １２ 貫通穴 １３ Ｃｕコアはんだバンプ １４ 基板 １５ 基板電極 １６ 導体層 １７ ビアホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/28 Ｚ 8617−4Ｍ Ａ 8617−4Ｍ // Ｈ０１Ｌ 25/065 25/07 25/18
Claims (2)
- 【請求項１】 プラスチックフィルム上に形成された少
なくとも１層の導体パターンからなるリードフレームを
有するフレキシブルプリンティングサーキットテープに
おいて、前記導体パターンの両面の所定の位置に垂直方
向に突出した金属コアはんだバンプを格子状に設け両面
対称と両面非対称のＬＳＩチップの搭載が可能な接続回
路を形成した事を特徴とするフレキシブルプリンテング
サーキットテープ。 - 【請求項２】 請求項１記載のフレキシブルプリンティ
ングサーキットテープを用いた半導体装置用パッケージ
において、前記フレキシブルプリンティングサーキット
テープの表裏両面の金属コアはんだバンプに２個のＬＳ
Ｉチップのそれぞれのパットを接続し周囲を樹脂封止し
た事を特徴とする半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5014384A JPH06232327A (ja) | 1993-02-01 | 1993-02-01 | フレキシブルプリンティングサーキットテープとこれを用いた半導体装置用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5014384A JPH06232327A (ja) | 1993-02-01 | 1993-02-01 | フレキシブルプリンティングサーキットテープとこれを用いた半導体装置用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232327A true JPH06232327A (ja) | 1994-08-19 |
Family
ID=11859563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5014384A Pending JPH06232327A (ja) | 1993-02-01 | 1993-02-01 | フレキシブルプリンティングサーキットテープとこれを用いた半導体装置用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232327A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09252023A (ja) * | 1996-03-15 | 1997-09-22 | Nec Corp | 半導体装置およびその製造方法 |
| JP2000101018A (ja) * | 1998-09-25 | 2000-04-07 | Shindengen Electric Mfg Co Ltd | 電気装置 |
| JP2010157694A (ja) * | 2008-12-31 | 2010-07-15 | Ravikumar Adimula | 積み重ね型ダイパッケージ用のマルチダイ・ビルディングブロック |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225825A (ja) * | 1985-03-29 | 1986-10-07 | Seiko Epson Corp | Ｉｃ実装構造 |
| JPS6267828A (ja) * | 1985-09-20 | 1987-03-27 | Sharp Corp | 半導体デバイスの実装構造 |
| JPH01184860A (ja) * | 1988-01-13 | 1989-07-24 | Hitachi Maxell Ltd | 半導体装置の製造方法 |
-
1993
- 1993-02-01 JP JP5014384A patent/JPH06232327A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225825A (ja) * | 1985-03-29 | 1986-10-07 | Seiko Epson Corp | Ｉｃ実装構造 |
| JPS6267828A (ja) * | 1985-09-20 | 1987-03-27 | Sharp Corp | 半導体デバイスの実装構造 |
| JPH01184860A (ja) * | 1988-01-13 | 1989-07-24 | Hitachi Maxell Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09252023A (ja) * | 1996-03-15 | 1997-09-22 | Nec Corp | 半導体装置およびその製造方法 |
| JP2000101018A (ja) * | 1998-09-25 | 2000-04-07 | Shindengen Electric Mfg Co Ltd | 電気装置 |
| JP2010157694A (ja) * | 2008-12-31 | 2010-07-15 | Ravikumar Adimula | 積み重ね型ダイパッケージ用のマルチダイ・ビルディングブロック |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6414381B1 (en) | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board | |
| US7193320B2 (en) | Semiconductor device having a heat spreader exposed from a seal resin | |
| JP3546131B2 (ja) | 半導体チップパッケージ | |
| US6541848B2 (en) | Semiconductor device including stud bumps as external connection terminals | |
| JP2936320B2 (ja) | 半導体パッケージ | |
| US20030067064A1 (en) | Stack package using flexible double wiring substrate | |
| JP3679199B2 (ja) | 半導体パッケージ装置 | |
| JP2006522478A (ja) | プロセッサ及びメモリパッケージアッセンブリを含む半導体マルチパッケージモジュール | |
| KR940003560B1 (ko) | 적층형 반도체 패키지 및 그 제조방법. | |
| KR100292033B1 (ko) | 반도체칩패키지및그제조방법 | |
| JPH10284544A (ja) | 半導体装置およびその製造方法 | |
| JPH0883865A (ja) | 樹脂封止型半導体装置 | |
| JPH06232327A (ja) | フレキシブルプリンティングサーキットテープとこれを用いた半導体装置用パッケージ | |
| JPH0637233A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2003023243A (ja) | 配線基板 | |
| JP3625714B2 (ja) | 半導体装置 | |
| JP2002289735A (ja) | 半導体装置 | |
| JPH08153826A (ja) | 半導体集積回路装置 | |
| JPH10173087A (ja) | 半導体集積回路装置 | |
| JP2000164786A (ja) | 半導体パッケージ及び半導体装置 | |
| JPH0547836A (ja) | 半導体装置の実装構造 | |
| KR100610917B1 (ko) | 반도체칩과 섭스트레이트 사이의 와이어 본딩 구조 및이를 이용한 반도체패키지, 그리고 그 반도체패키지의제조 방법 | |
| JP2001085604A (ja) | 半導体装置 | |
| JP3965767B2 (ja) | 半導体チップの基板実装構造 | |
| JPH11204565A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950523 |