CN102420006A - 半导体存储装置中的数据输出电路 - Google Patents

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Abstract

一种半导体存储装置中的数据输出电路，包括：第一数据驱动单元，被配置为在第一定时产生第一驱动数据；第一缓冲单元，被配置为通过缓冲第一驱动数据产生第一输出数据；第二数据驱动单元，被配置为在与第一定时不同的第二定时产生第二驱动数据；以及第二缓冲单元，被配置为通过缓冲第二驱动数据来产生第二输出数据。

Description

半导体存储装置中的数据输出电路
本申请是申请号为200810171213.5、申请日为2008年10月27日、发明名称为“半导体存储装置中的数据输出电路”的母案申请的分案申请。
技术领域
本发明涉及一种半导体存储装置，尤其涉及一种半导体存储装置中的数据输出电路。
背景技术
一般而言，诸如DDR SDRAM(双倍数据速率SDRAM)的高级半导体存储装置通过与外部时钟信号的上升沿与下降沿同步地输入/输出数据而具有提高的输入/输出速度。因此，该半导体存储装置产生在外部时钟信号的上升沿上被使能的时钟信号(下文中称为“上升时钟信号”)以及在该外部时钟信号的下降沿上被使能的时钟信号(下文中称为“下降时钟信号”)，并使用DLL(延迟锁相环，Delay Locked Loop)电路来输出数据。
该半导体存储装置通过储存在上升时钟信号被使能时输出的复数个数据(下文中称“上升数据”)以及在下降时钟信号被使能时输出的复数个数据(下文中称为“下降数据”)，并使用管道寄存器按顺序输出所储存的数据，来高速输出数据。
这种传统的半导体存储装置包括复数个数据缓冲器和复数个数据选通时钟信号缓冲器。数据缓冲器与数据选通时钟信号缓冲器分别使用上升时钟信号与下降时钟信号使输出数据与数据选通时钟信号的输出定时彼此相对应。然而，在数据输出电路中需设置大量以上述方式操作的数据缓冲器与数据选通时钟信号缓冲器。因此，当数据缓冲器与数据选通时钟信号缓冲器在特定时间同时操作时，会大量增加该数据输出电路所使用的电力。该现象增加了半导体存储装置的整体功率噪声，并降低了其功率效率。关于使用低功率来操作半导体存储装置的研究不断增多，使得对于半导体存储装置的功率效率而言，先前未被显著考虑的上述问题现在成为一项重要因素。
发明内容
这里说明了一种在半导体存储装置中避免功率噪声的数据输出电路。
根据一个方面，一种半导体存储装置中的数据输出电路可以包括：第一数据驱动单元，被配置为在第一定时产生第一驱动数据；第一缓冲单元，被配置为通过缓冲第一驱动数据信号来产生第一输出数据；第二数据驱动单元，被配置为在第二定时产生第二驱动数据信号，该第二定时与第一定时不同；以及第二缓冲单元，被配置为通过缓冲第二驱动数据信号来产生第二输出数据。
根据另一方面的一种半导体存储装置中的数据输出电路可以包括：定时控制信号产生单元，被配置为产生第一和第二定时控制信号；第一数据驱动单元，被配置为响应于第一定时控制信号，使用内部时钟信号和第一全局线路数据信号来产生第一驱动数据；第一缓冲单元，被配置为通过缓冲第一驱动数据信号来产生第一输出数据信号；第二数据驱动单元，被配置为响应于第二定时控制信号，使用内部时钟信号和第二全局线路数据信号来产生第二驱动数据信号；以及第二缓冲单元，被配置为通过缓冲第二驱动数据信号来产生第二输出数据信号。
根据又一方面的一种半导体存储装置中的数据输出电路可以包括：定时控制信号产生单元，被配置为产生具有复数个位的定时控制信号；定时控制部分，被配置为通过响应于定时控制信号而控制内部时钟信号的定时，来产生定时控制时钟信号；以及数据驱动器，被配置为通过响应于定时控制时钟信号而以一次一位的方式按顺序驱动具有复数个位的数据信号，来产生驱动数据信号。
根据一个方面的半导体存储装置中的数据输出电路包括：第一数据驱动单元，被配置为在第一定时产生第一驱动数据信号；第一缓冲单元，被配置为通过缓冲第一驱动数据信号来产生第一输出数据信号；第二数据驱动单元，被配置为在与第一定时不同的第二定时产生第二驱动数据信号；以及第二缓冲单元，被配置为通过缓冲第二驱动数据信号来产生第二输出数据信号。
根据该方面的数据输出电路还包括：定时控制信号产生单元，被配置为通过产生第一定时控制信号来定义第一数据驱动单元的第一定时，并通过产生第二定时控制信号来定义第二数据驱动单元的第二定时。
根据该方面的数据输出电路，其中，第一数据驱动单元包括：定时控制部分，被配置为通过响应于第一定时控制信号而控制上升时钟信号与下降时钟信号的定时，来产生上升定时控制时钟信号和下降定时控制时钟信号；管道寄存器，被配置为锁存第一全局线路数据信号，并响应于管道输出控制信号来输出上升数据信号和下降数据信号；数据预驱动器，被配置为响应于上升定时控制时钟信号和下降定时控制时钟信号来以一次一位的方式顺序驱动上升数据信号和下降数据信号；以及数据主驱动器，被配置为通过驱动从数据预驱动器输出的数据来产生第一驱动数据信号。
根据该方面的数据输出电路，其中，第二数据驱动单元包括：定时控制部分，被配置为通过响应于第二定时控制信号而控制上升时钟信号和下降时钟信号的定时，来产生上升定时控制时钟信号和下降定时控制时钟信号；管道寄存器，被配置为锁存第二全局线路数据信号，并响应于管道输出控制信号来输出上升数据信号和下降数据信号；数据预驱动器，被配置为响应于上升定时控制时钟信号与下降定时控制时钟信号，来以一次一位的方式顺序驱动上升数据信号和下降数据信号；以及数据主驱动器，被配置为通过驱动从数据预驱动器输出的数据来产生第二驱动数据信号。
根据该方面的数据输出电路，其中，第一输出数据信号的输出定时由第一驱动数据信号进入第一缓冲单元的输入定时确定，且第二输出数据信号的输出定时由第二驱动数据信号进入第二缓冲单元的输入定时确定。
根据另一个方面的一种半导体存储装置中的数据输出电路包括：定时控制信号产生单元，被配置为产生第一和第二定时控制信号；第一数据驱动单元，被配置为响应于第一定时控制信号，使用内部时钟信号和第一全局线路数据信号来产生第一驱动数据信号；第一缓冲单元，被配置为通过缓冲第一驱动数据信号来产生第一输出数据信号；第二数据驱动单元，被配置为响应于第二定时控制信号，使用内部时钟信号和第二全局线路数据信号来产生第二驱动数据信号；以及第二缓冲单元，被配置为通过缓冲第二驱动数据信号来产生第二输出数据信号。
根据该另一个方面的数据输出电路，其中，定时控制单元被配置为产生第一和第二定时控制信号，第一和第二定时控制信号各为具有复数个位的数字信号，且彼此具有不同的逻辑值。
根据该另一个方面的数据输出电路，其中，定时控制单元包括：第一信号产生部分，被配置为响应于由熔丝电路或寄存器电路设定的信号或第一测试信号来产生第一定时控制信号；以及第二信号产生部分，被配置为响应于由熔丝电路或寄存器电路设定的信号或第二测试信号来产生第二定时控制信号。
根据该另一个方面的数据输出电路，其中，第一和第二数据驱动单元被配置为响应于第一和第二定时控制信号来在彼此不同的定时输出第一和第二驱动数据信号。
根据该另一个方面的数据输出电路，其中，第一数据驱动单元还包括被配置为响应于第一定时控制信号使用内部时钟信号来产生第一选通信号的电路；并且第二数据驱动单元还包括被配置为响应于第二定时控制信号使用内部时钟信号来产生第二选通信号的电路。
根据该另一个方面的数据输出电路，其中，第一和第二数据驱动单元被配置为响应于第一和第二定时控制信号来在彼此不同的定时输出第一和第二选通信号。
根据该另一个方面的数据输出电路，其中，第一缓冲单元还包括被配置为通过缓冲第一选通信号来产生第一数据输出选通时钟信号的电路；并且第二缓冲单元还包括被配置为通过缓冲第二选通信号来产生第二数据输出选通时钟信号的电路。
根据该另一个方面的数据输出电路，其中，内部时钟信号包括上升时钟信号和下降时钟信号，且第一数据驱动单元包括：定时控制部分，被配置为通过响应于第一定时控制信号而控制上升时钟信号和下降时钟信号的定时来产生上升定时控制时钟信号和下降定时控制时钟信号；管道寄存器，被配置为锁存第一全局线路数据信号，并响应于管道输出控制信号来输出上升数据信号和下降数据信号；数据预驱动器，被配置为响应于上升定时控制时钟信号和下降定时控制时钟信号来以一次一位的方式顺序驱动上升数据信号和下降数据信号；数据主驱动器，被配置为通过驱动从数据预驱动器输出的数据来产生第一驱动数据信号；时钟信号预驱动器，被配置为驱动上升定时控制时钟信号和下降定时控制时钟信号；以及时钟信号主驱动器，被配置为通过驱动时钟信号预驱动器的输出信号来产生第一选通信号。
根据该另一个方面的数据输出电路，其中，定时控制部分包括：上升定时控制部分，被配置为通过响应于第一定时控制信号而延迟上升时钟信号，来产生上升定时控制时钟信号；以及下降定时控制部分，被配置为通过响应于第一定时控制信号而延迟下降时钟信号，来产生下降定时控制时钟信号。
根据该另一个方面的数据输出电路，其中，内部时钟信号包括上升时钟信号和下降时钟信号，且第二数据驱动单元包括：定时控制部分，被配置为通过响应于第二定时控制信号而控制上升时钟信号和下降时钟信号的定时，来产生上升定时控制时钟信号和下降定时控制时钟信号；管道寄存器，被配置为锁存第二全局线路数据，并响应于管道输出控制信号来输出上升数据信号和下降数据信号；数据预驱动器，被配置为响应于上升定时控制时钟信号和下降定时控制时钟信号，来以一次一位的方式顺序驱动上升数据信号和下降数据信号；数据主驱动器，被配置为通过驱动从数据预驱动器输出的数据来产生第二驱动数据信号；时钟信号预驱动器，被配置为驱动上升定时控制时钟信号和下降定时控制时钟信号；以及时钟信号主驱动器，被配置为通过驱动时钟信号预驱动器的输出信号来产生第二选通信号。
根据该另一个方面的数据输出电路，其中，定时控制部分包括：上升定时控制部分，被配置为通过响应于第二定时控制信号而延迟上升时钟信号，来产生上升定时控制时钟信号；以及下降定时控制部分，被配置为通过响应于第二定时控制信号而延迟下降时钟信号，来产生下降定时控制时钟信号。
根据该另一个方面的数据输出电路，其中，第一输出数据信号和第一数据输出选通时钟信号的输出定时由第一驱动数据信号与第一选通信号进入第一缓冲单元的输入定时确定，并且第二输出数据信号与第二数据输出选通时钟信号的输出定时由第二驱动数据信号与第二选通信号进入第二缓冲单元的输入定时确定。
根据再一方面的半导体存储装置中的数据输出电路，包括：定时控制信号产生单元，被配置为产生具有复数个位的定时控制信号；定时控制部分，被配置为通过响应于定时控制信号而控制内部时钟信号的定时，来产生定时控制时钟信号；以及数据驱动器，被配置为通过响应于定时控制时钟信号而以一次一位的方式顺序驱动具有复数个位的数据信号，来产生驱动数据信号。
根据该再一方面的数据输出电路，其中，定时控制单元包括：编码产生部分，被配置为具有熔丝电路或寄存器电路，并产生编码信号；以及选择器，被配置为响应于测试使能信号来选择性地输出编码信号或测试信号作为定时控制信号。
根据该再一方面的数据输出电路，其中，定时控制信号由复数个信号的组合形成，复数个信号包括一个具有第一逻辑值的信号；且定时控制部分包括复数个单元延迟器，单元延迟器被配置为响应于包括在定时控制信号中的每个信号来延迟从先前级段传送的信号。
根据该再一方面的数据输出电路，还包括：管道寄存器，被配置为锁存全局线路数据信号，并响应于管道输出控制信号来输出具有输入到数据驱动器的复数个位的数据。
根据该再一方面的数据输出电路，其中，数据驱动器包括：数据预驱动器，被配置为响应于定时控制时钟信号以一次一位的方式顺序驱动具有复数个位的数据；以及数据主驱动器，被配置为通过驱动预驱动器的输出数据信号来产生驱动数据信号。
根据该再一方面的数据输出电路，还包括：时钟信号驱动器，被配置为通过驱动内部时钟信号来产生选通信号。
根据该再一方面的数据输出电路，其中，时钟信号驱动器包括：时钟信号预驱动器，被配置为驱动内部时钟信号；以及时钟信号主驱动器，被配置为通过驱动时钟信号预驱动器的输出信号来产生选通信号。
根据该再一方面的数据输出电路，还包括：缓冲单元，被配置为通过缓冲驱动数据信号和选通信号来分别产生输出数据信号和数据输出选通时钟信号。
下面，在“具体实施方式”中说明了这些以及其它特征、方面和实施例。
附图说明
下面，结合附图来说明各特征、方面和实施例，其中：
图1是示出根据一个实施例的半导体存储装置中的数据输出电路的结构的框图。
图2是详细示出可以包括在图1所示电路中的定时控制信号产生单元的图。
图3是详细示出可以包括在图1所示电路中的第一数据驱动单元的图。
图4是详细示出可以包括在图3所示电路中的定时控制部分的图。
图5是示出根据一个实施例的半导体存储装置中的数据输出电路的操作的时序图。
具体实施方式
图1是示出根据一个实施例的半导体存储装置中的数据输出电路11的一种结构的框图，其中，示例性数据输出电路11具有用于以8位驱动并缓冲数据的4个电路。应该理解，本图所示的数据输出电路仅作为示例。
如图1所示，数据输出电路11可以包括定时控制信号产生单元10、第一数据驱动单元21、第二数据驱动单元22、第三数据驱动单元23、第四数据驱动单元24、第一缓冲单元31、第二缓冲单元32、第三缓冲单元33与第四缓冲单元34。
定时控制信号产生单元10可以产生第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”。第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”分别由数字信号的n个位实现，且可以被设定为具有不同的逻辑值。例如，第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”可以包括在不同位置具有第一逻辑值(下文中称为逻辑值1)的信号。根据情况，两对第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”可具有相同的逻辑值。第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”的逻辑值取决于要降低的功率噪声量。
第一数据驱动单元21可以响应于第一定时控制信号“timcnt1<1:n>”根据DLL时钟信号“clk_dll”和第一全局线路数据(下文中称为第一GIO数据信号“data_gio<1:m>”)产生第一驱动数据“data_drv1<1:8>”和第一选通信号“strb1”。第二数据驱动单元22可以响应于第二定时控制信号“timcnt2<1:n>”根据DLL时钟信号“clk_dll”和第二全局线路数据(下文中称为第二GIO数据信号“data_gio2<1:m>”)产生第二驱动数据“data_drv2<1:8>”和第二选通信号“strb2”。第三数据驱动单元23可以响应于第三定时控制信号“timcnt3<1:n>”根据DLL时钟信号“clk_dll”和第三全局线路数据(下文中称为第三GIO数据信号“data_gio3<1:m>”)产生第三驱动数据“data_drv3<1:8>”和第三选通信号“strb3”。第四数据驱动单元24可以响应于第四定时控制信号“timcnt4<1:n>”根据DLL时钟信号“clk_dll”和第四全局线路数据(下文中称第四GIO数据信号“data_gio4<1:m>”)产生第四驱动数据“data_drv4<1:8>”和第四选通信号“strb4”。
第一缓冲单元31可以通过缓冲第一驱动数据信号“data_drv1<1:8>”和第一选通信号“strb1”来产生第一输出数据信号“dout<1:8>”和第一数据输出选通时钟信号“dqs1”。第二缓冲单元32可以通过缓冲第二驱动数据信号“data_drv2<1:8>”和第二选通信号“strb2”来产生第二输出数据信号“dout2<1:8>”和第二数据输出选通时钟信号“dqs2”。第三缓冲单元33可以通过缓冲第三驱动数据信号“data_drv3<1:8>”和第三选通信号“strb3”来产生第三输出数据信号“dout3<1:8>”和第三数据输出选通时钟信号“dqs3”。第四缓冲单元34可以通过缓冲第四驱动数据信号“data_drv4<1:8>”和第四选通信号“strb4”来产生第四输出数据信号“dout4<1:8>”和第四数据输出选通时钟信号“dqs4”。
在该实施例中，DLL时钟信号“clk_dll”可以被示例为半导体存储装置的内部时钟信号。然而，DLL时钟信号“clk_dll”仅为例子，且应该理解该内部时钟信号可根据半导体存储装置中使用的任何时钟信号来实现。DLL时钟信号“clk_dll”(例如：从诸如DLL(延迟锁相环)电路的时钟信号产生装置输出的时钟信号)可以包括：上升时钟信号，其在外部时钟信号“clk_ext”的上升沿具有使能区间；以及下降时钟信号，其在外部时钟信号的下降沿具有使能区间。
第一到第四GIO数据信号“data_gio1<1:m>”到“data_gio4<1:m>”是分别从m个全局线路GIO传送的数据信号。当第一到第四数据驱动单元21到24分别输出数据4次时，第一到第四GIO数据信号“data_gio1<1:m>”到“data_gio4<1:m>”分别由32个数据位组成。即，第一到第四数据驱动单元21到24输出各自分别由8个数据位组成的第一到第四驱动数据信号“data_drv1<1:8>”到“data_drv4<1:8>”各4次。第一到第四数据驱动单元21到24响应于第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”，在不同的时间分别输出第一到第四驱动数据信号“data_drv1<1:8>”到“data_drv4<1:8>”。第一到第四数据驱动单元21到24响应于第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”，在不同的时间分别输出第一到第四选通信号“strb1”到“strb4”。
尽管未详细示出，然而，第一到第四缓冲单元31到34各具有8个数据缓冲器和1个数据选通时钟信号缓冲器，且第一到第四缓冲单元31到34分别输出4次各由8个数据位组成的第一到第四输出数据信号“dout1<1:8>”到“dout4<1:8>”。因为第一到第四驱动数据信号“data_drv1<1:8>”到“data_drv4<1:8>”传送到第一到第四缓冲单元31到34的相关定时不同，所以各缓冲单元的第一到第四输出数据“dout1<1:8>”到“dout4<1:8>”的缓冲定时可以不同。此外，各缓冲单元的第一到第四数据输出选通时钟信号“dqs1”到“dqs4”的缓冲定时也可以不同。
即，该数据输出电路不同时输出数据，且其对每组8个驱动数据信号和1个选通信号指定不同的驱动定时。此外，该数据输出电路可以对每组8个输出数据信号和1个数据输出选通时钟信号指定不同的输出定时。因此，可降低该数据输出电路中的峰值电流，并可避免、或至少明显降低功率噪声。
参考图2，定时控制信号产生单元10可以包括第一信号产生部分110、第二信号产生部分120、第三信号产生部分130和第四信号产生部分140。
第一信号产生部分110可以响应于由熔丝电路(fuse circuit)或寄存器电路设定的信号或n个第一测试信号“tst1<1:n>”，产生第一定时控制信号“timcnt1<1:n>”。第一信号产生部分110可以包括：n个第一编码产生部分112，其各具有熔丝电路或寄存器电路并产生n个第一编码信号“code1<1:n>”；以及n个第一选择器114，其可以响应于测试使能信号“tsten”来选择性地输出该n个第一编码信号“code1<1:n>”或该n个第一测试信号“tst1<1:n>”作为第一定时控制信号“timcnt1<1:n>”。
第二信号产生部分120可以响应于由熔丝电路或寄存器电路设定的信号或n个第二测试信号“tst2<1:n>”，产生第二定时控制信号“timcnt2<1:n>”。第二信号产生部分120可以包括：n个第二编码产生部分122，其具有熔丝电路或寄存器电路，并产生n个第二编码信号“code2<1:n>”；以及n个第二选择器124，其可以响应于测试使能信号“tsten”来选择性地输出该n个第二编码信号“code2<1:n>”或该n个第二测试信号“tst2<1:n>”作为第二定时控制信号“timcnt2<1:n>”。
第三信号产生部分130可以响应于由熔丝电路或寄存器电路设定的信号或n个第三测试信号“tst3<1:n>”来产生第三定时控制信号“timcnt3<1:n>”。第三信号产生部分130可以包括：n个第三编码产生部分132，其各具有熔丝电路或寄存器电路，并产生n个第三编码信号“code3<1:n>”；以及n个第三选择器134，其可以响应于测试使能信号“tsten”来选择性地输出该n个第三编码信号“code3<1:n>”或该n个第三测试信号“tst3<1:n>”作为第三定时控制信号“timcnt3<1:n>”。
第四信号产生部分140可以响应于由熔丝电路或寄存器电路设定的信号或n个第四测试信号“tst4<1:n>”，产生第四定时控制信号“timcnt4<1:n>”。第四信号产生部分140可以包括：n个第四编码产生部分142，其各具有熔丝电路或寄存器电路，并产生n个第四编码信号“code4<1:n>”；以及n个第四选择器144，其可以响应于测试使能信号“tsten”来选择性地输出该n个第四编码信号“code4<1:n>”或该n个第四测试信号“tst4<1:n>”作为第四定时控制信号“timcnt4<1:n>”。
在具有上述结构的定时控制信号产生单元10中，在测试开始后，测试使能信号“tsten”被使能，且第一到第四测试信号“tst1<1:n>”到“tst4<1:n>”被分别输出作为第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”。
在测试结束后，测试使能信号“tsten”被禁止，且第一到第四编码信号“code1<1:n>”到“code4<1:n>”被分别输出作为第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”。
如上所述，可以通过定时控制信号产生单元10的强制控制来产生第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”。即，通过设定第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”的不同逻辑值，可以以不同的定时来输出第一到第四输出数据信号“dout1<1:8>”到“dout4<1:8>”。此外，通过对两对第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”给定相同的逻辑值，可以以相同的定时来输出两对第一到第四输出数据信号“dout1<1:8>”到“dout4<1:8>”。
图3是详细示出根据实施例的图1所示第一数据驱动单元的图。参考图3，为了说明简单，认为第一数据驱动单元代表了第二到第四数据驱动单元。该图中所示结构涉及：接收m个第一GIO数据位“data_gio1<1:m>”中的4个数据位“data_gio1<1:4>”并输出第一驱动数据信号“data_drv1<1:8>”的1位“data_drv1<1>”的部分。
如图3所示，第一数据驱动单元21可以包括：定时控制部分211、管道寄存器212、数据预驱动器213、数据主驱动器214、时钟信号预驱动器215以及时钟信号主驱动器216。
定时控制部分211可以通过响应于第一定时控制信号“timcnt1<1:n>”而控制上升时钟信号“rclk”和下降时钟信号“fclk”，来产生上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”。
管道寄存器212可以响应于可按顺序被使能的4个管道输出控制位“pout<1:4>”，来同时锁存(latch)第一GIO数据信号“data_gio1<1:m>”中的4个数据位“data_gio1<1:4>”，并且以一次一位的方式顺序输出该锁存数据的上升数据位“rdata<1:2>”和下降数据位“fdata<1:2>”。
数据预驱动器213响应于上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”来以一次一位的方式按顺序驱动上升数据位“rdata<1:2>”和下降数据位“fdata<1:2>”。
数据主驱动器214可以通过驱动从数据预驱动器213输出的数据来产生第一驱动数据信号“data_drv1<1:8>”的一位“data_drv1<1>”。
时钟信号预驱动器215可以驱动上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”。
时钟信号主驱动器216可以通过驱动时钟信号预驱动器215的输出信号来产生第一选通信号“strb1”。
上面说明的第一数据驱动单元可以具有1个管道寄存器212、1个数据预驱动器213和1个数据主驱动器214，但在本实施例中，第一数据驱动单元21将分别设置有8个管道寄存器212、8个数据预驱动器213和8个数据主驱动器214。另一方面，分别设置了1个定时控制部分211、1个时钟信号预驱动器215和1个时钟信号主驱动器216。数据预驱动器213和数据主驱动器214可以一起被称为数据驱动器217，而时钟信号预驱动器215和时钟信号主驱动器216可以一起被称为时钟信号驱动器218。即，数据驱动器217可以响应于上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”，通过以一次一位的方式按顺序驱动上升数据位“rdata<1:2>”和下降数据位“fdata<1:2>”，来产生第一驱动数据信号“data_drv1<1:8>”的一位“data_drv1<1>”。
时钟信号驱动器218可以通过驱动上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”来产生第一选通信号“strb1”。
管道寄存器212可以同时锁存同时输入的4个第一GIO数据位“data_gio<1:4>”，并以一次一位的方式顺序输出上升数据位“rdata<1:2>”和下降数据位“fdata<1:2>”。之后，数据预驱动器213可以响应于上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”，来驱动该以一次一位的方式顺序输入的上升数据位“rdata<1:2>”和下降数据位“fdata<1:2>”。时钟信号预驱动器215可以驱动上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”。
上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”是从定时控制部分211输出的时钟信号，且其相对于上升时钟信号“rclk”和下降时钟信号“fclk”延迟了预定时间。
数据预驱动器213和时钟信号预驱动器215与上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”同步地操作。因此，数据预驱动器213和时钟信号预驱动器215的驱动定时分别取决于上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”的触发定时。数据主驱动器214与时钟信号主驱动器216的驱动定时可以分别取决于数据和时钟信号的输入定时(即数据预驱动器213和时钟信号预驱动器215的驱动定时)。于是，数据主驱动器214和时钟信号主驱动器216具有分别取决于上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”的触发定时的驱动定时。因此，从第一数据驱动单元21接收第一驱动数据信号“data_drv1<1:8>”和第一选通信号“strb1”的第一缓冲单元31的缓冲定时也是取决于上升定时控制时钟信号“clk_rtim”和下降定时控制时钟信号“clk_ftim”的触发定时。
如上所述，第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”可以具有不同的逻辑值，且因此在第一到第四数据驱动单元21到24中的上升定时控制时钟信号“clk_rtim”与下降定时控制时钟信号“clk_ftim”可以具有不同的触发定时。当第一到第四数据驱动单元21到24中的上升定时控制时钟信号“clk_rtim”与下降定时控制时钟信号“clk_ftim”具有不同的触发定时时，第一到第四数据驱动单元21到24可以以不同的定时操作，且第一到第四缓冲单元31到34相应地在不同的定时操作。因此，该数据输出电路不同时输出每个数据位的数据，而是在不同时间以复数个位单元来输出数据，从而降低峰值电流量并防止功率噪声。第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”的逻辑值可以被设定为根据对特定实现可容许的峰值电流量与功率噪声进行变化，且可对两个定时控制信号给定相同的值。
参考图4，定时控制部分211可以包括：上升定时控制部分2112，其可以通过响应于第一定时控制信号“timcnt1<1:n>”延迟上升时钟信号“rclk”，来产生上升定时控制时钟信号“clk_rtim”；以及下降定时控制部分2114，其可以通过响应于第一定时控制信号“timcnt1<1:n>”延迟下降时钟信号“fclk”，来产生下降定时控制时钟信号“clk_ftim”。
上升定时控制部分2112可以包括n个单元延迟器“UDLY<1:n>”，其响应于包括在第一定时控制信号“timcnt1<1:n>”中的每个位来延迟从先前级段传送的信号。各单元延迟器“UDLY<1:n>”可以包括第一到第三与非门“ND1”到“ND3”。
第一与非门“ND1”可以接收上升时钟信号“rclk”和包括在第一定时控制信号“timcnt1<1:n>”中的任一位。第二与非门“ND2”接收第一与非门“ND1”的输出信号和从先前的单元延迟器传送的信号。第三与非门“ND3”接收第二与非门“ND2”的输出信号以及外部电源电压VDD。
在某些实施例中，单元延迟器“UDLY<1>”的第二与非门“ND2”在第一步骤可以接收外部电源电压VDD，而不是在前步骤该单元延迟器的输出信号。单元延迟器“UDLY<n>”的第三与非门“ND3”在最终步骤可以输出上升定时控制时钟信号“clk_rtim”。
下降定时控制部分2114可以具有与上升定时控制部分2112相同的结构，但是其不同处在于下降定时控制部分2114可以接收下降时钟信号“fclk”而不是上升时钟信号“rclk”，并输出下降定时控制时钟信号“clk_ftim”而不是上升定时控制时钟信号“clk_rtim”。为了使说明简明并且易懂，下面不说明下降定时控制部分2114的结构。
在第一定时控制信号“timcnt1<1:n>”中仅包括1个逻辑值为1的位。因此，上升时钟信号“rclk”或下降时钟信号“fclk”通过的延迟元件数是根据具有逻辑值1的位是在哪位来确定的。因此，上升定时控制时钟信号“clk_rtim”与下降定时控制时钟信号“clk_ftim”的触发定时以此方式确定。
第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”可以包括在不同位置处的具有逻辑值1的该位，其中，第一到第四数据驱动单元21到24所使用的上升定时控制时钟信号“clk_rtim”与下降定时控制时钟信号“clk_ftim”的触发定时可以不同，且第一到第四数据驱动单元21到24和第一到第四缓冲单元31到34的操作定时可以分别不相同。
图5示出在所有的第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”都具有相同的逻辑值(A)时，具有第一到第四数据输出选通时钟信号“dqs1”到“dqs4”的传统电路的峰值电流量。
如这里说明的实施例，图5也示出了当第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”的其中两个各具有相同的逻辑值(B)时，以及当第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”具有不同逻辑值时，第一到第四数据输出选通时钟信号“dqs1”到“dqs4”以及与该时钟信号相对应的峰值电流量。如图所示，如在这里说明的具体实施例中，当第一到第四定时控制信号“timcnt1<1:n>”到“timcnt4<1:n>”具有不同逻辑值时，数据输出电路中的峰值电流量较低。此外，可预期在这种实施例中的功率噪声也较低。
如上所述，根据这里说明的实施例构造的数据输出电路可以将从全局线路输出的数据分为某些单元，并对各单元给定不同的驱动和缓冲定时，使得可以降低输出数据中产生的峰值电流量，并避免或限制功率噪声。因此，可降低相关半导体存储装置中的整体功率噪声，并提高功率效率，使得可以有效地支持实现能以低功率操作的半导体存储装置。
虽然上面说明了特定的实施例，但应该理解这些实施例仅作为例子。因此，这里说明的装置与方法不应限于所说明的实施例。相反地，这里说明的装置和方法只应该根据结合上述说明书与附图的所附权利要求书进行限制。

Claims (8)

1.一种半导体存储装置中的数据输出电路，包括：
定时控制信号产生单元，被配置为产生具有复数个位的定时控制信号；
定时控制部分，被配置为通过响应于所述定时控制信号而控制内部时钟信号的定时，来产生定时控制时钟信号；以及
数据驱动器，被配置为通过响应于所述定时控制时钟信号而以不同定时驱动具有复数个位的数据信号，来产生驱动数据信号。
2.根据权利要求1所述的数据输出电路，其中，所述定时控制单元包括：
编码产生部分，被配置为具有熔丝电路或寄存器电路，并产生编码信号；以及
选择器，被配置为响应于测试使能信号来选择性地输出所述编码信号或测试信号作为所述定时控制信号。
3.根据权利要求1所述的数据输出电路，其中，所述定时控制信号由复数个信号的组合形成，所述复数个信号包括一个具有第一逻辑值的信号；且
所述定时控制部分包括复数个单元延迟器，所述单元延迟器被配置为响应于包括在所述定时控制信号中的每个信号来延迟从先前级段传送的信号。
4.根据权利要求1所述的数据输出电路，还包括：
管道寄存器，被配置为锁存全局线路数据信号，并响应于管道输出控制信号来输出具有输入到所述数据驱动器的复数个位的数据。
5.根据权利要求1所述的数据输出电路，其中，所述数据驱动器包括：
数据预驱动器，被配置为响应于所述定时控制时钟信号以一次一位的方式顺序驱动具有复数个位的所述数据；以及
数据主驱动器，被配置为通过驱动所述预驱动器的输出数据信号来产生所述驱动数据信号。
6.根据权利要求1所述的数据输出电路，还包括：
时钟信号驱动器，被配置为通过驱动所述内部时钟信号来产生选通信号。
7.根据权利要求6所述的数据输出电路，其中，所述时钟信号驱动器包括：
时钟信号预驱动器，被配置为驱动所述内部时钟信号；以及
时钟信号主驱动器，被配置为通过驱动所述时钟信号预驱动器的输出信号来产生所述选通信号。
8.根据权利要求6所述的数据输出电路，还包括：
缓冲单元，被配置为通过缓冲所述驱动数据信号和所述选通信号来分别产生输出数据信号和数据输出选通时钟信号。
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