KR20160091588A - 반도체 장치 - Google Patents

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KR20160091588A KR1020150011874A KR20150011874A KR20160091588A KR 20160091588 A KR20160091588 A KR 20160091588A KR 1020150011874 A KR1020150011874 A KR 1020150011874A KR 20150011874 A KR20150011874 A KR 20150011874A KR 20160091588 A KR20160091588 A KR 20160091588A
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Abstract

반도체 장치는 제1 라이징클럭, 제1 폴링클럭, 제1 라이징데이터 및 제1 폴링데이터를 출력하는 제1 채널, 제2 라이징클럭, 제2 폴링클럭, 제2 라이징데이터 및 제2 폴링데이터를 출력하는 제2 채널 및 상기 제1 라이징클럭, 상기 제1 폴링클럭, 상기 제1 라이징데이터 및 상기 제1 폴링데이터를 입력 받아 출력데이터를 생성하여 패드부를 통해 외부로 출력하거나, 상기 제2 라이징클럭, 상기 제2 폴링클럭, 상기 제2 라이징데이터 및 상기 제2 폴링데이터를 입력 받아 상기 출력데이터를 생성하여 상기 패드부를 통해 외부로 출력하는 입출력제어부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
최근, 반도체 장치는 성능 향상을 위해 계속하여 높은 대역폭이 요구되고 있는데, 높은 대역폭을 지원하기 위해서는 반도체 장치의 I/O 라인(Input/Output line) 개수를 확장함으로써 가능하다. 이와 같이, I/O 라인 개수가 확장된 반도체 장치를 멀티채널 와이드(multi channel wide) I/O 반도체 장치라고 한다. 또한, 멀티채널 와이드 I/O 반도체 장치는 다수의 메모리 단위블록을 구비하고, 다수의 메모리 단위블록들은 상호 간의 간섭없이 각각 독립적인 동작이 가능하다. 이때, 각각의 메모리 단위블록을 채널(channel)이라 한다.
한편, 집적회로에서 적층되는 다수의 반도체 장치들간의 다양한 내부신호 및 전원들을 공급하기 위하여 범프패드를 사용하고 있는데 이러한 범프패드들은 고속동작 및 고집적화를 위하여 직경이 수십 마이크로미터(μm) 크기로 설계된다.
이와 같은 수십 마이크로미터(μm) 크기의 범프패드들은 테스트장비의 프로브핀으로 프로빙할 수 없을 정도로 그 크기가 매우 작기 때문에 일반적인 반도체 장치는 범프패드보다 크기가 큰 프로브패드를 별도로 구비하여 반도체 장치를 테스트하고 있다.
본 발명은 테스트모드에서 리드 동작 시 출력데이터를 프로브패드를 통해 출력함으로써 프로브 테스트를 수행할 수 있는 반도체 장치를 제공한다.
이를 위해 본 발명은 제1 라이징클럭, 제1 폴링클럭, 제1 라이징데이터 및 제1 폴링데이터를 출력하는 제1 채널, 제2 라이징클럭, 제2 폴링클럭, 제2 라이징데이터 및 제2 폴링데이터를 출력하는 제2 채널 및 상기 제1 라이징클럭, 상기 제1 폴링클럭, 상기 제1 라이징데이터 및 상기 제1 폴링데이터를 입력 받아 출력데이터를 생성하여 패드부를 통해 외부로 출력하거나, 상기 제2 라이징클럭, 상기 제2 폴링클럭, 상기 제2 라이징데이터 및 상기 제2 폴링데이터를 입력 받아 상기 출력데이터를 생성하여 상기 패드부를 통해 외부로 출력하는 입출력제어부를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 제1 채널로부터 제1 라이징데이터, 제1 폴링데이터, 제1 라이징클럭 및 제1 폴링클럭을 입력 받아 출력데이터를 생성하거나, 제2 채널로부터 제2 라이징데이터, 제2 폴링데이터, 제2 라이징클럭 및 제2 폴링클럭을 입력 받아 상기 출력데이터를 생성하는 입출력제어부 및 상기 출력데이터를 외부로 출력하는 패드부를 포함하는 반도체 장치를 제공한다.
또한, 본 발명은 제1 라이징클럭, 제1 폴링클럭, 제1 라이징데이터 및 제1 폴링데이터를 입력 받아 출력데이터를 생성하거나, 제2 라이징클럭, 제2 폴링클럭, 제2 라이징데이터 및 제2 폴링데이터를 입력 받아 상기 출력데이터를 생성하여 외부로 출력하는 입출력제어부를 포함하는 반도체 장치를 제공한다.
본 발명에 의하면 테스트모드에서 리드 동작 시 출력데이터를 프로브패드를 통해 출력함으로써 프로브 테스트를 수행할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체 장치에 포함되는 제1 데이터입출력부의 구성을 도시한 도면이다.
도 3은 도 1에 도시된 반도체 장치에 포함되는 입출력제어부의 구성을 도시한 블럭도이다.
도 4는 도 3에 도시된 입출력제어부에 포함되는 데이터합성부의 구성을 도시한 회로도이다.
도 5는 도 3에 도시된 입출력제어부에 포함되는 출력버퍼의 구성을 도시한 회로도이다.
도 5은 도 3에 도시된 입출력제어부에 포함되는 출력데이터생성부의 구성을 도시한 블럭도이다.
도 7 및 도 8은 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 제1 채널(10), 제2 채널(20), 입출력제어부(30) 및 패드부(40)를 포함할 수 있다.
제1 채널(10)은 제1 메모리영역(11) 및 제1 데이터입출력부(12)를 포함할 수 있다.
제1 메모리영역(11)은 다수의 메모리셀을 포함하고 테스트모드에서 리드 동작 시 제1 내부데이터(ID1<1:8>)를 출력한다.
제1 데이터입출력부(12)는 제1 내부데이터(ID1<1:8>)로부터 제1 라이징데이터(RID1<1:4>) 및 제1 폴링데이터(FID1<1:4>)를 추출할 수 있다. 여기서, 제1 라이징데이터(RID1<1:4>)는 제1 내부데이터(ID1<1:8>) 중 홀 수번째 내부데이터(ID1<1>,ID1<3>,ID1<5>,ID1<7>)로부터 생성되고, 제1 폴링데이터(FID1<1:4>)는 제1 내부데이터(ID1<1:8>) 중 짝 수번째 내부데이터(ID1<2>,ID1<4>,ID1<6>,ID1<8>)로부터 생성될 수 있다. 그리고, 제1 라이징데이터(RID1<1:4>)는 일반적인 반도체 장치에 있어서 클럭의 라이징엣지에 동기 되어 입출력 되는 데이터로 설정될 수 있고, 제1 폴링데이터(FID1<1:4>)는 일반적인 반도체 장치에 있어서 클럭의 폴링엣지에 동기 되어 입출력 되는 데이터로 설정될 수 있다.
그리고, 제1 데이터입출력부(12)는 외부클럭(ECLK)으로부터 제1 라이징클럭(RCLK1) 및 제1 폴링클럭(FCLK1)을 생성할 수 있다. 여기서, 제1 라이징클럭(RCLK1)은 외부클럭(ECLK)의 라이징엣지에 동기 되어 발생하는 펄스를 포함하는 신호로 설정될 수 있고, 제1 폴링클럭(FCLK1)은 외부클럭(ECLK)의 폴링엣지에 동기 되어 발생하는 펄스를 포함하는 신호로 설정될 수 있다.
제2 채널(20)은 제2 메모리영역(21) 및 제2 데이터입출력부(22)를 포함할 수 있다.
제2 메모리영역(21)은 다수의 메모리셀을 포함하고 테스트모드에서 리드 동작 시 제2 내부데이터(ID2<1:8>)를 출력한다.
제2 데이터입출력부(22)는 제2 내부데이터(ID2<1:8>)로부터 제2 라이징데이터(RID2<1:4>) 및 제2 폴링데이터(FID2<1:4>)를 추출할 수 있다. 여기서, 제2 라이징데이터(RID2<1:4>)는 제2 내부데이터(ID2<1:8>) 중 홀 수번째 내부데이터(ID2<1>,ID2<3>,ID2<5>,ID2<7>)로부터 생성되고, 제2 폴링데이터(FID2<1:4>)는 제2 내부데이터(ID2<1:8>) 중 짝 수번째 내부데이터(ID2<2>,ID2<4>,ID2<6>,ID2<8>)로부터 생성될 수 있다. 그리고, 제2 라이징데이터(RID2<1:4>)는 일반적인 반도체 장치에 있어서 클럭의 라이징엣지에 동기 되어 입출력 되는 데이터로 설정될 수 있고, 제2 폴링데이터(FID2<1:4>)는 일반적인 반도체 장치에 있어서 클럭의 폴링엣지에 동기 되어 입출력 되는 데이터로 설정될 수 있다.
그리고, 제2 데이터입출력부(22)는 외부클럭(ECLK)으로부터 제2 라이징클럭(RCLK2) 및 제2 폴링클럭(FCLK2)을 생성할 수 있다. 여기서, 제2 라이징클럭(RCLK2)은 외부클럭(ECLK)의 라이징엣지에 동기 되어 발생하는 펄스를 포함하는 신호로 설정될 수 있고, 제2 폴링클럭(FCLK2)은 외부클럭(ECLK)의 폴링엣지에 동기 되어 발생하는 펄스를 포함하는 신호로 설정될 수 있다.
입출력제어부(30)는 제1 채널(10)과 제2 채널(20) 사이에 위치하고, 제1 라이징클럭(RCLK1) 및 제1 폴링클럭(FCLK1)에 동기 되어 제1 라이징데이터(RID1<1:4>) 및 제1 폴링데이터(FID1<1:4>)로부터 출력데이터(DQ<1:8>)를 생성하거나, 제2 라이징클럭(RCLK2) 및 제2 폴링클럭(FCLK2)에 동기 되어 제2 라이징데이터(RID2<1:4>) 및 제2 폴링데이터(FID2<1:4>)로부터 출력데이터(DQ<1:8>)를 생성할 수 있다.
패드부(40)는 다수의 패드를 포함하고, 출력데이터(DQ<1:8>)를 외부로 출력한다. 여기서, 패드부(40)에 포함된 다수의 패드는 테스트장비의 프로브핀을 사용하여 프로빙하기 위한 크기로 구현되는 프로브패드로 설정될 수 있다.
도 2를 참고하면, 제1 데이터입출력부(12)는 데이터생성부(121) 및 클럭생성부(122)를 포함할 수 있다.
데이터생성부(121)는 입출력센스앰프(1211), 파이프래치(1212) 및 데이터출력부(1213)을 포함할 수 있다.
입출력센스앰프(1211)는 제1 내부데이터(ID1<1:8>)를 감지증폭하여 제1 글로벌데이터(GIO1<1:8>)를 생성할 수 있다. 여기서, 입출력센스앰프(1211)는 일반적인 센스앰프로 구현될 수 있다. 또한, 제1 내부데이터(ID1<1:8>)는 실시예에 따라 병렬로 입력되거나 직렬로 입력될 수 있다.
파이프래치(1212)는 글로벌데이터(GIO1<1:8>)의 비트 중 홀 수번째 비트 (GIO1<1>,GIO1<3>,GIO1<5>,GIO1<7>)를 래치하여 제1 라이징래치데이터(RLD1<1:4>)를 생성하고, 글로벌데이터(GIO1<1:8>)의 비트 중 짝 수번째 비트(GIO1<2>,GIO1<4>,GIO1<6>,GIO1<8>)를 래치하여 제1 폴링래치데이터(FLD1<1:4>)를 생성할 수 있다.
데이터출력부(1213)는 테스트모드신호(TM)가 인에이블되는 경우 제1 라이징래치데이터(RLD1<1:4>)를 버퍼링하여 제1 라이징데이터(RID<1:4>)로 출력하고, 테스트모드신호(TM)가 인에이블되는 경우 제1 폴링래치데이터(FLD1<1:4>)를 버퍼링하여 제1 폴링데이터(FID<1:4>)로 출력할 수 있다.
즉, 데이터생성부(121)는 제1 내부데이터(ID1<1:8>)로부터 제1 라이징데이터(RID1<1:4>) 및 제1 폴링데이터(FID1<1:4>)를 추출할 수 있다.
클럭생성부(122)는 클럭버퍼(1221), 전치클럭생성부(1222) 및 클럭출력부(1223)을 포함할 수 있다.
클럭버퍼(1221)는 외부클럭(ECLK)을 버퍼링하여 제1 지연클럭(DCLK1)을 생성한다.
전치클럭생성부(1222)는 버스트신호(BST)의 인에이블 구간 동안 제1 지연클럭(DCLK1)과 동일한 위상을 갖는 제1 전치라이징클럭(PRCLK1)을 생성하고, 버트스신호(BST)의 인에이블 구간 동안 제1 지연클럭(DCLK1)과 반대 위상을 갖는 제1 전치폴링클럭(PFCLK1)을 생성할 수 있다. 여기서, 버스트신호(BST)는 반도체 장치에서 연속으로 출력되는 데이터의 비트인 버스트길이(BL:Burst Length)를 설정하기 위해 인에이블구간이 설정될 수 있다.
클럭출력부(1223)는 테스트모드신호(TM)가 인에이블되는 경우 제1 전치라이징클럭(PRCLK1)의 라이징엣지에 동기 되어 발생하는 펄스를 포함하는 제1 라이징클럭(RCLK1)을 생성하고, 제1 전치폴링클럭(PFCLK1)의 라이징엣지에 동기 되어 발생하는 펄스를 포함하는 제1 폴링클럭(FCLK1)을 생성할 수 있다.
즉, 클럭생성부(122)는 버스트신호(BST)의 인에이블 구간 동안 외부클럭(ECLK)의 라이징엣지에 동기 되어 발생하는 펄스를 포함하는 제1 라이징클럭(RCLK1)을 생성하고, 외부클럭(ECLK)의 폴링엣지에 동기 되어 발생하는 펄스를 포함하는 제1 폴링클럭(FCLK1)을 생성할 수 있다.
한편, 제2 데이터입출력부(22)는 도 2에 도시된 제1 데이터입출력부(12)와 입출력신호만 상이할 뿐 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 3을 참고하면, 입출력제어부(30)는 데이터합성부(31), 출력버퍼(32) 및 출력데이터생성부(33)을 포함할 수 있다.
데이터합성부(31)는 제1 라이징클럭(RCLK1)에 동기 되어 제1 라이징데이터(RID1<1:4>)를 버퍼링하여 제1 및 제2 전치합성데이터(PRDO,PFDO)로 전달하고, 제1 폴링클럭(FCLK1)에 동기 되어 제1 폴링데이터(FID1<1:4>)를 버퍼링하여 제1 및 제2 전치합성데이터(PRDO,PFDO)로 전달로 전달할 수 있다. 그리고, 데이터합성부(31)는 제2 라이징클럭(RCLK2)에 동기 되어 제2 라이징데이터(RID1<1:4>)를 버퍼링하여 상기 제1 및 제2 전치합성데이터(PRDO,PFDO)로 전달하고, 제2 폴링클럭(FCLK2)에 동기 되어 제2 폴링데이터(FID2<1:4>)를 버퍼링하여 제1 및 제2 전치합성데이터(PRDO,PFDO)로 전달할 수 있다.
출력버퍼(32)는 제1 전치합성데이터(PRDO)를 버퍼링하여 제1 합성데이터(RDO)를 생성하고, 제2 전치합성데이터(PFDO)를 버퍼링하여 제2 합성데이터(FDO)를 생성할 수 있다. 그리고, 출력버퍼(332)는 제어신호(CON)가 인에이블되는 경우 디스에이블되는 제1 합성데이터(RDO) 및 제2 제2 합성데이터(FDO)를 생성할 수 있다. 여기서, 제어신호(CON)는 반도체 장치가 데이터를 출력하지 않는 동작에서 인에이블되는 신호로 설정될 수 있다.
출력데이터생성부(33)는 제1 합성데이터(RDO) 및 제2 합성데이터(FDO)의 레벨에 따라 출력데이터(DQ<1:8>)를 생성한다.
도 4를 참고하면, 데이터합성부(31)는 제1 데이터합성부(311) 및 제2 데이터합성부(312)를 포함할 수 있다.
제1 데이터합성부(311)는 제1 전달부(3111) 및 제2 전달부(3112)를 포함할 수 있다.
제1 전달부(3111)는 제1 라이징클럭(RCLK1)의 펄스에 동기 되어 제1 라이징데이터(RID1<1:4>)를 제1 전치합성데이터(PRDO)로 전달하는 인버터(IV31) 및 제1 라이징클럭(RCLK1)의 펄스에 동기 되어 제1 라이징데이터(RID1<1:4>)를 제2 전치합성데이터(PFDO)로 전달하는 인버터(IV32)를 포함할 수 있다.
제2 전달부(3112)는 제1 폴링클럭(FCLK1)의 펄스에 동기 되어 제1 폴링데이터(FID1<1:4>)를 제1 전치합성데이터(PRDO)로 전달하는 인버터(IV33) 및 제1 폴링클럭(FCLK1)의 펄스에 동기 되어 제1 폴링데이터(FID1<1:4>)를 제2 전치합성데이터(PFDO)로 전달하는 인버터(IV34)를 포함할 수 있다.
즉, 제1 데이터합성부(311)는 제1 라이징클럭(RCLK1)의 펄스에 동기 되어 제1 라이징데이터(RID1<1:4>)를 버퍼링하여 제1 및 제2 전치합성데이터(PRDO,PFDO)로 출력하고, 제1 폴링클럭(FCLK1)의 펄스에 동기 되어 제1 폴링데이터(FID1<1:4>)를 버퍼링하여 제1 및 제2 전치합성데이터(PRDO,PFDO)로 출력할 수 있다.
제2 데이터합성부(312)는 제3 전달부(3121) 및 제4 전달부(3122)를 포함할 수 있다.
제3 전달부(3121)는 제2 라이징클럭(RCLK2)의 펄스에 동기 되어 제2 라이징데이터(RID2<1:4>)를 제1 전치합성데이터(PRDO)로 전달하는 인버터(IV35) 및 제2 라이징클럭(RCLK2)의 펄스에 동기 되어 제2 라이징데이터(RID2<1:4>)를 제2 전치합성데이터(PFDO)로 전달하는 인버터(IV36)를 포함할 수 있다.
제4 전달부(3122)는 제2 폴링클럭(FCLK2)의 펄스에 동기 되어 제2 폴링데이터(FID2<1:4>)를 제1 전치합성데이터(PRDO)로 전달하는 인버터(IV37) 및 제2 폴링클럭(FCLK2)의 펄스에 동기 되어 제2 폴링데이터(FID2<1:4>)를 제2 전치합성데이터(PFDO)로 전달하는 인버터(IV38)를 포함할 수 있다.
즉, 제2 데이터합성부(312)는 제2 라이징클럭(RCLK2)의 펄스에 동기 되어 제2 라이징데이터(RID2<1:4>)를 버퍼링하여 제1 및 제2 전치합성데이터(PRDO,PFDO)로 출력하고, 제2 폴링클럭(FCLK2)의 펄스에 동기 되어 제2 폴링데이터(FID2<1:4>)를 버퍼링하여 제1 및 제2 전치합성데이터(PRDO,PFDO)로 출력할 수 있다.
도 5를 참고하면, 출력버퍼(32)는 제1 버퍼부(321) 및 제2 버퍼부(322)를 포함할 수 있다.
제1 버퍼부(321)는 제1 초기화부(3211), 제1 래치부(3212) 및 인버터(IV39)를 포함할 수 있다.
제1 초기화부(3211)는 노드(nd31)와 접지전압(VSS) 사이에 위치하고 게이트에 제어신호(CON)를 입력받는 NMOS 트랜지스터(N31)로 구현될 수 있다. 제1 초기화부(3211)는 제어신호(CON)가 로직하이레벨로 인에이블되는 경우 제1 전치합성신호(PRDO)가 인가되는 노드(nd31)를 접지전압(VSS)의 레벨로 풀다운 구동할 수 있다.
제1 래치부(3212)는 노드(nd31)와 노드(nd32) 사이에 위치하여 노드(nd31)의 신호를 래치하고, 노드(nd31)의 신호를 반전 버퍼링하여 노드(nd32)로 출력할 수 있다. 여기서, 제1 래치부(3212)는 일반적인 인버터형 래치로 구현될 수 있다.
인버터(IV39)는 노드(nd32)의 신호를 반전 버퍼링하여 제1 합성신호(RDO)를 생성한다. 여기서, 인버터(IV39)는 제1 합성신호(RDO)가 출력되는 신호라인을 구동하기 위한 리피터로 구현될 수 있다.
즉, 제1 버퍼부(321)는 제어신호(CON)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 디스에이블되는 제1 합성신호(RDO)를 생성하고, 제어신호(CON)가 로직로우레벨로 디스에이블되는 경우 제1 전치합성신호(PRDO)를 래치하고, 제1 전치합성신호(PRDO)를 버퍼링하여 제1 합성신호(RDO)를 생성할 수 있다.
제2 버퍼부(322)는 제2 초기화부(3221), 제2 래치부(3222) 및 인버터(IV41)를 포함할 수 있다.
제2 초기화부(3221)는 제어신호(CON)를 반전버퍼링하는 인버터(IV40) 및 전원전압(VDD)과 노드(nd33) 사이에 위치하고 게이트에 인버터(IV40)의 출력신호를 입력받는 PMOS 트랜지스터(P31)로 구현될 수 있다. 제2 초기화부(3211)는 제어신호(CON)가 로직하이레벨로 인에이블되는 경우 제2 전치합성신호(PFDO)가 인가되는 노드(nd33)를 전원전압(VDD)의 레벨로 풀업 구동할 수 있다.
제2 래치부(3222)는 노드(nd33)와 노드(nd34) 사이에 위치하여 노드(nd33)의 신호를 래치하고, 노드(nd33)의 신호를 반전 버퍼링하여 노드(nd34)로 출력할 수 있다. 여기서, 제2 래치부(3222)는 일반적인 인버터형 래치로 구현될 수 있다.
인버터(IV41)는 노드(nd34)의 신호를 반전 버퍼링하여 제2 합성신호(FDO)를 생성한다. 여기서, 인버터(IV41)는 제2 합성신호(FDO)가 출력되는 신호라인을 구동하기 위한 리피터로 구현될 수 있다.
즉, 제2 버퍼부(322)는 제어신호(CON)가 로직하이레벨로 인에이블되는 경우 로직하이레벨로 디스에이블되는 제2 합성신호(FDO)를 생성하고, 제어신호(CON)가 로직로우레벨로 디스에이블되는 경우 제2 전치합성신호(PFDO)를 래치하고, 제2 전치합성신호(PFDO)를 버퍼링하여 제2 합성신호(FDO)를 생성할 수 있다.
도 6을 참고하면, 출력데이터생성부(33)는 지연부(331), 전치드라이버(332) 및 출력드라이버(333)를 포함할 수 있다.
지연부(331)는 제1 합성신호(RDO)를 반전 지연하여 제1 반전합성신호(RDOB)를 생성하는 인버터(IV42) 및 제2 합성신호(FDO)를 반전 지연하여 제2 반전합성신호(FDOB)를 생성하는 인버터(IV43)를 포함할 수 있다. 여기서, 인버터(IV42)는 제1 반전합성신호(RDOB)가 출력되는 신호라인을 구동하기 위한 리피터로 구현될 수 있고, 인버터(IV43)는 제2 반전합성신호(FDOB)가 출력되는 신호라인을 구동하기 위한 리피터로 구현될 수 있다.
전치드라이버(332)는 제1 반전합성데이터(RDOB)를 버퍼링하여 풀업신호(PU)를 생성하고, 제2 반전합성데이터(FDOB)를 버퍼링하여 풀다운신호(PD)를 생성할 수 있다.
출력드라이버(333)는 풀업신호(PU) 및 풀다운신호(PD)의 레벨에 따라 출력데이터(DQ<1:8>)를 생성하여 패드부(40)로 출력할 수 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체 장치의 동작을 도 7 을 참고하여 테스트모드에서 리드 동작을 수행하는 경우를 설명하되, 버스트길이(BL:Burst Length)가 8로 설정되어 외부클럭(ECLK)에 따라 제1 라이징클럭(RCLK1) 및 제1 폴링클럭(FCLK1)을 생성하는 동작을 예를 들어 설명하면 다음과 같다.
우선, T1 시점에 버스트신호(BST)가 로직하이레벨로 인에이블된다.
전치클럭생성부(1222)는 외부클럭(ECLK)과 동일한 위상을 갖는 로직하이레벨의 제1 전치라이징클럭(PRCLK1)을 생성하고, 외부클럭(ECLK)과 반대 위상을 갖는 로직로우레벨의 제1 전치폴링클럭(PFCLK1)을 생성한다.
클럭출력부(1223)은 로직하이레벨의 제1 전치라이징클럭(PRCLK1)에 동기 되어 제1 라이징클럭(RCLK1)의 제1 펄스를 생성한다.
다음으로, T2 시점에 전치클럭생성부(1222)는 외부클럭(ECLK)과 동일한 위상을 갖는 로직로우레벨의 제1 전치라이징클럭(PRCLK1)을 생성하고, 외부클럭(ECLK)과 반대 위상을 갖는 로직하이레벨의 제1 전치폴링클럭(PFCLK1)을 생성한다.
클럭출력부(1223)은 로직하이레벨의 제2 전치폴링클럭(PFCLK1)에 동기 되어 제1 폴링클럭(FCLK1)의 제1 펄스를 생성한다.
다음으로, T3 시점에 전치클럭생성부(1222)는 외부클럭(ECLK)과 동일한 위상을 갖는 로직하이레벨의 제1 전치라이징클럭(PRCLK1)을 생성하고, 외부클럭(ECLK)과 반대 위상을 갖는 로직로우레벨의 제1 전치폴링클럭(PFCLK1)을 생성한다.
클럭출력부(1223)은 로직하이레벨의 제1 전치라이징클럭(PRCLK1)에 동기 되어 제1 라이징클럭(RCLK1)의 제2 펄스를 생성한다.
다음으로, T4 시점에 전치클럭생성부(1222)는 외부클럭(ECLK)과 동일한 위상을 갖는 로직로우레벨의 제1 전치라이징클럭(PRCLK1)을 생성하고, 외부클럭(ECLK)과 반대 위상을 갖는 로직하이레벨의 제1 전치폴링클럭(PFCLK1)을 생성한다.
클럭출력부(1223)은 로직하이레벨의 제2 전치폴링클럭(PFCLK1)에 동기 되어 제1 폴링클럭(FCLK1)의 제2 펄스를 생성한다.
다음으로, T5 시점에 전치클럭생성부(1222)는 외부클럭(ECLK)과 동일한 위상을 갖는 로직하이레벨의 제1 전치라이징클럭(PRCLK1)을 생성하고, 외부클럭(ECLK)과 반대 위상을 갖는 로직로우레벨의 제1 전치폴링클럭(PFCLK1)을 생성한다.
클럭출력부(1223)은 로직하이레벨의 제1 전치라이징클럭(PRCLK1)에 동기 되어 제1 라이징클럭(RCLK1)의 제3 펄스를 생성한다.
다음으로, T6 시점에 전치클럭생성부(1222)는 외부클럭(ECLK)과 동일한 위상을 갖는 로직로우레벨의 제1 전치라이징클럭(PRCLK1)을 생성하고, 외부클럭(ECLK)과 반대 위상을 갖는 로직하이레벨의 제1 전치폴링클럭(PFCLK1)을 생성한다.
클럭출력부(1223)은 로직하이레벨의 제2 전치폴링클럭(PFCLK1)에 동기 되어 제1 폴링클럭(FCLK1)의 제3 펄스를 생성한다.
다음으로, T7 시점에 전치클럭생성부(1222)는 외부클럭(ECLK)과 동일한 위상을 갖는 로직하이레벨의 제1 전치라이징클럭(PRCLK1)을 생성하고, 외부클럭(ECLK)과 반대 위상을 갖는 로직로우레벨의 제1 전치폴링클럭(PFCLK1)을 생성한다.
클럭출력부(1223)은 로직하이레벨의 제1 전치라이징클럭(PRCLK1)에 동기 되어 제1 라이징클럭(RCLK1)의 제4 펄스를 생성한다.
다음으로, T8 시점에 버스트신호(BST)는 버스트길이(BL:Burst Length)가 8로 설정되므로 T1 시점으로부터 외부클럭(ECLK)의 4주기(4tck)이후 로직로우레벨로 디스에이블된다.
전치클럭생성부(1222)는 외부클럭(ECLK)과 동일한 위상을 갖는 로직로우레벨의 제1 전치라이징클럭(PRCLK1)을 생성하고, 외부클럭(ECLK)과 반대 위상을 갖는 로직하이레벨의 제1 전치폴링클럭(PFCLK1)을 생성한다.
클럭출력부(1223)은 로직하이레벨의 제2 전치폴링클럭(PFCLK1)에 동기 되어 제1 폴링클럭(FCLK1)의 제4 펄스를 생성한다.
이와 같이 버스트길이(BL:Burst Length)가 8로 설정되는 경우 외부클럭(ECLK)에 따라 제1 라이징클럭(RCLK1)의 펄스가 4회 생성되고, 제1 폴링클럭(FCLK1)의 펄스가 4회 생성됨을 알 수 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체 장치의 동작을 도8 을 참고하여 테스트모드에서 리드 동작 시 버스트길이(BL:Burst Length)가 8로 설정되어 출력데이터(DQ<1:8>)를 프로브패드를 통해 외부로 출력하는 동작를 설명하되, 제1 채널(10)의 동작을 예를 들어 설명하면 다음과 같다.
우선, 데이터 출력전에 전 출력데이터(DQ<1:8>)가 출력되지 않는 경우 제어신호(CON)는 로직하이레벨로 입력된다.
출력버퍼(32)는 로직하이레벨의 제어신호(CON)를 입력 받아 로직로우레벨의 제1 합성데이터(RDO) 및 로직하이레벨의 제2 합성데이터(FDO)를 생성한다.
출력데이터생성부(33)는 로직로우레벨의 제1 합성데이터(RDO)와 로직하이레벨의 제2 합성데이터(FDO)를 입력 받아 출력데이터(DQ<1:8>)를 생성하지 않는다. 여기서, 출력데이터(DQ<1:8>)가 생성되지 않는 경우는 출력데이터(DQ<1:8>)가 구동되지 않는 High-Z 상태로 설정될 수 있다.
다음으로, T10 시점에 제1 채널(10)은 로직하이레벨의 제1 라이징데이터(RID1<1:4>)를 생성한다. 여기서, T10 시점으로부터 T12 시점까지 생성되는 제1 라이징데이터(RID1<1:4>)는 제1 내부데이터(ID1<1:8>) 중 첫 번째 비트가 래치되어 생성되는 제1 라이징데이터(RID1<1>)를 의미한다.
다음으로, T11 시점에 제1 채널(10)은 로직로우레벨의 제1 폴링데이터(FID1<1:4>)를 생성한다. 여기서, T11 시점으로부터 T13 시점까지 생성되는 제1 폴링데이터(FID1<1:4>)는 제1 내부데이터(ID1<1:8>) 중 두 번째 비트가 래치되어 생성되는 제1 폴링데이터(FID1<1>)를 의미한다.
데이터합성부(31)의 제1 데이터합성부(311)는 로직하이레벨의 제1 라이징클럭(RCLK1)에 동기 되어 제1 라이징데이터(RID1<1:4>)를 반전버퍼링하여 제1 전치합성데이터(PRDO)를 로직로우레벨로 생성하고, 제2 전치합성데이터(PFDO)를 로직로우레벨로 생성한다.
출력버퍼(32)의 제1 버퍼부(321)는 로직로우레벨의 제어신호(CON)를 입력 받아 제1 전치합성데이터(PRDO)를 버퍼링하여 로직로우레벨의 제1 합성데이터(RDO)를 생성한다.
출력버퍼(32)의 제2 버퍼부(322)는 로직로우레벨의 제어신호(CON)를 입력 받아 제2 전치합성데이터(PFDO)를 버퍼링하여 로직로우레벨의 제2 합성데이터(FDO)를 생성한다.
출력데이터생성부(33)의 지연부(331)는 제1 합성데이터(RDO)를 반전 버퍼링하여 로직하이레벨의 제1 반전합성데이터(RDOB)를 생성하고, 제2 합성데이터(FDO)를 반전 버퍼링하여 로직하이레벨의 제2 반전합성데이터(FDOB)를 생성한다.
출력데이터생성부(33)의 전치드라이버(332)는 제1 반전합성데이터(RDOB)를 버퍼링하여 로직하이레벨의 풀업신호(PU)를 생성하고, 제2 반전합성데이터(FDOB)를 버퍼링하여 로직하이레벨의 풀다운신호(PD)를 생성한다.
출력데이터생성부(33)의 출력드라이버(333)는 로직하이레벨의 풀업신호(PU)와 로직하이레벨의 풀다운신호(PD)를 입력 받아 출력데이터(DQ<1:8>)를 로직하이레벨로 생성한다. 여기서, T11 시점으로부터 T12 시점까지 로직하이레벨로 생성되는 출력데이터(DQ<1:8>)는 연속으로 출력되는 출력데이터(DQ<1:8>) 중 제1 출력데이터(DQ<1>)를 의미한다.
패드부(40)는 프로브패드를 통해 제1 출력데이터(DQ<1>)를 외부로 출력한다.
한편, T11 시점은 도 7의 제1 라이징클럭(RCLK1)의 제1 펄스가 생성되는 T1 시점과 동일한 시점이다.
다음으로, T12 시점에 제1 채널(10)은 로직로우레벨의 제1 라이징데이터(RID1<1:4>)를 생성한다. 여기서, T12 시점으로부터 T14 시점까지 생성되는 제1 라이징데이터(RID1<1:4>)는 제1 내부데이터(ID1<1:8>) 중 세 번째 비트가 래치되어 생성되는 제1 라이징데이터(RID1<2>)를 의미한다.
데이터합성부(31)의 제1 데이터합성부(311)는 로직하이레벨의 제1 폴링클럭(FCLK1)에 동기 되어 제1 폴링데이터(FID1<1:4>)를 반전버퍼링하여 제1 전치합성데이터(PRDO)를 로직하이레벨로 생성하고, 제2 전치합성데이터(PFDO)를 로직하이레벨로 생성한다.
출력버퍼(32)의 제1 버퍼부(321)는 로직로우레벨의 제어신호(CON)를 입력 받아 제1 전치합성데이터(PRDO)를 버퍼링하여 로직하이레벨의 제1 합성데이터(RDO)를 생성한다.
출력버퍼(32)의 제2 버퍼부(322)는 로직로우레벨의 제어신호(CON)를 입력 받아 제2 전치합성데이터(PFDO)를 버퍼링하여 로직하이레벨의 제2 합성데이터(FDO)를 생성한다.
출력데이터생성부(33)의 지연부(331)는 제1 합성데이터(RDO)를 반전 버퍼링하여 로직로우레벨의 제1 반전합성데이터(RDOB)를 생성하고, 제2 합성데이터(FDO)를 반전 버퍼링하여 로직로우레벨의 제2 반전합성데이터(FDOB)를 생성한다.
출력데이터생성부(33)의 전치드라이버(332)는 제1 반전합성데이터(RDOB)를 버퍼링하여 로직로우레벨의 풀업신호(PU)를 생성하고, 제2 반전합성데이터(FDOB)를 버퍼링하여 로직로우레벨의 풀다운신호(PD)를 생성한다.
출력데이터생성부(33)의 출력드라이버(333)는 로직로우레벨의 풀업신호(PU)와 로직로우레벨의 풀다운신호(PD)를 입력 받아 출력데이터(DQ<1:8>)를 로직로우레벨로 생성한다. 여기서, T12 시점으로부터 T13 시점까지 로직로우레벨로 생성되는 출력데이터(DQ<1:8>)는 연속으로 출력되는 출력데이터(DQ<1:8>) 중 제2 출력데이터(DQ<2>)를 의미한다.
패드부(40)는 프로브패드를 통해 제2 출력데이터(DQ<2>)를 외부로 출력한다
한편, T12 시점은 도 7의 제1 폴링클럭(FCLK1)의 제1 펄스가 생성되는 T2 시점과 동일한 시점이다.
다음으로, T13 시점에 제1 채널(10)은 로직하이레벨의 제1 폴링데이터(FID1<1:4>)를 생성한다. 여기서, T13 시점으로부터 T15 시점까지 생성되는 제1 폴링데이터(FID1<1:4>)는 제1 내부데이터(ID1<1:8>) 중 네 번째 비트가 래치되어 생성되는 제1 폴링데이터(FID1<2>)를 의미한다.
데이터합성부(31)의 제1 데이터합성부(311)는 로직하이레벨의 제1 라이징클럭(RCLK1)에 동기 되어 제1 라이징데이터(RID1<1:4>)를 반전버퍼링하여 제1 전치합성데이터(PRDO)를 로직하이레벨로 생성하고, 제2 전치합성데이터(PFDO)를 로직하이레벨로 생성한다.
출력버퍼(32)의 제1 버퍼부(321)는 로직로우레벨의 제어신호(CON)를 입력 받아 제1 전치합성데이터(PRDO)를 버퍼링하여 로직하이레벨의 제1 합성데이터(RDO)를 생성한다.
출력버퍼(32)의 제2 버퍼부(322)는 로직로우레벨의 제어신호(CON)를 입력 받아 제2 전치합성데이터(PFDO)를 버퍼링하여 로직하이레벨의 제2 합성데이터(FDO)를 생성한다.
출력데이터생성부(33)의 지연부(331)는 제1 합성데이터(RDO)를 반전 버퍼링하여 로직로우레벨의 제1 반전합성데이터(RDOB)를 생성하고, 제2 합성데이터(FDO)를 반전 버퍼링하여 로직로우레벨의 제2 반전합성데이터(FDOB)를 생성한다.
출력데이터생성부(33)의 전치드라이버(332)는 제1 반전합성데이터(RDOB)를 버퍼링하여 로직로우레벨의 풀업신호(PU)를 생성하고, 제2 반전합성데이터(FDOB)를 버퍼링하여 로직로우레벨의 풀다운신호(PD)를 생성한다.
출력데이터생성부(33)의 출력드라이버(333)는 로직로우레벨의 풀업신호(PU)와 로직로우레벨의 풀다운신호(PD)를 입력 받아 출력데이터(DQ<1:8>)를 로직로우레벨로 생성한다. 여기서, T13 시점으로부터 T14 시점까지 로직로우레벨로 생성되는 출력데이터(DQ<1:8>)는 연속으로 출력되는 출력데이터(DQ<1:8>) 중 제3 출력데이터(DQ<3>)를 의미한다.
패드부(40)는 프로브패드를 통해 제3 출력데이터(DQ<3>)를 외부로 출력한다
한편, T13 시점은 도 7의 제1 라이징클럭(RCLK1)의 제2 펄스가 생성되는 T3 시점과 동일한 시점이다.
다음으로, T14 시점에 제1 채널(10)은 로직로우레벨의 제1 라이징데이터(RID1<1:4>)를 생성한다. 여기서, T14 시점으로부터 T16 시점까지 생성되는 제1 라이징데이터(RID1<1:4>)는 제1 내부데이터(ID1<1:8>) 중 다섯 번째 비트가 래치되어 생성되는 제1 라이징데이터(RID1<3>)를 의미한다.
데이터합성부(31)의 제1 데이터합성부(311)는 로직하이레벨의 제1 폴링클럭(FCLK1)에 동기 되어 제1 폴링데이터(FID1<1:4>)를 반전버퍼링하여 제1 전치합성데이터(PRDO)를 로직로우레벨로 생성하고, 제2 전치합성데이터(PFDO)를 로직로우레벨로 생성한다.
출력버퍼(32)의 제1 버퍼부(321)는 로직로우레벨의 제어신호(CON)를 입력 받아 제1 전치합성데이터(PRDO)를 버퍼링하여 로직로우레벨의 제1 합성데이터(RDO)를 생성한다.
출력버퍼(32)의 제2 버퍼부(322)는 로직로우레벨의 제어신호(CON)를 입력 받아 제2 전치합성데이터(PFDO)를 버퍼링하여 로직로우레벨의 제2 합성데이터(FDO)를 생성한다.
출력데이터생성부(33)의 지연부(331)는 제1 합성데이터(RDO)를 반전 버퍼링하여 로직하이레벨의 제1 반전합성데이터(RDOB)를 생성하고, 제2 합성데이터(FDO)를 반전 버퍼링하여 로직하이레벨의 제2 반전합성데이터(FDOB)를 생성한다.
출력데이터생성부(33)의 전치드라이버(332)는 제1 반전합성데이터(RDOB)를 버퍼링하여 로직하이레벨의 풀업신호(PU)를 생성하고, 제2 반전합성데이터(FDOB)를 버퍼링하여 로직하이레벨의 풀다운신호(PD)를 생성한다.
출력데이터생성부(33)의 출력드라이버(333)는 로직하이레벨의 풀업신호(PU)와 로직하이레벨의 풀다운신호(PD)를 입력 받아 출력데이터(DQ<1:8>)를 로직하이레벨로 생성한다. 여기서, T14 시점으로부터 T15 시점까지 로직하이레벨로 생성되는 출력데이터(DQ<1:8>)는 연속으로 출력되는 출력데이터(DQ<1:8>) 중 제4 출력데이터(DQ<4>)를 의미한다.
패드부(40)는 프로브패드를 통해 제4 출력데이터(DQ<4>)를 외부로 출력한다
한편, T14 시점은 도 7의 제1 폴링클럭(FCLK1)의 제2 펄스가 생성되는 T4 시점과 동일한 시점이다.
다음으로, T15 시점에 제1 채널(10)은 로직하이레벨의 제1 폴링데이터(FID1<1:4>)를 생성한다. 여기서, T15 시점으로부터 T17 시점까지 생성되는 제1 폴링데이터(FID1<1:4>)는 제1 내부데이터(ID1<1:8>) 중 여섯 번째 비트가 래치되어 생성되는 제1 폴링데이터(FID1<3>)를 의미한다.
데이터합성부(31)의 제1 데이터합성부(311)는 로직하이레벨의 제1 라이징클럭(RCLK1)에 동기 되어 제1 라이징데이터(RID1<1:4>)를 반전버퍼링하여 제1 전치합성데이터(PRDO)를 로직하이레벨로 생성하고, 제2 전치합성데이터(PFDO)를 로직하이레벨로 생성한다.
출력버퍼(32)의 제1 버퍼부(321)는 로직로우레벨의 제어신호(CON)를 입력 받아 제1 전치합성데이터(PRDO)를 버퍼링하여 로직하이레벨의 제1 합성데이터(RDO)를 생성한다.
출력버퍼(32)의 제2 버퍼부(322)는 로직로우레벨의 제어신호(CON)를 입력 받아 제2 전치합성데이터(PFDO)를 버퍼링하여 로직하이레벨의 제2 합성데이터(FDO)를 생성한다.
출력데이터생성부(33)의 지연부(331)는 제1 합성데이터(RDO)를 반전 버퍼링하여 로직로우레벨의 제1 반전합성데이터(RDOB)를 생성하고, 제2 합성데이터(FDO)를 반전 버퍼링하여 로직로우레벨의 제2 반전합성데이터(FDOB)를 생성한다.
출력데이터생성부(33)의 전치드라이버(332)는 제1 반전합성데이터(RDOB)를 버퍼링하여 로직로우레벨의 풀업신호(PU)를 생성하고, 제2 반전합성데이터(FDOB)를 버퍼링하여 로직로우레벨의 풀다운신호(PD)를 생성한다.
출력데이터생성부(33)의 출력드라이버(333)는 로직로우레벨의 풀업신호(PU)와 로직로우레벨의 풀다운신호(PD)를 입력 받아 출력데이터(DQ<1:8>)를 로직로우레벨로 생성한다. 여기서, T15 시점으로부터 T16 시점까지 로직로우레벨로 생성되는 출력데이터(DQ<1:8>)는 연속으로 출력되는 출력데이터(DQ<1:8>) 중 제5 출력데이터(DQ<5>)를 의미한다.
패드부(40)는 프로브패드를 통해 제5 출력데이터(DQ<5>)를 외부로 출력한다
한편, T15 시점은 도 7의 제1 라이징클럭(RCLK1)의 제3 펄스가 생성되는 T5 시점과 동일한 시점이다.
다음으로, T16 시점에 제1 채널(10)은 로직하이레벨의 제1 라이징데이터(RID1<1:4>)를 생성한다. 여기서, T16 시점으로부터 T18 시점까지 생성되는 제1 라이징데이터(RID1<1:4>)는 제1 내부데이터(ID1<1:8>) 중 일곱 번째 비트가 래치되어 생성되는 제1 라이징데이터(RID1<4>)를 의미한다.
데이터합성부(31)의 제1 데이터합성부(311)는 로직하이레벨의 제1 폴링클럭(FCLK1)에 동기 되어 제1 폴링데이터(FID1<1:4>)를 반전버퍼링하여 제1 전치합성데이터(PRDO)를 로직로우레벨로 생성하고, 제2 전치합성데이터(PFDO)를 로직로우레벨로 생성한다.
출력버퍼(32)의 제1 버퍼부(321)는 로직로우레벨의 제어신호(CON)를 입력 받아 제1 전치합성데이터(PRDO)를 버퍼링하여 로직로우레벨의 제1 합성데이터(RDO)를 생성한다.
출력버퍼(32)의 제2 버퍼부(322)는 로직로우레벨의 제어신호(CON)를 입력 받아 제2 전치합성데이터(PFDO)를 버퍼링하여 로직로우레벨의 제2 합성데이터(FDO)를 생성한다.
출력데이터생성부(33)의 지연부(331)는 제1 합성데이터(RDO)를 반전 버퍼링하여 로직하이레벨의 제1 반전합성데이터(RDOB)를 생성하고, 제2 합성데이터(FDO)를 반전 버퍼링하여 로직하이레벨의 제2 반전합성데이터(FDOB)를 생성한다.
출력데이터생성부(33)의 전치드라이버(332)는 제1 반전합성데이터(RDOB)를 버퍼링하여 로직하이레벨의 풀업신호(PU)를 생성하고, 제2 반전합성데이터(FDOB)를 버퍼링하여 로직하이레벨의 풀다운신호(PD)를 생성한다.
출력데이터생성부(33)의 출력드라이버(333)는 로직하이레벨의 풀업신호(PU)와 로직하이레벨의 풀다운신호(PD)를 입력 받아 출력데이터(DQ<1:8>)를 로직하이레벨로 생성한다. 여기서, T16 시점으로부터 T17 시점까지 로직하이레벨로 생성되는 출력데이터(DQ<1:8>)는 연속으로 출력되는 출력데이터(DQ<1:8>) 중 제6 출력데이터(DQ<6>)를 의미한다.
패드부(40)는 프로브패드를 통해 제6 출력데이터(DQ<6>)를 외부로 출력한다
한편, T16 시점은 도 7의 제1 폴링클럭(FCLK1)의 제3 펄스가 생성되는 T6 시점과 동일한 시점이다.
다음으로, T17 시점에 제1 채널(10)은 로직로우레벨의 제1 폴링데이터(FID1<1:4>)를 생성한다. 여기서, T17 시점으로부터 T19 시점까지 생성되는 제1 폴링데이터(FID1<1:4>)는 제1 내부데이터(ID1<1:8>) 중 여덟 번째 비트가 래치되어 생성되는 제1 폴링데이터(FID1<4>)를 의미한다.
데이터합성부(31)의 제1 데이터합성부(311)는 로직하이레벨의 제1 라이징클럭(RCLK1)에 동기 되어 제1 라이징데이터(RID1<1:4>)를 반전버퍼링하여 제1 전치합성데이터(PRDO)를 로직로우레벨로 생성하고, 제2 전치합성데이터(PFDO)를 로직로우레벨로 생성한다.
출력버퍼(32)의 제1 버퍼부(321)는 로직로우레벨의 제어신호(CON)를 입력 받아 제1 전치합성데이터(PRDO)를 버퍼링하여 로직로우레벨의 제1 합성데이터(RDO)를 생성한다.
출력버퍼(32)의 제2 버퍼부(322)는 로직로우레벨의 제어신호(CON)를 입력 받아 제2 전치합성데이터(PFDO)를 버퍼링하여 로직로우레벨의 제2 합성데이터(FDO)를 생성한다.
출력데이터생성부(33)의 지연부(331)는 제1 합성데이터(RDO)를 반전 버퍼링하여 로직하이레벨의 제1 반전합성데이터(RDOB)를 생성하고, 제2 합성데이터(FDO)를 반전 버퍼링하여 로직하이레벨의 제2 반전합성데이터(FDOB)를 생성한다.
출력데이터생성부(33)의 전치드라이버(332)는 제1 반전합성데이터(RDOB)를 버퍼링하여 로직하이레벨의 풀업신호(PU)를 생성하고, 제2 반전합성데이터(FDOB)를 버퍼링하여 로직하이레벨의 풀다운신호(PD)를 생성한다.
출력데이터생성부(33)의 출력드라이버(333)는 로직하이레벨의 풀업신호(PU)와 로직하이레벨의 풀다운신호(PD)를 입력 받아 출력데이터(DQ<1:8>)를 로직하이레벨로 생성한다. 여기서, T17 시점으로부터 T18 시점까지 로직하이레벨로 생성되는 출력데이터(DQ<1:8>)는 연속으로 출력되는 출력데이터(DQ<1:8>) 중 제7 출력데이터(DQ<7>)를 의미한다.
패드부(40)는 프로브패드를 통해 제7 출력데이터(DQ<7>)를 외부로 출력한다
한편, T17 시점은 도 7의 제1 라이징클럭(RCLK1)의 제4 펄스가 생성되는 T7 시점과 동일한 시점이다.
다음으로, T18 시점에 제1 채널(10)은 제1 라이징데이터(RID1<1:4>)를 생성하지 않는다.
데이터합성부(31)의 제1 데이터합성부(311)는 로직하이레벨의 제1 폴링클럭(FCLK1)에 동기 되어 제1 폴링데이터(FID1<1:4>)를 반전버퍼링하여 제1 전치합성데이터(PRDO)를 로직하이레벨로 생성하고, 제2 전치합성데이터(PFDO)를 로직하이레벨로 생성한다.
출력버퍼(32)의 제1 버퍼부(321)는 로직로우레벨의 제어신호(CON)를 입력 받아 제1 전치합성데이터(PRDO)를 버퍼링하여 로직하이레벨의 제1 합성데이터(RDO)를 생성한다.
출력버퍼(32)의 제2 버퍼부(322)는 로직로우레벨의 제어신호(CON)를 입력 받아 제2 전치합성데이터(PFDO)를 버퍼링하여 로직하이레벨의 제2 합성데이터(FDO)를 생성한다.
출력데이터생성부(33)의 지연부(331)는 제1 합성데이터(RDO)를 반전 버퍼링하여 로직하로우레벨의 제1 반전합성데이터(RDOB)를 생성하고, 제2 합성데이터(FDO)를 반전 버퍼링하여 로직로우레벨의 제2 반전합성데이터(FDOB)를 생성한다.
출력데이터생성부(33)의 전치드라이버(332)는 제1 반전합성데이터(RDOB)를 버퍼링하여 로직로우레벨의 풀업신호(PU)를 생성하고, 제2 반전합성데이터(FDOB)를 버퍼링하여 로직로우레벨의 풀다운신호(PD)를 생성한다.
출력데이터생성부(33)의 출력드라이버(333)는 로직로우레벨의 풀업신호(PU)와 로직로우레벨의 풀다운신호(PD)를 입력 받아 출력데이터(DQ<1:8>)를 로직로우레벨로 생성한다. 여기서, T18 시점으로부터 T19 시점까지 로직로우레벨로 생성되는 출력데이터(DQ<1:8>)는 연속으로 출력되는 출력데이터(DQ<1:8>) 중 제8 출력데이터(DQ<8>)를 의미한다.
패드부(40)는 프로브패드를 통해 제8 출력데이터(DQ<8>)를 외부로 출력한다
한편, T18 시점은 도 7의 제1 폴링클럭(FCLK1)의 제4 펄스가 생성되는 T8 시점과 동일한 시점이다.
다음으로, T19 시점에 제1 채널(10)은 제1 폴링데이터(FID1<1:4>)를 생성하지 않는다.
여기서, 데이터 출력이 완료된 후 출력데이터(DQ<1:8>)가 출력되지 않는 경우 제어신호(CON)는 로직하이레벨로 입력된다.
출력버퍼(32)는 로직하이레벨의 제어신호(CON)를 입력 받아 로직로우레벨의 제1 합성데이터(RDO) 및 로직하이레벨의 제2 합성데이터(FDO)를 생성한다.
출력데이터생성부(33)는 로직로우레벨의 제1 합성데이터(RDO)와 로직하이레벨의 제2 합성데이터(FDO)를 입력 받아 출력데이터(DQ<1:8>)를 생성하지 않는다. 여기서, 출력데이터(DQ<1:8>)가 생성되지 않는 경우는 출력데이터(DQ<1:8>)가 구동되지 않는 High-Z 상태로 설정될 수 있다.
한편, 제2 채널(40)은 제1 채널(30)과 동일하게 테스트모드에서 프로브패드를 통해 리드동작을 수행할 수 있다.
이와 같이 구성된 본 발명의 일 실시예에 따른 반도체 장치는 테스트모드에서 리드 동작 시 출력데이터를 프로브패드를 통해 출력함으로써 프로브 테스트를 수행할 수 있다.
10. 제1 채널 11. 제1 메모리영역
12. 제1 데이터입출력부 20. 제2 채널
21. 제2 메모리영역 22. 제2 데이터입출력부
30. 입출력제어부 31. 데이터합성부
32. 출력버퍼 33. 출력데이터생성부
40. 패드부 121. 데이터생성부
122. 클럭생성부 311. 제1 데이터합성부
312. 제2 데이터합성부 321. 제1 버퍼부
322. 제2 버퍼부 331. 반전지연부
332. 전치드라이버 333. 출력드라이버
1211. 입출력센스앰프 1212. 파이프래치
1213. 데이터출력부 1221. 클럭버퍼
1222. 전치클럭생성부 1223. 클럭출력부
3111. 제1 전달부 3112. 제2 전달부
3121. 제3 전달부 3122. 제4 전달부
3211. 제1 초기화부 3212. 제1 래치부
3221. 제2 초기화부 3222. 제2 래치부

Claims (35)

  1. 제1 라이징클럭, 제1 폴링클럭, 제1 라이징데이터 및 제1 폴링데이터를 출력하는 제1 채널;
    제2 라이징클럭, 제2 폴링클럭, 제2 라이징데이터 및 제2 폴링데이터를 출력하는 제2 채널; 및
    상기 제1 라이징클럭, 상기 제1 폴링클럭, 상기 제1 라이징데이터 및 상기 제1 폴링데이터를 입력 받아 출력데이터를 생성하여 패드부를 통해 외부로 출력하거나, 상기 제2 라이징클럭, 상기 제2 폴링클럭, 상기 제2 라이징데이터 및 상기 제2 폴링데이터를 입력 받아 상기 출력데이터를 생성하여 상기 패드부를 통해 외부로 출력하는 입출력제어부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 제1 및 제2 라이징클럭은 외부클럭의 라이징엣지에 동기 되어 생성되는 신호인 반도체 장치.
  3. 제 1 항에 있어서, 상기 제1 및 제2 폴링클럭은 외부클럭의 폴링엣지에 동기 되어 생성되는 신호인 반도체 장치.
  4. 제 1 항에 있어서, 상기 제1 채널은
    테스트모드에서 제1 내부데이터를 출력하는 제1 메모리영역; 및
    상기 제1 내부데이터로부터 상기 제1 라이징데이터 및 상기 제1 폴링데이터를 추출하고, 외부클럭으로부터 상기 제1 라이징클럭 및 상기 제1 폴링클럭을 생성하는 제1 데이터입출력부를 포함하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 제1 데이터입출력부는
    상기 제1 내부데이터를 래치하고, 정렬하여 상기 제1 라이징데이터 및 상기 제1 폴링데이터를 생성하는 제1 데이터생성부; 및
    버스트구간 동안 상기 외부클럭으로부터 상기 제1 라이징클럭 및 상기 제1 폴링클럭을 생성하는 제1 클럭생성부를 포함하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 제2 채널은
    테스트모드에서 제2 내부데이터를 출력하는 제2 메모리영역; 및
    상기 제2 내부데이터로부터 상기 제2 라이징데이터 및 상기 제2 폴링데이터를 추출하고, 외부클럭으로부터 상기 제2 라이징클럭 및 상기 제2 폴링클럭을 생성하는 제2 데이터입출력부를 포함하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 제2 데이터입출력부는
    상기 제2 내부데이터를 래치하고, 정렬하여 상기 제2 라이징데이터 및 상기 제2 폴링데이터를 생성하는 제2 데이터생성부; 및
    버스트구간 동안 상기 외부클럭으로부터 상기 제2 라이징클럭 및 상기 제2 폴링클럭을 생성하는 제2 클럭생성부를 포함하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 입출력제어부는
    상기 제1 라이징클럭에 동기 되어 상기 제1 라이징데이터로부터 제1 및 제2 전치합성데이터를 생성하고, 상기 제1 폴링클럭에 동기 되어 상기 제1 폴링데이터로부터 상기 제1 및 제2 전치합성데이터를 생성하며, 제2 라이징클럭에 동기 되어 상기 제2 라이징데이터로부터 상기 제1 및 제2 전치합성데이터를 생성하고, 상기 제2 폴링클럭에 동기 되어 상기 제2 폴링데이터로부터 상기 제1 및 제2 전치합성데이터를 생성하는 데이터합성부;
    제어신호에 응답하여 상기 제1 전치합성데이터를 버퍼링하여 제1 합성데이터를 생성하고, 상기 제2 전치합성데이터를 버퍼링하여 제2 합성데이터를 생성하는 출력버퍼; 및
    상기 제1 및 제2 합성데이터에 응답하여 상기 출력데이터를 생성하고, 상기 출력데이터를 상기 패드부를 통해 외부로 출력하는 출력데이터생성부를 포함하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 데이터합성부는
    상기 제1 라이징클럭의 펄스에 응답하여 상기 제1 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하고, 상기 제1 폴링클럭의 펄스에 응답하여 상기 제1 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제1 데이터합성부; 및
    상기 제2 라이징클럭의 펄스에 응답하여 상기 제2 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하고, 상기 제2 폴링클럭의 펄스에 응답하여 상기 제2 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제2 데이터합성부를 포함하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 제1 데이터합성부는
    상기 제1 라이징클럭의 펄스에 응답하여 상기 제1 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제1 전달부; 및
    상기 제1 폴링클럭의 펄스에 응답하여 상기 제1 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제2 전달부를 포함하는 반도체 장치.
  11. 제 9 항에 있어서, 상기 제2 데이터합성부는
    상기 제2 라이징클럭의 펄스에 응답하여 상기 제2 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제3 전달부; 및
    상기 제2 폴링클럭의 펄스에 응답하여 상기 제2 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제4 전달부를 포함하는 반도체 장치.
  12. 제 8 항에 있어서, 상기 출력버퍼는
    상기 제어신호에 응답하여 상기 제1 전치합성데이터가 인가되는 제1 노드를 초기화하고, 상기 제1 노드의 신호를 래치하며, 래치된 상기 제1 노드의 신호를 버퍼링하여 상기 제1 합성데이터를 생성하는 제1 버퍼부; 및
    상기 제어신호에 응답하여 상기 제2 전치합성데이터가 인가되는 제2 노드를 초기화하고, 상기 제2 노드의 신호를 래치하며, 래치된 상기 제2 노드의 신호를 버퍼링하여 상기 제2 합성데이터를 생성하느 제2 버퍼부를 포함하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 상기 제1 합성데이터는 상기 제1 노드가 초기화되는 경우 디스에이블되고, 상기 제2 합성데이터는 상기 제2 노드가 초기화되는 경우 디스에이블되는 신호인 반도체 장치.
  14. 제 8 항에 있어서, 상기 출력데이터생성부는
    상기 제1 합성데이터를 버퍼링하여 제1 반전합성데이터를 생성하고, 상기 제2 합성데이터를 버퍼링하여 제2 반전합성데이터를 생성하는 지연부;
    상기 제1 반전합성데이터를 버퍼링하여 풀업신호를 생성하고, 상기 제2 반전합성데이터를 버퍼링하여 풀다운신호를 생성하는 전치드라이버; 및
    상기 풀업신호 및 상기 풀다운신호의 레벨에 따라 상기 출력데이터를 생성하여 상기 패드부로 출력하는 출력드라이버를 포함하는 반도체 장치.
  15. 제1 채널로부터 제1 라이징데이터, 제1 폴링데이터, 제1 라이징클럭 및 제1 폴링클럭을 입력 받아 출력데이터를 생성하거나, 제2 채널로부터 제2 라이징데이터, 제2 폴링데이터, 제2 라이징클럭 및 제2 폴링클럭을 입력 받아 상기 출력데이터를 생성하는 입출력제어부; 및
    상기 출력데이터를 외부로 출력하는 패드부를 포함하는 반도체 장치.
  16. 제 15 항에 있어서, 상기 제1 및 제2 라이징클럭은 외부클럭의 라이징엣지에 동기 되어 생성되는 신호인 반도체 장치.
  17. 제 15 항에 있어서, 상기 제1 및 제2 폴링클럭은 외부클럭의 폴링엣지에 동기 되어 생성되는 신호인 반도체 장치.
  18. 제 15 항에 있어서, 상기 입출력제어부는
    상기 제1 라이징클럭에 동기 되어 상기 제1 라이징데이터로부터 제1 및 제2 전치합성데이터를 생성하고, 상기 제1 폴링클럭에 동기 되어 상기 제1 폴링데이터로부터 상기 제1 및 제2 전치합성데이터를 생성하며, 제2 라이징클럭에 동기 되어 상기 제2 라이징데이터로부터 상기 제1 및 제2 전치합성데이터를 생성하고, 상기 제2 폴링클럭에 동기 되어 상기 제2 폴링데이터로부터 상기 제1 및 제2 전치합성데이터를 생성하는 데이터합성부;
    제어신호에 응답하여 상기 제1 전치합성데이터를 버퍼링하여 제1 합성데이터를 생성하고, 상기 제2 전치합성데이터를 버퍼링하여 제2 합성데이터를 생성하는 출력버퍼; 및
    상기 제1 및 제2 합성데이터에 응답하여 상기 출력데이터를 생성하는 출력데이터생성부를 포함하는 반도체 장치.
  19. 제 18 항에 있어서, 상기 데이터합성부는
    상기 제1 라이징클럭의 펄스에 응답하여 상기 제1 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하고, 상기 제1 폴링클럭의 펄스에 응답하여 상기 제1 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제1 데이터합성부; 및
    상기 제2 라이징클럭의 펄스에 응답하여 상기 제2 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하고, 상기 제2 폴링클럭의 펄스에 응답하여 상기 제2 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제2 데이터합성부를 포함하는 반도체 장치.
  20. 제 19 항에 있어서, 상기 제1 데이터합성부는
    상기 제1 라이징클럭의 펄스에 응답하여 상기 제1 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제1 전달부; 및
    상기 제1 폴링클럭의 펄스에 응답하여 상기 제1 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제2 전달부를 포함하는 반도체 장치.
  21. 제 19 항에 있어서, 상기 제2 데이터합성부는
    상기 제2 라이징클럭의 펄스에 응답하여 상기 제2 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제3 전달부; 및
    상기 제2 폴링클럭의 펄스에 응답하여 상기 제2 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제4 전달부를 포함하는 반도체 장치.
  22. 제 18 항에 있어서, 상기 출력버퍼는
    상기 제어신호에 응답하여 상기 제1 전치합성데이터가 인가되는 제1 노드를 초기화하고, 상기 제1 노드의 신호를 래치하며, 래치된 상기 제1 노드의 신호를 버퍼링하여 상기 제1 합성데이터를 생성하는 제1 버퍼부; 및
    상기 제어신호에 응답하여 상기 제2 전치합성데이터가 인가되는 제2 노드를 초기화하고, 상기 제2 노드의 신호를 래치하며, 래치된 상기 제2 노드의 신호를 버퍼링하여 상기 제2 합성데이터를 생성하는 제2 버퍼부를 포함하는 반도체 장치.
  23. 제 22 항에 있어서, 상기 상기 제1 합성데이터는 상기 제1 노드가 초기화되는 경우 디스에이블되고, 상기 제2 합성데이터는 상기 제2 노드가 초기화되는 경우 디스에이블되는 신호인 반도체 장치.
  24. 제 18 항에 있어서, 상기 출력데이터생성부는
    상기 제1 합성데이터를 버퍼링하여 제1 반전합성데이터를 생성하고, 상기 제2 합성데이터를 버퍼링하여 제2 반전합성데이터를 생성하는 지연부;
    상기 제1 반전합성데이터를 버퍼링하여 풀업신호를 생성하고, 상기 제2 반전합성데이터를 버퍼링하여 풀다운신호를 생성하는 전치드라이버; 및
    상기 풀업신호 및 상기 풀다운신호의 레벨에 따라 상기 출력데이터를 생성하여 상기 패드부로 출력하는 출력드라이버를 포함하는 반도체 장치.
  25. 제1 라이징클럭, 제1 폴링클럭, 제1 라이징데이터 및 제1 폴링데이터를 입력 받아 출력데이터를 생성하거나, 제2 라이징클럭, 제2 폴링클럭, 제2 라이징데이터 및 제2 폴링데이터를 입력 받아 상기 출력데이터를 생성하여 외부로 출력하는 입출력제어부를 포함하는 반도체 장치.
  26. 제 25 항에 있어서, 상기 제1 및 제2 라이징클럭은 외부클럭의 라이징엣지에 동기 되어 생성되는 신호인 반도체 장치.
  27. 제 25 항에 있어서, 상기 제1 및 제2 폴링클럭은 외부클럭의 폴링엣지에 동기 되어 생성되는 신호인 반도체 장치.
  28. 제 25 항에 있어서, 상기 입출력제어부는
    상기 제1 라이징클럭에 동기 되어 상기 제1 라이징데이터로부터 제1 및 제2 전치합성데이터를 생성하고, 상기 제1 폴링클럭에 동기 되어 상기 제1 폴링데이터로부터 상기 제1 및 제2 전치합성데이터를 생성하며, 제2 라이징클럭에 동기 되어 상기 제2 라이징데이터로부터 상기 제1 및 제2 전치합성데이터를 생성하고, 상기 제2 폴링클럭에 동기 되어 상기 제2 폴링데이터로부터 상기 제1 및 제2 전치합성데이터를 생성하는 데이터합성부;
    제어신호에 응답하여 상기 제1 전치합성데이터를 버퍼링하여 제1 합성데이터를 생성하고, 상기 제2 전치합성데이터를 버퍼링하여 제2 합성데이터를 생성하는 출력버퍼; 및
    상기 제1 및 제2 합성데이터에 응답하여 상기 출력데이터를 생성하고, 상기 출력데이터를 패드부를 통해 외부로 출력하는 출력데이터생성부를 포함하는 반도체 장치.
  29. 제 28 항에 있어서, 상기 데이터합성부는
    상기 제1 라이징클럭의 펄스에 응답하여 상기 제1 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하고, 상기 제1 폴링클럭의 펄스에 응답하여 상기 제1 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제1 데이터합성부; 및
    상기 제2 라이징클럭의 펄스에 응답하여 상기 제2 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하고, 상기 제2 폴링클럭의 펄스에 응답하여 상기 제2 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제2 데이터합성부를 포함하는 반도체 장치.
  30. 제 29 항에 있어서, 상기 제1 데이터합성부는
    상기 제1 라이징클럭의 펄스에 응답하여 상기 제1 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제1 전달부; 및
    상기 제1 폴링클럭의 펄스에 응답하여 상기 제1 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제2 전달부를 포함하는 반도체 장치.
  31. 제 29 항에 있어서, 상기 제2 데이터합성부는
    상기 제2 라이징클럭의 펄스에 응답하여 상기 제2 라이징데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제3 전달부; 및
    상기 제2 폴링클럭의 펄스에 응답하여 상기 제2 폴링데이터를 버퍼링하여 상기 제1 및 제2 전치합성데이터로 출력하는 제4 전달부를 포함하는 반도체 장치.
  32. 제 28 항에 있어서, 상기 출력버퍼는
    상기 제어신호에 응답하여 상기 제1 전치합성데이터가 인가되는 제1 노드를 초기화하고, 상기 제1 노드의 신호를 래치하며, 래치된 상기 제1 노드의 신호를 버퍼링하여 상기 제1 합성데이터를 생성하는 제1 버퍼부; 및
    상기 제어신호에 응답하여 상기 제2 전치합성데이터가 인가되는 제2 노드를 초기화하고, 상기 제2 노드의 신호를 래치하며, 래치된 상기 제2 노드의 신호를 버퍼링하여 상기 제2 합성데이터를 생성하는 제2 버퍼부를 포함하는 반도체 장치.
  33. 제 32 항에 있어서, 상기 상기 제1 합성데이터는 상기 제1 노드가 초기화되는 경우 디스에이블되고, 상기 제2 합성데이터는 상기 제2 노드가 초기화되는 경우 디스에이블되는 신호인 반도체 장치.
  34. 제 28 항에 있어서, 상기 출력데이터생성부는
    상기 제1 합성데이터를 버퍼링하여 제1 반전합성데이터를 생성하고, 상기 제2 합성데이터를 버퍼링하여 제2 반전합성데이터를 생성하는 지연부;
    상기 제1 반전합성데이터를 버퍼링하여 풀업신호를 생성하고, 상기 제2 반전합성데이터를 버퍼링하여 풀다운신호를 생성하는 전치드라이버; 및
    상기 풀업신호 및 풀다운신호의 레벨에 따라 상기 출력데이터를 생성하여 상기 패드부로 출력하는 출력드라이버를 포함하는 반도체 장치.
  35. 제 25 항에 있어서,
    제1 내부데이터로부터 상기 제1 라이징데이터 및 상기 제1 폴링데이터를 추출하고, 외부클럭으로부터 상기 제1 라이징클럭 및 상기 제1 폴링클럭을 생성하는 제1 데이터입출력부; 및
    제2 내부데이터로부터 상기 제2 라이징데이터 및 상기 제2 폴링데이터를 추출하고, 외부클럭으로부터 상기 제2 라이징클럭 및 상기 제2 폴링클럭을 생성하는 제2 데이터입출력부를 더 포함하는 반도체 장치.
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