KR20130129784A - 데이터출력회로 및 반도체메모리장치 - Google Patents

데이터출력회로 및 반도체메모리장치 Download PDF

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Abstract

본 발명의 데이터출력회로는 인에이블신호에 응답하여 데이터 및 반전데이터를 각각 센싱증폭하여 증폭데이터 및 반전증폭데이터를 생성하는 입출력센스앰프와 상기 인에이블신호에 동기되어 제어펄스를 생성하는 제어펄스생성부 및 상기 제어펄스에 응답하여 상기 증폭데이터 및 반전증폭데이터를 각각 래치하여 풀업신호 및 풀다운신호를 생성하는 신호생성부를 포함한다.

Description

데이터출력회로 및 반도체메모리장치{DATA OUTPUT CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 리드명령이 연속적으로 인가되어도 스큐 변화와 상관없이 출력데이터를 출력할 수 있는 데이터출력회로 및 이를 포함하는 반도체메모리장치에 관한 것이다.
일반적으로 반도체메모리장치는 다수의 뱅크를 포함한다. 반도체메모리장치는 리드명령을 인가받으면 메모리셀에 저장된 데이터를 다수의 뱅크와 공통으로 연결된 글로벌라인을 통해 출력한다. 이러한 반도체메모리장치는 리드명령을 연속적으로 인가받을 수 있으며, 이와 관련된 스펙으로 정의되는 시간이 tCCD(CAS to CAS Delay)이다. tCCD(CAS to CAS Delay)는 하나의 출력인에이블신호(YI)가 인에이블된 후에 다음 출력인에이블신호(YI)가 인에이블될 때까지 걸리는 시간이다. 여기서, 출력인에이블신호(YI)는 컬럼어드레스를 디코딩하여 생성된 신호이다. 반도체메모리장치가 리드명령을 인가받으면 출력인에이블신호(YI)가 인에이블되는 구간에서 비트라인에 실린 데이터는 로컬라인으로 출력된다. DDR2(Double Data Rate 2) 방식으로 리드 동작을 수행하는 반도체메모리장치는 하나의 리드명령을 인가받고 클럭의 2주기 경과한 후에 다음 리드명령을 인가받아도, 즉, tCCD(CAS to CAS Delay)가 클럭의 2주기인 경우에도 정상적으로 리드 동작을 수행할 수 있어야 한다.
도 1은 종래의 데이터출력회로를 포함하는 반도체메모리장치를 도시한 블럭도이다.
종래의 반도체메모리장치는 제1 내지 제4 뱅크(11~14)를 포함한다. 제1 뱅크(11)는 입출력센스앰프(15) 및 출력부(16)를 포함한다. 제2 내지 제4 뱅크(12~14)도 입출력센스앰프(미도시) 및 출력부(미도시)를 포함한다. 반도체메모리장치가 리드명령(RD)을 인가받으면 인에이블신호(EN)가 인에이블된다. 또한, 인에이블신호(EN)는 반도체메모리장치가 리드명령을 인가받으면 로직하이레벨(또는 실시예에 따라 로직로우레벨)로 인에이블되는 신호이다. 이러한 인에이블신호(EN)가 인에이블되는 구간에서 입출력센스앰프(15)는 데이터(DIN) 및 반전데이터(DINB)의 센싱증폭 동작을 수행한다.
입출력센스앰프(15)는 크로스 커플드 래치 타입(cross coupled latch type)으로 구현된다. 입출력센스앰프(15)는 인에이블신호(EN)가 인에이블되는 구간에서 로컬라인(LIO) 및 상보로컬라인(LIOB)을 통해 각각 전달되는 데이터(DIN) 및 반전데이터(DINB)를 각각 센싱 및 반전증폭하여 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 생성한다. 출력부(16)는 PMOS 트랜지스터(P13), 인버터(IV13) 및 NMOS 트랜지스터(N13)을 포함한다. 출력부(16)는 증폭데이터(ADIN)가 로직로우레벨인 경우에 로직하이레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력하고, 반전증폭데이터(ADINB)가 로직로우레벨인 경우에 로직로우레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력한다.
입출력센스앰프(15)가 데이터(DIN) 및 반전데이터(DINB)를 각각 센싱 및 반전증폭하여 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 생성하는 동작은 인에이블신호(EN)의 펄스폭, 즉, 인에이블신호(EN)의 인에이블구간동안 이루어진다. 출력부(16)는 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 입력받아서 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력한다. 따라서, 인에이블신호(EN)가 인에이블되는 구간동안 글로벌라인(GIO)을 구동하여 출력데이터(OUTDATA)를 생성하므로 인에이블신호(EN)의 펄스폭, 즉, 인에이블신호(EN)의 인에이블구간을 설정하는 것이 중요하다.
그런데, P.V.T(Process, Voltage, Temperature)에 따른 인에이블신호(EN)의 스큐변동 때문에 인에이블신호(EN)의 인에이블구간을 설정하는데 어려움이 발생한다. 인에이블신호(EN)의 인에이블구간이 작게 설정된 경우와 크게 설정된 경우를 도 2 및 도 3을 참조하여 설명하면 다음과 같다.
도 2는 인에이블신호(EN)의 인에이블구간이 작게 설정된 경우를 나타낸 타이밍도이다. 반도체메모리장치가 첫 번째 리드명령(RD)을 인가받아서 로직하이레벨의 출력데이터(OUTDATA)를 출력하고, 클럭(CLK)의 2주기 후에 두 번째 리드명령(RD)을 인가받아서 로직로우레벨의 출력데이터(OUTDATA)를 출력하는 것을 예로 설명한다.
T1 시점에서, 반도체메모리장치가 첫 번째 리드명령(RD)을 인가받으면 T2 시점에서, 인에이블신호(EN)가 인에이블된다. 입출력센스앰프(15)는 인에이블신호(EN)가 인에이블되는 구간에서 데이터(DIN) 및 반전데이터(DINB)를 각각 센싱 및 반전증폭하여 각각 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 생성한다. 그런데, 인에이블신호(EN)가 작게 설정되어서 출력부(16)가 글로벌라인(GIO)을 기설정된 내부전원(VINT)까지 구동하지 못한다.
T3 시점에서, 반도체메모리장치가 두 번째 리드명령(RD)을 인가받으면 T4 시점에서, 인에이블신호(EN)가 인에이블된다. 입출력센스앰프(15)는 인에이블신호(EN)가 인에이블되는 구간에서 데이터(DIN) 및 반전데이터(DINB)를 각각 센싱 및 반전증폭하여 각각 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 생성한다. 출력부(16)는 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 입력받아서 로직로우레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력한다.
도 3은 인에이블신호(EN)의 인에이블구간이 크게 설정된 경우를 나타낸 타이밍도이다. 반도체메모리장치가 첫 번째 리드명령(RD)을 인가받아서 로직하이레벨의 출력데이터(OUTDATA)를 출력하고, 클럭(CLK)의 2주기 후에 두 번째 리드명령(RD)을 인가받아서 로직로우레벨의 출력데이터(OUTDATA)를 출력하는 것을 예로 설명한다.
우선, T5 시점에서, 반도체메모리장치가 첫 번째 리드명령(RD)을 인가받으면 T6 시점에서, 인에이블신호(EN)가 인에이블된다. 입출력센스앰프(15)는 인에이블신호(EN)가 인에이블되는 구간에서 데이터(DIN) 및 반전데이터(DINB)를 각각 센싱 및 반전증폭하여 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 생성한다. 출력부(16)는 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 입력받아서 로직하이레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력한다.
다음으로, T7 시점에서, 반도체메모리장치가 두 번째 리드명령(RD)을 인가받으면 인에이블신호(EN)가 인에이블된다. 그러나, 인에이블신호(EN)의 인에이블구간이 크게 설정된 경우 첫 번째 리드명령(RD)에 의해 인에이블되는 인에이블신호(EN)와 합쳐지게 된다. 따라서, 입출력센스앰프(15)는 첫 번째 리드명령(RD)에 의해 인에이블된 인에이블신호(EN)와 두 번째 리드명령(RD)에 의해 인에이블된 인에이블신호(EN)가 합쳐진 구간 동안 데이터(DIN) 및 반전데이터(DINB)를 각각 센싱 및 반전증폭하여 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 생성한다. 동일하게, 출력부(16)는 첫 번째 리드명령(RD)에 의해 인에이블된 인에이블신호(EN)와 두 번째 리드명령(RD)에 의해 인에이블되는 인에이블신호(EN)가 합쳐진 구간 동안 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 입력받아서 로직하이레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력한다. 그러므로, 반도체메모리장치는 두 번째 리드명령(RD)에 의한 출력데이터(OUTDATA)를 출력할 수 없다.
종래의 반도체메모리장치는 입출력센스앰프의 동작을 제어하는 인에이블신호(EN)의 펄스폭, 즉, 인에이블신호(EN)가 인에이블되는 구간에서 글로벌라인(GIO)을 구동하여 출력데이터(OUTDATA)를 생성한다. 따라서, 종래의 반도체메모리장치는 인에이블신호(EN)의 인에이블구간에 따라 글로벌라인(GIO)을 기설정된 내부전원(VINT)까지 구동할 수 없거나, 첫 번째 리드명령(RD)을 인가받아서 출력데이터(OUTDATA)를 출력한 후에 연속으로 두 번째 리드명령(RD)을 인가받은 경우에 두 번째 리드명령(RD)에 의한 출력데이터(OUTDATA)를 출력할 수 없다.
본 발명은 입출력센스앰프의 동작을 제어하는 인에이블신호의 인에이블구간과 상관없이 글로벌라인을 구동하여 출력데이터를 출력함으로써, 리드명령이 연속적으로 인가되어도 안정적으로 출력데이터를 출력할 수 있는 데이터출력회로 및 이를 포함하는 반도체메모리장치를 제공한다.
이를 위해 본 발명은 인에이블신호에 응답하여 데이터 및 반전데이터를 각각 센싱증폭하여 증폭데이터 및 반전증폭데이터를 생성하는 입출력센스앰프와 상기 인에이블신호의 인에이블시점에 동기되어 제어펄스를 생성하는 제어펄스생성부 및 상기 제어펄스에 응답하여 상기 증폭데이터 및 반전증폭데이터를 각각 래치하여 풀업신호 및 풀다운신호를 생성하는 신호생성부를 포함하는 데이터출력회로를 제공한다.
또한, 본 발명은 제1 내지 제4 뱅크를 포함하는 반도체메모리장치에 있어서, 상기 제1 뱅크는 인에이블신호에 응답하여 데이터 및 반전데이터를 각각 센싱증폭하여 증폭데이터 및 반전증폭데이터를 생성하는 입출력센스앰프와 상기 인에이블신호의 인에이블시점에 동기되어 제어펄스를 생성하는 제어펄스생성부와 상기 제2 내지 제4 뱅크 중 어느 하나의 뱅크가 리드 또는 라이트 동작을 수행하는 경우 인에이블되는 프리차지신호를 생성하는 프리차지신호생성부 및 상기 제어펄스 및 프리차지신호에 응답하여 상기 증폭데이터 및 반전증폭데이터를 래치하여 각각 풀업신호 및 풀다운신호를 생성하는 신호생성부를 포함하는 반도체메모리장치를 제공한다.
본 발명에 의하면 P.V.T(Process, Voltage, Temperature)와 상관없이 안정적으로 글로벌라인을 구동하여 출력데이터를 출력할 수 있는 효과가 있다.
도 1은 종래의 데이터출력회로를 포함하는 반도체메모리장치를 도시한 블럭도이다.
도 2는 인에이블신호(EN)의 인에이블구간이 작게 설정된 경우를 나타낸 타이밍도이다.
도 3은 인에이블신호(EN)의 인에이블구간이 크게 설정된 경우를 나타낸 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 데이터출력회로를 도시한 블럭도이다.
도 5는 도 4에 도시된 데이터출력회로에 포함된 신호생성부의 회로도이다.
도 6은 도 4에 도시된 데이터출력회로에 포함된 출력부의 회로도이다.
도 7은 도 4에 도시된 데이터출력회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체메모리장치를 도시한 블럭도이다.
도 9는 도 8에 도시된 반도체메모리장치에 포함된 신호생성부의 회로도이다.
도 10은 도 8에 도시된 반도체메모리장치에 포함된 프리차지신호생성부의 회로도이다.
도 11은 도 8에 도시된 반도체메모리장치의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 4는 본 발명의 일 실시예에 따른 데이터출력회로를 도시한 블럭도이다.
도 4에 도시된 바와 같이, 본 실시예에 따른 데이터출력회로는 입출력센스앰프(1), 제어펄스생성부(3), 신호생성부(5) 및 출력부(7)를 포함한다.
입출력센스앰프(1)는 크로스 커플드 래치 타입(cross coupled latch type)으로 구현된다. 입출력센스앰프(1)는 인에이블신호(EN)가 인에이블되는 구간에서 로컬라인(LIO) 및 상보로컬라인(LIOB)을 통해 각각 전달되는 데이터(DIN) 및 반전데이터(DINB)를 각각 센싱 및 반전증폭하여 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 생성한다. 여기서 인에이블신호(EN)는 반도체메모리장치가 리드명령을 인가받고 입출력센스앰프(1)의 센싱증폭 동작을 수행하기 위하여 로직하이레벨(또는 실시예에 따라 로직로우레벨)로 인에이블되는 신호이다.
제어펄스생성부(3)는 일반적인 펄스생성부로 구현될 수 있다. 이와 같이 구현된, 제어펄스생성부(3)는 인에이블신호(EN)가 인에이블되는 시점에 동기되어 제어펄스(CONP)를 생성한다.
신호생성부(5)는, 도 5에 도시된 바와 같이, 풀업신호생성부(51) 및 풀다운신호생성부(55)를 포함한다.
풀업신호생성부(51)는 제1 버퍼부(52) 및 제1 래치부(53)를 포함한다. 제1 버퍼부(52)는 두 개의 PMOS 트랜지스터(P51, P52), 두 개의 NMOS 트랜지스터(N51, N52) 및 두 개의 인버터(IV51, IV52)를 포함한다. 제1 버퍼부(52)는 제어펄스(CONP)가 생성되면 증폭데이터(ADIN)를 버퍼링한다. 제1 래치부(53)는 두 개의 인버터(IV53, IV54)를 포함한다. 제1 래치부(53)는 제1 버퍼부(52)의 출력신호를 래치하여 풀업신호(PU)를 생성한다.
풀다운신호생성부(55)는 제2 버퍼부(56) 및 제2 래치부(57)를 포함한다. 제2 버퍼부(56)는 두 개의 PMOS 트랜지스터(P55, P56), 두 개의 NMOS 트랜지스터(N55, N56) 및 두 개의 인버터(IV55, IV56)를 포함한다. 제2 버퍼부(56)는 제어펄스(CONP)가 생성되면 반전증폭데이터(ADINB)를 버퍼링한다. 제2 래치부(57)는 두 개의 인버터(IV57, IV58)를 포함한다. 제2 래치부(57)는 제2 버퍼부(56)의 출력신호를 래치하여 풀다운신호(PD)를 생성한다.
이와 같은 구성의 신호생성부(5)는 제어펄스(CONP)가 생성되면 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 버퍼링하고, 래치하여 각각 풀업신호(PU) 및 풀다운신호(PD)를 생성한다.
출력부(7)는, 도 6에 도시된 바와 같이, 하나의 PMOS 트랜지스터(P7), 하나의 NMOS 트랜지스터(N7) 및 하나의 인버터(IV7)를 포함한다. 이와 같은 구성의 출력부(7)는 풀업신호(PU)가 로직로우레벨인 경우에 로직하이레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력한다. 또한, 출력부(7)는 풀다운신호(PD)가 로직로우레벨인 경우에 로직로우레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력한다.
이상 살펴본 바와 같이 구성된 데이터출력회로의 동작을 도 7을 참고하여 살펴보되, 반도체메모리장치가 첫 번째 리드명령을 인가받아서 로직하이레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력하고, 클럭(CLK)의 2주기 후에 두 번째 리드명령을 인가받아서 로직로우레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력하는 것을 예로 설명한다.
우선, T11 시점에서, 반도체메모리장치가 첫 번째 리드명령(RD)을 인가받으면 T12 시점에서, 인에이블신호(EN)가 로직하이레벨로 인에이블된다.
입출력센스앰프(1)는 인에이블신호(EN)가 인에이블되는 구간에서 로컬라인(LIO) 및 상보로컬라인(LIOB)을 통해 각각 전달되는 데이터(DIN) 및 반전데이터(DINB)를 각각 센싱 및 반전증폭하여 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 생성한다.
제어펄스생성부(3)는 인에이블신호(EN)가 인에이블되는 시점에 동기되어 제어펄스(CONP)를 생성한다.
신호생성부(5)는 제어펄스(CONP)가 생성되면 로직로우레벨의 증폭데이터(ADIN)를 버퍼링하고, 래치하여 로직로우레벨의 풀업신호(PU)를 생성한다. 또한, 신호생성부(5)는 제어펄스(CONP)가 생성되면 로직하이레벨의 반전증폭데이터(ADINB)를 버퍼링하고, 래치하여 로직하이레벨의 풀다운신호(PD)를 생성한다.
출력부(7)는 로직로우레벨의 풀업신호(PU)와 로직하이레벨의 풀다운신호(PD)를 입력받아 로직하이레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력한다.
다음으로, T13 시점에서, 반도체메모리장치가 두 번째 리드명령(RD)을 인가받으면 T14 시점에서, 인에이블신호(EN)가 로직하이레벨로 인에이블된다.
입출력센스앰프(1)는 인에이블신호(EN)가 인에이블되는 구간에서 로컬라인(LIO) 및 상보로컬라인(LIOB)을 통해 각각 전달되는 데이터(DIN) 및 반전데이터(DINB)를 각각 센싱 및 반전증폭하여 증폭데이터(ADIN) 및 반전증폭데이터(ADINB)를 생성한다.
제어펄스생성부(3)는 인에이블신호(EN)가 인에이블되는 시점에 동기되어 제어펄스(CONP)를 생성한다.
신호생성부(5)는 제어펄스(CONP)가 생성되면 로직하이레벨의 증폭데이터(ADIN)를 버퍼링하고, 래치하여 로직하이레벨의 풀업신호(PU)를 생성한다. 또한, 신호생성부(5)는 제어펄스(CONP)가 생성되면 로직로우레벨의 반전증폭데이터(ADINB)를 버퍼링하고, 래치하여 로직로우레벨의 풀다운신호(PD)를 생성한다.
출력부(7)는 로직하이레벨의 풀업신호(PU)와 로직로우레벨의 풀다운신호(PD)를 입력받아 로직로우레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력한다.
이상 살펴본 바와 같이, 본 실시예의 데이터출력회로는 입출력센스앰프(1)의 출력신호를 래치하여 생성한 풀업신호(PU) 및 풀다운신호(PD)를 이용하여 글로벌라인(GIO)을 구동함으로써 인에이블신호(EN)의 인에이블구간과 상관없이 글로벌라인(GIO)을 구동하여 출력데이터(OUTDATA)를 출력할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체메모리장치를 도시한 블럭도이다.
도 8에 도시된 바와 같이, 본 실시예에 따른 반도체메모리장치는 제1 내지 제4 뱅크(500~800)를 포함한다. 다만, 각 신호에 표시된 '<1>'는 제1 뱅크(500)내에서 입출력되는 신호라는 것을 의미한다.
제1 뱅크(500)는 입출력센스앰프(1), 제어펄스생성부(3), 신호생성부(6), 출력부(7) 및 프리차지신호생성부(9)를 포함한다. 입출력센스앰프(1), 제어펄스생성부(3) 및 출력부(7)의 구성과 기능은 도 4에 도시된 데이터출력회로와 동일하므로 이에 대한 설명은 생략한다.
신호생성부(6)는, 도 9에 도시된 바와 같이, 풀업신호생성부(61) 및 풀다운신호생성부(65)를 포함한다.
풀업신호생성부(61)는 제1 버퍼부(62), 제1 래치부(63) 및 제1 프리차지부(64)를 포함한다. 제1 버퍼부(62)는 두 개의 PMOS 트랜지스터(P61, P62), 두 개의 NMOS 트랜지스터(N61, N62) 및 두 개의 인버터(IV61, IV62)를 포함한다. 제1 버퍼부(62)는 제어펄스(CONP<1>)가 생성되면 증폭데이터(ADIN<1>)를 버퍼링한다. 제1 래치부(63)는 두 개의 인버터(IV63, IV64)를 포함한다. 제1 래치부(63)는 제1 버퍼부(62)의 출력신호를 래치하여 풀업신호(PU<1>)를 생성한다. 제1 프리차지부(64)는 NMOS 트랜지스터(N64)를 포함한다. 제1 프리차지부(64)는 프리차지신호(PCG<1>)가 로직하이레벨인 경우 풀업신호(PU<1>)를 로직하이레벨로 천이시킨다. 프리차지신호(PCG<1>)에 대해서는 도 10을 참조하여 후술한다.
풀다운신호생성부(65)는 제2 버퍼부(66), 제2 래치부(67) 및 제2 프리차지부(68)를 포함한다. 제2 버퍼부(66)는 두 개의 PMOS 트랜지스터(P65, P66), 두 개의 NMOS 트랜지스터(N65, N66) 및 두 개의 인버터(IV65, IV66)를 포함한다. 제2 버퍼부(66)는 제어펄스(CONP<1>)가 생성되면 반전증폭데이터(ADINB<1>)를 반전버퍼링한다. 제2 래치부(67)는 두 개의 인버터(IV67, IV68)를 포함한다. 제2 래치부(67)는 제2 버퍼부(66)의 출력신호를 래치하여 풀다운신호(PD<1>)를 생성한다. 제2 프리차지부(68)는 NMOS 트랜지스터(N68)를 포함한다. 제2 프리차지부(68)는 프리차지신호(PCG<1>)가 로직하이레벨인 경우 풀다운신호(PD<1>)를 로직하이레벨로 천이시킨다. 프리차지신호(PCG<1>)에 대해서는 도 10을 참조하여 후술한다.
이와 같은 구성의 신호생성부(6)는 제어펄스(CONP<1>)가 로직하이레벨로 인에이블되면 증폭데이터(ADIN<1>) 및 반전증폭데이터(ADINB<1>)를 반전버퍼링하고, 래치하여 각각 풀업신호(PU<1>) 및 풀다운신호(PD<1>)를 생성한다. 또한, 신호생성부(6)는 프리차지신호(PCG<1>)가 로직하이레벨인 경우에 풀업신호(PU<1>) 및 풀다운신호(PD<1>)를 로직하이레벨로 천이시킨다.
프리차지신호생성부(9)는, 도 10에 도시된 바와 같이, 노어게이트(NR9) 및 인버터(IV9)를 포함한다. 프리차지신호생성부(9)는 제2 내지 제4 컬럼뱅크신호(CBA<2:4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우에 로직하이레벨의 프리차지신호(PCG<1>)를 생성한다. 여기서, 제2 내지 제4 컬럼뱅크신호(CBA<2:4>)는 반도체메모리장치가 제2 내지 제4 뱅크(600~800) 정보를 포함한 리드 또는 라이트 명령을 인가받을 때 로직하이레벨로 인에이블되는 신호이다.
제2 뱅크(600)는 제1 뱅크(500)의 구성을 포함하되, 제2 뱅크(600)의 프리차지신호생성부(미도시)는 제1 컬럼뱅크신호(CBA<1>)와 제3 및 제4 컬럼뱅크신호(CAB<3:4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우에 로직하이레벨의 프리차지신호(PCG)를 생성한다.
제3 뱅크(700)제1 뱅크(500)의 구성을 포함하되, 제3 뱅크(700)의 프리차지신호생성부(미도시)는 제1 및 제2 컬럼뱅크신호(CBA<1:2>)와 제4 컬럼뱅크신호(CAB<4>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우에 로직하이레벨의 프리차지신호(PCG)를 생성한다.
제4 뱅크(800)제1 뱅크(500)의 구성을 포함하되, 제4 뱅크(800)의 프리차지신호생성부(미도시)는 제1 내지 제3 컬럼뱅크신호(CBA<1:3>) 중 어느 하나가 로직하이레벨로 인에이블되는 경우에 로직하이레벨의 프리차지신호(PCG)를 생성한다.
이상 살펴본 바와 같이 구성된 명칭의 동작을 도 11을 참고하여 살펴보되, 반도체메모리장치가 제1 뱅크(500)정보를 포함하는 리드명령(RD<1>)을 인가받아서 로직하이레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력하고, 제2 뱅크(600) 정보를 포함하는 리드명령(RD<2>)을 인가받아서 로직로우레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력하는 것을 예로 설명하면 다음과 같다. 다만, 각 신호에 표시된 '<1>'는 제1 뱅크(500)내에서 입출력되는 신호라는 것을 의미하고, 각 신호에 표시된 '<2>'는 제2 뱅크(600)내에서 입출력되는 신호라는 것을 의미한다.
우선, T21 시점에서, 반도체메모리장치가 제1 뱅크(500)정보를 포함하는 리드명령(RD<1>)을 인가받으면 T22 시점에서, 제1 인에이블신호(EN<1>)가 로직하이레벨로 인에이블된다.
입출력센스앰프(1)는 제1 인에이블신호(EN<1>)가 인에이블되는 구간에서 로컬라인(LIO) 및 상보로컬라인(LIOB)을 통해 각각 전달되는 제1 데이터(DIN<1>) 및 제1 반전데이터(DINB<1>)를 각각 센싱 및 반전증폭하여 제1 증폭데이터(ADIN<1>) 및 제1 반전증폭데이터(ADINB<1>)를 생성한다.
제어펄스생성부(3)는 제1 인에이블신호(EN<1>)가 인에이블되는 시점에 동기되어 제1 제어펄스(CONP<1>)를 생성한다.
신호생성부(6)는 제1 제어펄스(CONP<1>)가 생성되면 로직로우레벨의 제1 증폭데이터(ADIN<1>)를 반전버퍼링하고, 래치하여 로직로우레벨의 제1 풀업신호(PU<1>)를 생성한다. 또한, 신호생성부(6)는 제1 제어펄스(CONP<1>)가 생성되면 로직하이레벨의 제1 반전증폭데이터(ADINB<1>)를 반전버퍼링하고, 래치하여 로직하이레벨의 제1 풀다운신호(PD<1>)를 생성한다.
출력부(7)는 로직로우레벨의 제1 풀업신호(PU<1>)와 로직하이레벨의 제1 풀다운신호(PD<1>)를 입력받아 로직하이레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력한다.
다음으로, T23 시점에서, 반도체메모리장치가 제2 뱅크(600) 정보를 포함하는 리드명령(RD<2>)을 인가받으면 제2 컬럼뱅크신호(CBA<2>)가 로직하이레벨로 인에이블되므로 프리차지신호생성부(9)는 로직하이레벨의 제1 프리차지신호(PCG<1>)를 생성한다.
신호생성부(6)는 로직하이레벨의 제1 프리차지신호(PCG<1>)를 입력받아 제1 풀업신호(PU<1>) 및 제1 풀다운신호(PD<1>)를 로직하이레벨로 천이시킨다.
출력부(7)는 로직하이레벨의 제1 풀업신호(PU<1>)와 제1 풀다운신호(PD<1>)를 입력받으므로 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력하지 못한다.
한편, T23 시점에서, 반도체메모리장치가 제2 뱅크(600) 정보를 포함하는 리드명령(RD<2>)을 인가받으면 T24 시점에서, 제2 인에이블신호(EN<2>)가 로직하이레벨로 인에이블된다.
제2 증폭데이터(ADIN<2>) 및 제2 반전증폭데이터(ADINB<2>)는 로컬라인(LIO) 및 상보로컬라인(LIOB)을 통해 각각 전달되는 제2 데이터(DIN<2>) 및 제2 반전데이터(DINB<2>)를 각각 센싱 및 반전증폭되어 생성된다.
제2 제어펄스(CONP<2>)는 제2 인에이블신호(EN<2>)가 인에이블되는 시점에 동기되어 생성된다.
제2 제어펄스(CONP<2>)가 생성되면, 로직하이레벨의 제2 증폭데이터(ADIN<2>)를 반전버퍼링하고, 래치하여 로직하이레벨의 제2 풀업신호(PU<2>)가 생성된다. 또한, 제2 제어펄스(CONP<2>)가 생성되면, 로직로우레벨의 제2 반전증폭데이터(ADINB<2>)를 반전버퍼링하고, 래치하여 로직로우레벨의 제2 풀다운신호(PD<2>)가 생성된다.
제2 뱅크(600)의 출력부(미도시)는 로직하이레벨의 제2 풀업신호(PU<2>)와 로직로우레벨의 제2 풀다운신호(PD<2>)를 입력받아 로직로우레벨의 출력데이터(OUTDATA)를 글로벌라인(GIO)으로 출력한다.
이상 살펴본 바와 같이, 본 실시예의 반도체메모리장치는 제1 내지 제4 뱅크와 공통으로 연결된 글로벌라인을 통해 데이터를 출력하므로 각 뱅크에 프리차지신호생성부를 구비하여 제1 내지 제4 뱅크 중 둘 이상의 뱅크에서 출력데이터를 글로벌라인으로 출력하는 것을 방지할 수 있다.
1: 입출력센스앰프 3: 제어펄스생성부
5: 신호생성부 51: 풀업신호생성부
55: 풀다운신호생성부 6: 신호생성부
61: 풀업신호생성부 65: 풀다운신호생성부7: 출력부
7: 출력부 9: 프리차지신호생성부

Claims (17)

  1. 인에이블신호에 응답하여 데이터 및 반전데이터를 각각 센싱증폭하여 증폭데이터 및 반전증폭데이터를 생성하는 입출력센스앰프;
    상기 인에이블신호의 인에이블시점에 동기되어 제어펄스를 생성하는 제어펄스생성부; 및
    상기 제어펄스에 응답하여 상기 증폭데이터 및 반전증폭데이터를 각각 래치하여 풀업신호 및 풀다운신호를 생성하는 신호생성부를 포함하는 데이터출력회로.
  2. 제 1 항에 있어서, 상기 인에이블신호는 리드명령에 응답하여 생성되는 신호인 데이터출력회로.
  3. 제 1 항에 있어서, 상기 신호생성부는
    상기 제어펄스에 응답하여 상기 증폭데이터를 버퍼링하고, 래치하여 상기 풀업신호를 생성하는 풀업신호생성부; 및
    상기 제어펄스에 응답하여 상기 반전증폭데이터를 버퍼링하고, 래치하여 상기 풀다운신호를 생성하는 풀다운신호생성부를 포함하는 데이터출력회로.
  4. 제 3 항에 있어서, 상기 풀업신호생성부는
    상기 제어펄스에 응답하여 상기 증폭데이터를 버퍼링하는 제1 버퍼부; 및
    상기 제1 버퍼부의 출력신호를 래치하여 상기 풀업신호를 생성하는 제1 래치부를 포함하는 데이터출력회로.
  5. 제 3 항에 있어서, 상기 풀다운신호생성부는
    상기 제어펄스에 응답하여 상기 반전증폭데이터를 버퍼링하는 제2 버퍼부; 및
    상기 제2 버퍼부의 출력신호를 래치하여 상기 풀다운신호를 생성하는 제2 래치부를 포함하는 데이터출력회로.
  6. 제 1 항에 있어서, 상기 풀업신호 및 풀다운신호에 응답하여 내부전원 또는 접지전원을 출력데이터로 출력하는 출력부를 더 포함하는 데이터출력회로.
  7. 제 6 항에 있어서, 상기 데이터 및 반전데이터는 각각 로컬라인 및 상보로컬라인에 실린 것을 특징으로 하는 데이터출력회로.
  8. 제 7 항에 있어서, 상기 출력데이터는 글로벌라인으로 출력되는 것을 특징으로 하는 데이터출력회로.
  9. 제1 내지 제4 뱅크를 포함하는 반도체메모리장치에 있어서,
    상기 제1 뱅크는 인에이블신호에 응답하여 데이터 및 반전데이터를 각각 센싱증폭하여 증폭데이터 및 반전증폭데이터를 생성하는 입출력센스앰프;
    상기 인에이블신호의 인에이블시점에 동기되어 제어펄스를 생성하는 제어펄스생성부;
    상기 제2 내지 제4 뱅크 중 어느 하나의 뱅크가 리드 또는 라이트 동작을 수행하는 경우 인에이블되는 프리차지신호를 생성하는 프리차지신호생성부; 및
    상기 제어펄스 및 프리차지신호에 응답하여 상기 증폭데이터 및 반전증폭데이터를 래치하여 각각 풀업신호 및 풀다운신호를 생성하는 신호생성부를 포함하는 반도체메모리장치.
  10. 제 9 항에 있어서, 상기 인에이블신호는 리드명령에 응답하여 생성되는 신호인 반도체메모리장치.
  11. 제 9 항에 있어서, 상기 프리차지신호생성부는 상기 제2 내지 제4 뱅크에 리드 또는 라이트 동작이 수행되는 경우 인에이블되는 제2 내지 제4 컬럼뱅크신호에 응답하여 상기 프리차지신호를 생성하는 반도체메모리장치.
  12. 제 9 항에 있어서, 상기 신호생성부는
    상기 제어펄스에 응답하여 상기 증폭데이터를 버퍼링하고, 래치하여 상기 풀업신호를 생성하는 풀업신호생성부; 및
    상기 제어펄스에 응답하여 상기 반전증폭데이터를 버퍼링하고, 래치하여 상기 풀다운신호를 생성하는 풀다운신호생성부를 포함하는 반도체메모리장치.
  13. 제 12 항에 있어서, 상기 풀업신호생성부는
    상기 제어펄스 및 상기 프리차지신호에 응답하여 상기 증폭데이터를 버퍼링하는 제1 버퍼부; 및
    상기 제1 버퍼부의 출력신호를 래치하여 상기 풀업신호를 생성하는 제1 래치부를 포함하는 반도체메모리장치.
  14. 제 12 항에 있어서, 상기 풀다운신호생성부는
    상기 제어펄스 및 상기 프리차지신호에 응답하여 상기 반전증폭데이터를 버퍼링하는 제2 버퍼부; 및
    상기 제2 버퍼부의 출력신호를 래치하여 상기 풀다운신호를 생성하는 제2 래치부를 포함하는 반도체메모리장치.
  15. 제 9 항에 있어서, 상기 풀업신호 및 풀다운신호에 응답하여 내부전원 또는 접지전원을 출력데이터로 출력하는 출력부를 더 포함하는 반도체메모리장치.
  16. 제 15 항에 있어서, 상기 제1 및 반전데이터는 각각 로컬라인 및 상보로컬라인에 실린 것을 특징으로 하는 반도체메모리장치.
  17. 제 16 항에 있어서, 상기 출력데이터는 글로벌라인으로 출력되는 것을 특징으로 하는 반도체메모리장치.
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