JPH09190690A - 入出力装置 - Google Patents
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- JPH09190690A JPH09190690A JP8000822A JP82296A JPH09190690A JP H09190690 A JPH09190690 A JP H09190690A JP 8000822 A JP8000822 A JP 8000822A JP 82296 A JP82296 A JP 82296A JP H09190690 A JPH09190690 A JP H09190690A
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Abstract
(57)【要約】
【課題】 出力装置で消費される電流ピークを減らし、
電源線の寄生インダクタンス起因の電源ノイズを減ら
し、データ転送レートを高め、多ビットI/O構成を可
能にする。 【解決手段】 データ線DATA0〜4からの信号を入
力し、4本の制御線Enable0〜4の制御信号に基
づいて出力線I/O0〜4を駆動する出力回路0〜4を
備えた出力装置において、制御線は4種類の動作タイミ
ング持つように分類され、第1の制御線の出力を許可す
る時間を第1の時間t0、その出力を止めて次のデータ
の出力を許可するまでの期間をt1とすると、期間t1
は第1〜第4の制御線で同一で、かつ第k(1≦k<
m)の制御線の第1の時間より第k+1の制御線の第1
の時間は遅れ、第4の制御線の第1の時間は第1の制御
線の第1の時間に期間を加えた第2の時間(t0+t
1)より早い。
電源線の寄生インダクタンス起因の電源ノイズを減ら
し、データ転送レートを高め、多ビットI/O構成を可
能にする。 【解決手段】 データ線DATA0〜4からの信号を入
力し、4本の制御線Enable0〜4の制御信号に基
づいて出力線I/O0〜4を駆動する出力回路0〜4を
備えた出力装置において、制御線は4種類の動作タイミ
ング持つように分類され、第1の制御線の出力を許可す
る時間を第1の時間t0、その出力を止めて次のデータ
の出力を許可するまでの期間をt1とすると、期間t1
は第1〜第4の制御線で同一で、かつ第k(1≦k<
m)の制御線の第1の時間より第k+1の制御線の第1
の時間は遅れ、第4の制御線の第1の時間は第1の制御
線の第1の時間に期間を加えた第2の時間(t0+t
1)より早い。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置間のデ
ータをやり取りする入出力装置に係わり、特に複数の出
力回路におけるデータの出力タイミングをずらした出力
装置と、複数の入力回路におけるデータの入力タイミン
グをずらした入力装置に関する。
ータをやり取りする入出力装置に係わり、特に複数の出
力回路におけるデータの出力タイミングをずらした出力
装置と、複数の入力回路におけるデータの入力タイミン
グをずらした入力装置に関する。
【0002】
【従来の技術】今日、半導体の微細加工技術の発展によ
り、大規模、高速32ビット,64ビットMPU等の数
100万トランジスタを含むチップや、大容量の16M
ビット,64MビットDRAMが生産されるようになっ
ている。MPU等の動作周波数は200MHzまで高速
化し、さらにMPU−メモリ間のバス(BUS)幅は3
2ビット,64ビットと広がりつつある。
り、大規模、高速32ビット,64ビットMPU等の数
100万トランジスタを含むチップや、大容量の16M
ビット,64MビットDRAMが生産されるようになっ
ている。MPU等の動作周波数は200MHzまで高速
化し、さらにMPU−メモリ間のバス(BUS)幅は3
2ビット,64ビットと広がりつつある。
【0003】MPUの動作周波数に合わせて、データバ
スの動作周波数も、1ピン当たりデータレート60Mb
/s,100Mb/sと上がり、バス全体では64×1
00Mb/s=64Gb/sの時代もまじかである。こ
のような状況において、出力回路全体に流れる電流は膨
大になり、電源線に寄生のインダクタンスによる電源線
の揺れは非常に大きなものとなり、何らかの対策をしな
いと誤動作の原因となる。
スの動作周波数も、1ピン当たりデータレート60Mb
/s,100Mb/sと上がり、バス全体では64×1
00Mb/s=64Gb/sの時代もまじかである。こ
のような状況において、出力回路全体に流れる電流は膨
大になり、電源線に寄生のインダクタンスによる電源線
の揺れは非常に大きなものとなり、何らかの対策をしな
いと誤動作の原因となる。
【0004】図15は、従来のシンクロナスDRAM
(同期動作するDRAM)における動作タイミングチャ
ートである。全ての入出力信号は、基本クロックに同期
して動作し、図のように/RAS,/CAS信号はクロ
ックの立ち上がりエッジで取り込まれ、出力信号I/O
(0〜3)もまた、受け取り側がクロックの立ち上がり
エッジでデータを受け取れるタイミングで発生される。
当然出力は、全て同じタイミングで発生される。このI
/O数が大きくなり同時スイッチングするI/Oの数が
大きくなると、電源線の寄生インダクタンスによる電源
線(Vcc,Vss)の揺れは深刻化する。
(同期動作するDRAM)における動作タイミングチャ
ートである。全ての入出力信号は、基本クロックに同期
して動作し、図のように/RAS,/CAS信号はクロ
ックの立ち上がりエッジで取り込まれ、出力信号I/O
(0〜3)もまた、受け取り側がクロックの立ち上がり
エッジでデータを受け取れるタイミングで発生される。
当然出力は、全て同じタイミングで発生される。このI
/O数が大きくなり同時スイッチングするI/Oの数が
大きくなると、電源線の寄生インダクタンスによる電源
線(Vcc,Vss)の揺れは深刻化する。
【0005】出力バッファの場合、例えば出力がHig
hからLowに変わると、電源Vcc,Vssは一旦大
きく下がり、インダクタンスの影響で次に逆側に大きく
振れ、これが繰り返されて減衰していく。特に、全ての
I/Oのスイッチングの方向が同じ、即ち例えば全ての
I/OがHighからLowに変わるとき、電源の揺れ
は最大となる。このノイズはVcc,Vssが同じ方向
に振れる同相ノイズとなる。
hからLowに変わると、電源Vcc,Vssは一旦大
きく下がり、インダクタンスの影響で次に逆側に大きく
振れ、これが繰り返されて減衰していく。特に、全ての
I/Oのスイッチングの方向が同じ、即ち例えば全ての
I/OがHighからLowに変わるとき、電源の揺れ
は最大となる。このノイズはVcc,Vssが同じ方向
に振れる同相ノイズとなる。
【0006】図16は、従来の出力装置とその出力線を
示す図である。この例は、4本の出力線I/O(0〜
3)とそれに対する出力バッファ回路、更にその電源配
線を示す。出力線は通常本数が多い場合、入力線と共用
のI/O線(入出力線)場合が多い。この例で入力バッ
ファは省略し、出力バッファのみを示している。
示す図である。この例は、4本の出力線I/O(0〜
3)とそれに対する出力バッファ回路、更にその電源配
線を示す。出力線は通常本数が多い場合、入力線と共用
のI/O線(入出力線)場合が多い。この例で入力バッ
ファは省略し、出力バッファのみを示している。
【0007】また、この例では4つのI/O線に対し
て、1本の電源線(Vcc)と1本の接地線(Vss)
の割合で、チップからパッケージ外のプリント基板:P
CB(Print Circuit Borad )に、パッケージのボンデ
ィングワイヤとリードフレームを介して接続された場合
を示す。言わば、4本のI/O線の充放電電流が2本の
Vcc,Vss線を介してPCBに流れるわけであり、
このボンディングワイヤとリードフレームの寄生インダ
クタンスLの影響により電源線が揺れるわけである。L
は通常1ピン当たり数nH〜十数nHの値を持つ。
て、1本の電源線(Vcc)と1本の接地線(Vss)
の割合で、チップからパッケージ外のプリント基板:P
CB(Print Circuit Borad )に、パッケージのボンデ
ィングワイヤとリードフレームを介して接続された場合
を示す。言わば、4本のI/O線の充放電電流が2本の
Vcc,Vss線を介してPCBに流れるわけであり、
このボンディングワイヤとリードフレームの寄生インダ
クタンスLの影響により電源線が揺れるわけである。L
は通常1ピン当たり数nH〜十数nHの値を持つ。
【0008】出力線にも寄生インダクタンスは存在し、
パッケージ内のボンディングワイヤとリードフレーム、
更にPCB配線上にある。但しこの問題は、特性インピ
ーダンス:Z0(=root(L/C))と終端抵抗Rtの
値を一致させ、インピーダンス整合させると、I/O線
の揺れ(リンギング)や反射を抑えられる。従来のLV
TTL対応のインターフェースに対して、終端をターミ
ネイトするターミネイテッドLVTTL,CTT,GT
L,SSTL,Rambus等の新たなインターフェー
ス技術の基本は、このターミネイションとインピーダン
ス整合及び小振幅技術を組み合わせたものである。
パッケージ内のボンディングワイヤとリードフレーム、
更にPCB配線上にある。但しこの問題は、特性インピ
ーダンス:Z0(=root(L/C))と終端抵抗Rtの
値を一致させ、インピーダンス整合させると、I/O線
の揺れ(リンギング)や反射を抑えられる。従来のLV
TTL対応のインターフェースに対して、終端をターミ
ネイトするターミネイテッドLVTTL,CTT,GT
L,SSTL,Rambus等の新たなインターフェー
ス技術の基本は、このターミネイションとインピーダン
ス整合及び小振幅技術を組み合わせたものである。
【0009】しかし、これらの技術はI/O線のインダ
クタンスの影響を抑えるだけで、電源線のインダクタン
スの影響は抑えられない。電源線の揺れが大きくなる
と、第1に出力信号が揺れ、入力側で正しい“0”,
“1”の判断ができなくなる。第2に、電源が揺れるこ
とによりチップ内部回路の誤動作が発生する。第3に、
チップの電源が揺れることにより、このチップに入力さ
れる信号の“0”,“1”の判断が難しくなり、正しい
受信ができなくなる深刻な問題が発生する。
クタンスの影響を抑えるだけで、電源線のインダクタン
スの影響は抑えられない。電源線の揺れが大きくなる
と、第1に出力信号が揺れ、入力側で正しい“0”,
“1”の判断ができなくなる。第2に、電源が揺れるこ
とによりチップ内部回路の誤動作が発生する。第3に、
チップの電源が揺れることにより、このチップに入力さ
れる信号の“0”,“1”の判断が難しくなり、正しい
受信ができなくなる深刻な問題が発生する。
【0010】従来この電源線の揺れを抑える方法は、出
力装置の最終段のドライバの駆動能力を低下させる、或
いはONするタイミングを緩めてピーク電流を減らすし
かない。この電源線の揺れが大きくなると、図17
(a)に示すように、出力装置の電源とチップの他の部
分の電源が共通の場合、パッケージのインダクタンスの
影響がもろに内部回路や入力装置に伝わり、第1の問題
は勿論、第2,第3の問題が深刻となる。
力装置の最終段のドライバの駆動能力を低下させる、或
いはONするタイミングを緩めてピーク電流を減らすし
かない。この電源線の揺れが大きくなると、図17
(a)に示すように、出力装置の電源とチップの他の部
分の電源が共通の場合、パッケージのインダクタンスの
影響がもろに内部回路や入力装置に伝わり、第1の問題
は勿論、第2,第3の問題が深刻となる。
【0011】図17(b)はこの第2,第3の問題を解
決すべく、出力装置専用の電源線(VddQ,Vss
Q)とその他の電源(Vcc”、Vss”)をチップ内
部で分け、それぞれ別のピンでパッケージ配線し、PC
B上の電源線(Vcc’,Vss’)に接続している。
この場合、出力装置のパッケージのボンディングワイヤ
とリードフレームの寄生インダクタンス(L1)の影響
は低減できる。
決すべく、出力装置専用の電源線(VddQ,Vss
Q)とその他の電源(Vcc”、Vss”)をチップ内
部で分け、それぞれ別のピンでパッケージ配線し、PC
B上の電源線(Vcc’,Vss’)に接続している。
この場合、出力装置のパッケージのボンディングワイヤ
とリードフレームの寄生インダクタンス(L1)の影響
は低減できる。
【0012】しかしこの場合でも、I/Oの数が少ない
場合は良いが、I/O数が32,64,128,256
と増加していくと、出力装置の電源ピンの数をたとえ増
やしたとしても電流が多く流れるために、PCB上の寄
生インダクタンス(L4)の影響によりPCB上の電源
(Vcc’,Vss’)の揺れが大きくなり、その結
果、その他用の電源ピンと通じて、チップ内部回路と入
力回路の電源線(Vcc”,Vss“)が揺れることと
なり、上記第2,第3の問題が発生する結果となる。
場合は良いが、I/O数が32,64,128,256
と増加していくと、出力装置の電源ピンの数をたとえ増
やしたとしても電流が多く流れるために、PCB上の寄
生インダクタンス(L4)の影響によりPCB上の電源
(Vcc’,Vss’)の揺れが大きくなり、その結
果、その他用の電源ピンと通じて、チップ内部回路と入
力回路の電源線(Vcc”,Vss“)が揺れることと
なり、上記第2,第3の問題が発生する結果となる。
【0013】
【発明が解決しようとする課題】このように、従来の出
力装置においては、出力線が同時にスイッチングされる
ため、出力周波数が上がり出力の数が大きくなると、ピ
ーク電流の増加に伴い電源線の揺れが大きくなり、第1
に出力信号が揺れ入力側で正しい“0”,“1”の判断
ができなくなる。第2に、電源が揺れることにより、チ
ップ内部回路の誤動作が発生する。第3に、チップの電
源が揺れることにより、このチップに入力される信号の
“0”,“1”の判断が難しくなり、正しい受信ができ
なくなる深刻な問題が発生する。
力装置においては、出力線が同時にスイッチングされる
ため、出力周波数が上がり出力の数が大きくなると、ピ
ーク電流の増加に伴い電源線の揺れが大きくなり、第1
に出力信号が揺れ入力側で正しい“0”,“1”の判断
ができなくなる。第2に、電源が揺れることにより、チ
ップ内部回路の誤動作が発生する。第3に、チップの電
源が揺れることにより、このチップに入力される信号の
“0”,“1”の判断が難しくなり、正しい受信ができ
なくなる深刻な問題が発生する。
【0014】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、出力の動作スピードを
低下させず、即ちデーターレイトを低下させることな
く、多ビットのI/Oをスイッチングしたとしても電源
線に流れる消費電流のピーク値を大幅に低減し、電源線
の寄生インダクタンスによる電源線の揺れを抑えること
ができる出力装置、及びそれに対応する入力装置を提供
することにある。
ので、その目的とするところは、出力の動作スピードを
低下させず、即ちデーターレイトを低下させることな
く、多ビットのI/Oをスイッチングしたとしても電源
線に流れる消費電流のピーク値を大幅に低減し、電源線
の寄生インダクタンスによる電源線の揺れを抑えること
ができる出力装置、及びそれに対応する入力装置を提供
することにある。
【0015】
(構成)上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明(請求項1)はn
本(n≧2)の出力線と、これらの出力線をそれぞれ駆
動するn個の出力回路と、これらの出力回路にそれぞれ
入力されるn本のデータ線と、前記出力回路に入力され
該出力回路の出力線への出力時間を決めるn本の制御線
とを備えた出力装置において、前記n本の制御線はm種
類(第1〜第m)の動作タイミング持つ制御線に分類さ
れ、第1の制御線の出力を許可する時間を第1の時間t
0、その出力を止めて次のデータの出力を許可するまで
の期間をt1とすると、期間t1は第1〜第mの制御線
で同一であり、かつ第k(1≦k<m)の制御線の第1
の時間より第k+1の制御線の第1の時間は遅れ、第m
の制御線の第1の時間は、第1の制御線の第1の時間t
0に期間t1を加えた第2の時間(t0+t1)より早
いことを特徴とする。
な構成を採用している。即ち、本発明(請求項1)はn
本(n≧2)の出力線と、これらの出力線をそれぞれ駆
動するn個の出力回路と、これらの出力回路にそれぞれ
入力されるn本のデータ線と、前記出力回路に入力され
該出力回路の出力線への出力時間を決めるn本の制御線
とを備えた出力装置において、前記n本の制御線はm種
類(第1〜第m)の動作タイミング持つ制御線に分類さ
れ、第1の制御線の出力を許可する時間を第1の時間t
0、その出力を止めて次のデータの出力を許可するまで
の期間をt1とすると、期間t1は第1〜第mの制御線
で同一であり、かつ第k(1≦k<m)の制御線の第1
の時間より第k+1の制御線の第1の時間は遅れ、第m
の制御線の第1の時間は、第1の制御線の第1の時間t
0に期間t1を加えた第2の時間(t0+t1)より早
いことを特徴とする。
【0016】また、本発明(請求項7)は、n本(n≧
2)の入力線と、これらの入力線からそれぞれデータを
取り込むn個の入力回路と、これらの入力回路の入力結
果をそれぞれ出力するn本のデータ線と、前記入力回路
に入力され該入力回路の入力取り込み時間を決めるn本
の制御線とを備えた入力装置において、前記n本の制御
線はm種類(第1〜第m)の動作タイミング持つ制御線
に分類され、第1の制御線の入力を許可する時間を第1
の時間t0、その入力を止めて次のデータの入力を許可
するまでの期間をt1とすると、期間t1は第1〜第m
の制御線で同一であり、かつ第k(1≦k<m)の制御
線の第1の時間より第k+1の制御線の第1の時間は遅
れ、第mの制御線の第1の時間は、第1の制御線の第1
の時間t0に期間t1を加えた第2の時間(t0+t
1)より早いことを特徴とする。
2)の入力線と、これらの入力線からそれぞれデータを
取り込むn個の入力回路と、これらの入力回路の入力結
果をそれぞれ出力するn本のデータ線と、前記入力回路
に入力され該入力回路の入力取り込み時間を決めるn本
の制御線とを備えた入力装置において、前記n本の制御
線はm種類(第1〜第m)の動作タイミング持つ制御線
に分類され、第1の制御線の入力を許可する時間を第1
の時間t0、その入力を止めて次のデータの入力を許可
するまでの期間をt1とすると、期間t1は第1〜第m
の制御線で同一であり、かつ第k(1≦k<m)の制御
線の第1の時間より第k+1の制御線の第1の時間は遅
れ、第mの制御線の第1の時間は、第1の制御線の第1
の時間t0に期間t1を加えた第2の時間(t0+t
1)より早いことを特徴とする。
【0017】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) n本の制御線は、n/m(m>1)のm種類(第1
〜第m)の動作タイミングを持つ制御線に分類されてい
ること。 (2) 第k(1≦k<m)の制御線の第1の時間からその
出力(又は入力)を止めるまでの時間と、第k+1の制
御線の第1の時間からその出力(又は入力)を止めるま
での時間とは、一部が重複していること。 (3) 第k(1<k≦m)の制御線の第1の時間は、(第
1の制御線の第1の時間t0)+(期間t1)×(k−
1)/mであること。 (4) m種類の制御線は、第1のクロックを入力とするP
LL(Phase Locked Loop )回路を用いて発生されるこ
と。 (5) データ線,出力回路(又は入力回路),及び制御線
は同一半導体基板上に形成され、出力線は他の半導体基
板との接続線であること。 (作用)n本の入出力線(或いは出力線)があった場
合、従来はn本同じタイミングでデータが出力され、同
じタイミングでデータの出力を止め、また同じタイミン
グでデータが出力されていたが、本発明においては、n
本の出力回路及び出力線が動作するタイミングをずらし
ている。即ち、n本をm種類のタイミングが異なる例え
ばn/m本毎のグループに分け、n本の出力が出る周期
は同じではあるが、1つのデータが出る出力線タイミン
グを基準として、このタイミングと、この出力線が次の
データを出すタイミングの間に、他のm−1種類の出力
が出るタイミングを分散してずらしている。
は次のものがあげられる。 (1) n本の制御線は、n/m(m>1)のm種類(第1
〜第m)の動作タイミングを持つ制御線に分類されてい
ること。 (2) 第k(1≦k<m)の制御線の第1の時間からその
出力(又は入力)を止めるまでの時間と、第k+1の制
御線の第1の時間からその出力(又は入力)を止めるま
での時間とは、一部が重複していること。 (3) 第k(1<k≦m)の制御線の第1の時間は、(第
1の制御線の第1の時間t0)+(期間t1)×(k−
1)/mであること。 (4) m種類の制御線は、第1のクロックを入力とするP
LL(Phase Locked Loop )回路を用いて発生されるこ
と。 (5) データ線,出力回路(又は入力回路),及び制御線
は同一半導体基板上に形成され、出力線は他の半導体基
板との接続線であること。 (作用)n本の入出力線(或いは出力線)があった場
合、従来はn本同じタイミングでデータが出力され、同
じタイミングでデータの出力を止め、また同じタイミン
グでデータが出力されていたが、本発明においては、n
本の出力回路及び出力線が動作するタイミングをずらし
ている。即ち、n本をm種類のタイミングが異なる例え
ばn/m本毎のグループに分け、n本の出力が出る周期
は同じではあるが、1つのデータが出る出力線タイミン
グを基準として、このタイミングと、この出力線が次の
データを出すタイミングの間に、他のm−1種類の出力
が出るタイミングを分散してずらしている。
【0018】これにより、従来1つのタイミングで発生
していた電流のピークをm種類のタイミング位置に分散
させ、1つのタイミングでは1/mの出力線数による電
流ピークに抑えることができる。その結果として、電源
線に寄生のインダクタンスの影響を抑えることができ
る。mの数を増やせば増やすほど、電流ピークの値が低
減される。また、このような出力回路からデータを受け
取る他のチップの入力回路においては、m種類のデータ
を取り込むタイミングを変えた入力回路を備えれば良
い。本発明は、電源ノイズの大きい多ビットI/Oに対
して、大きな効果がある。
していた電流のピークをm種類のタイミング位置に分散
させ、1つのタイミングでは1/mの出力線数による電
流ピークに抑えることができる。その結果として、電源
線に寄生のインダクタンスの影響を抑えることができ
る。mの数を増やせば増やすほど、電流ピークの値が低
減される。また、このような出力回路からデータを受け
取る他のチップの入力回路においては、m種類のデータ
を取り込むタイミングを変えた入力回路を備えれば良
い。本発明は、電源ノイズの大きい多ビットI/Oに対
して、大きな効果がある。
【0019】
【発明の実施の形態】以下、図面を参照として、本発明
の実施形態を説明する。 (第1の実施形態)図1〜図4は、本発明の第1の実施
形態に係わる出力装置を説明するための図である。図1
は、シンクロナスDRAMで本発明を実現した場合の動
作タイミングの一例を示す。基本クロックにの立ち上が
りエッジで/RAS,/CASが取り込まれ、2サイク
ルのCAS待ち時間をおいて、出力バッファからI/O
線(I/O0,I/O1,I/O2,I/O3)にデー
タが出力される。N0 〜N3は1サイクル目の出力デー
タ、N0 +i〜N3 +iはiサイクル目の出力データで
ある。
の実施形態を説明する。 (第1の実施形態)図1〜図4は、本発明の第1の実施
形態に係わる出力装置を説明するための図である。図1
は、シンクロナスDRAMで本発明を実現した場合の動
作タイミングの一例を示す。基本クロックにの立ち上が
りエッジで/RAS,/CASが取り込まれ、2サイク
ルのCAS待ち時間をおいて、出力バッファからI/O
線(I/O0,I/O1,I/O2,I/O3)にデー
タが出力される。N0 〜N3は1サイクル目の出力デー
タ、N0 +i〜N3 +iはiサイクル目の出力データで
ある。
【0020】I/O0の出力は、他のデータを転送され
る側のチップが基本クロックの立ち上がりエッジでデー
タを受け取れるタイミングで出力される。これに対し
て、残りのI/O(1〜3)は、基本クロックの立ち上
がりエッジを0度として、次の周期の立ち上がりを36
0度と定義すると、90度,180度,270度位相が
ずれたタイミングでデータを出力し、入力側も同様に、
90度,180度,270度位相がずれたタイミングで
データを取り込む。
る側のチップが基本クロックの立ち上がりエッジでデー
タを受け取れるタイミングで出力される。これに対し
て、残りのI/O(1〜3)は、基本クロックの立ち上
がりエッジを0度として、次の周期の立ち上がりを36
0度と定義すると、90度,180度,270度位相が
ずれたタイミングでデータを出力し、入力側も同様に、
90度,180度,270度位相がずれたタイミングで
データを取り込む。
【0021】これにより、データ出力が全部同時に行わ
れる従来方式に対して、出力バッファに接続される電源
線に流れる消費電流のピークの山は4分割され、そのピ
ーク値はおおよそ1/4に低減される。この効果によ
り、出力データの転送レート(データレート)を一定に
保ちつつ、電源線(パッケージ,PCB上或いはチップ
配線上)の寄生インダクタンス起因の大幅な電源の揺れ
は低減される。そして、出力バッファの揺れ,内部回路
の誤動作,電源の揺れによる、入力バッファの誤動作及
び入力応答の遅れ等の従来の問題点は解決される。
れる従来方式に対して、出力バッファに接続される電源
線に流れる消費電流のピークの山は4分割され、そのピ
ーク値はおおよそ1/4に低減される。この効果によ
り、出力データの転送レート(データレート)を一定に
保ちつつ、電源線(パッケージ,PCB上或いはチップ
配線上)の寄生インダクタンス起因の大幅な電源の揺れ
は低減される。そして、出力バッファの揺れ,内部回路
の誤動作,電源の揺れによる、入力バッファの誤動作及
び入力応答の遅れ等の従来の問題点は解決される。
【0022】本実施形態では、データ転送が完了するの
が従来に比べ1周期分だけ遅れるのが欠点ではあるが、
これは、連続転送が例えば64回繰り返された場合は、
この欠点は従来比1/64で無視できる値となる。逆に
本実施形態を用いると、電源の揺れが低減される分、出
力回路の出力線駆動能力を上げたり、ONするスピード
を速めたりでき、結果として転送レート自身を上げるこ
とができる。さらに、より多くのI/O数を備えること
ができるため、結果として、チップ全体で見たデータレ
ートを高めことが可能となる。
が従来に比べ1周期分だけ遅れるのが欠点ではあるが、
これは、連続転送が例えば64回繰り返された場合は、
この欠点は従来比1/64で無視できる値となる。逆に
本実施形態を用いると、電源の揺れが低減される分、出
力回路の出力線駆動能力を上げたり、ONするスピード
を速めたりでき、結果として転送レート自身を上げるこ
とができる。さらに、より多くのI/O数を備えること
ができるため、結果として、チップ全体で見たデータレ
ートを高めことが可能となる。
【0023】なお、図1中の位相のずれは、(360度
/4)×k(kは自然数)=90度,180度,270
度ときちんとずれる必要はなく、0〜360度の間で、
任意の値でも良い。
/4)×k(kは自然数)=90度,180度,270
度ときちんとずれる必要はなく、0〜360度の間で、
任意の値でも良い。
【0024】図2は、本実施形態における出力装置の構
成を示すブロック図である。この例では、出力装置専用
の電源VddQ,VssQに対して4種類の出力回路が
接続され、各々の出力線I/O(0〜3)に信号を出力
する出力回路には、4種類の異なる位相のずれたデータ
出力許可信号Enableφ(0〜3)と各々出力する
データData(0〜3)が入力される。この出力回路
にデータラッチ機能を持たせておけば、Data(0〜
3)にデータが入力されても、容易に出力の位相をずら
すことができる。
成を示すブロック図である。この例では、出力装置専用
の電源VddQ,VssQに対して4種類の出力回路が
接続され、各々の出力線I/O(0〜3)に信号を出力
する出力回路には、4種類の異なる位相のずれたデータ
出力許可信号Enableφ(0〜3)と各々出力する
データData(0〜3)が入力される。この出力回路
にデータラッチ機能を持たせておけば、Data(0〜
3)にデータが入力されても、容易に出力の位相をずら
すことができる。
【0025】図3は図2の各出力回路の詳細構成の一例
を示し、図4は2サイクル出力した場合の動作タイミン
グチャートを示す。図3のブロック図のiは、0,1,
2,3の何れかを示す。各出力回路は、2つのD型ラッ
チ回路(D−FF1i,D−FF2i)と出力バッファ
で構成され、前段のD−FF1iは、内部データRDi
からのデータをラッチクロックlatchの立ち上がり
で取り込みラッチする。後段のD−FF2iは、D−F
F1iの出力を位相のずれたEnable信号φiの立
ち上がりで取りこみラッチし、そのまま出力バッファで
I/Oi線に出力する。
を示し、図4は2サイクル出力した場合の動作タイミン
グチャートを示す。図3のブロック図のiは、0,1,
2,3の何れかを示す。各出力回路は、2つのD型ラッ
チ回路(D−FF1i,D−FF2i)と出力バッファ
で構成され、前段のD−FF1iは、内部データRDi
からのデータをラッチクロックlatchの立ち上がり
で取り込みラッチする。後段のD−FF2iは、D−F
F1iの出力を位相のずれたEnable信号φiの立
ち上がりで取りこみラッチし、そのまま出力バッファで
I/Oi線に出力する。
【0026】図4はその動作タイミングを示す。lat
ch信号が立ち上がり、再度立ち上がるまでは、D−F
F1iにはその取り込んだデータが保持され、その間に
そのデータを位相がずれたEnable信号φ(0〜
3)で再度取り込み、そのまま出力される。D−FF2
iで再度ラッチするのは、例えばEnable信号φ3
がHighで出力中にlatch信号は再度立ち上が
り、D−FF1iのデータが次のデータに変わるためで
ある。
ch信号が立ち上がり、再度立ち上がるまでは、D−F
F1iにはその取り込んだデータが保持され、その間に
そのデータを位相がずれたEnable信号φ(0〜
3)で再度取り込み、そのまま出力される。D−FF2
iで再度ラッチするのは、例えばEnable信号φ3
がHighで出力中にlatch信号は再度立ち上が
り、D−FF1iのデータが次のデータに変わるためで
ある。
【0027】このように本実施形態によれば、4つの出
力回路からI/Oに出力される信号のタイミングを分散
してずらすことにより、1つのタイミングでは1/4の
出力線数による電流ピークに抑えることができる。その
結果、電源線に寄生のインダクタンスの影響を抑えるこ
とができる。このため、出力の動作スピードを低下させ
ることなく、多ビットのI/Oをスイッチングしたとし
ても電源線に流れる消費電流のピーク値を大幅に低減す
ることができ、電源線の寄生インダクタンスによる電源
線の揺れを抑えることが可能となる。 (第2の実施形態)図5〜図7は、本発明の第2の実施
形態に係わる入力装置を説明するための図である。図5
は、本実施形態における入力装置を示すブロック図であ
り、第1の実施形態で得られたタイミングのずれた信号
を入力するためのものである。
力回路からI/Oに出力される信号のタイミングを分散
してずらすことにより、1つのタイミングでは1/4の
出力線数による電流ピークに抑えることができる。その
結果、電源線に寄生のインダクタンスの影響を抑えるこ
とができる。このため、出力の動作スピードを低下させ
ることなく、多ビットのI/Oをスイッチングしたとし
ても電源線に流れる消費電流のピーク値を大幅に低減す
ることができ、電源線の寄生インダクタンスによる電源
線の揺れを抑えることが可能となる。 (第2の実施形態)図5〜図7は、本発明の第2の実施
形態に係わる入力装置を説明するための図である。図5
は、本実施形態における入力装置を示すブロック図であ
り、第1の実施形態で得られたタイミングのずれた信号
を入力するためのものである。
【0028】この実施形態では、入力装置専用の電源V
ddQ’,VssQ’に対して4種類の入力回路が接続
され、各々の入力結果をデータ線Data(0〜3)に
出力する入力回路には、4種類の異なる位相のずれたデ
ータ入力許可信号Enableφ(0〜3)’と入力線
I/O(0〜3)からのデータが入力される。この入力
回路にデータラッチ機能を持たせておけば、I/O(0
〜3)にデータが入力されても、容易に入力を取り込む
ことができる。
ddQ’,VssQ’に対して4種類の入力回路が接続
され、各々の入力結果をデータ線Data(0〜3)に
出力する入力回路には、4種類の異なる位相のずれたデ
ータ入力許可信号Enableφ(0〜3)’と入力線
I/O(0〜3)からのデータが入力される。この入力
回路にデータラッチ機能を持たせておけば、I/O(0
〜3)にデータが入力されても、容易に入力を取り込む
ことができる。
【0029】図6は前記図4の出力に対して、データ転
送を受け取る側のチップの入力回路の構成の一例を示
し、図7は2サイクル入力した場合の動作タイミングを
示す。図6のブロック図のiは0,1,2,3の何れか
を示す。各入力回路は、2つのラッチ回路(D−FF3
i,D−FF4i)で構成され、前段のD−FF3i
は、I/Oi線からのデータを位相のずれたEnabl
e信号φiの立ち上がりで取り込みラッチする。後段の
D−FF2iは、D−FF1iの出力をラッチクロック
latchの立ち上がりで取り込みラッチし、そのまま
内部入力信号Iiとして取り込む。
送を受け取る側のチップの入力回路の構成の一例を示
し、図7は2サイクル入力した場合の動作タイミングを
示す。図6のブロック図のiは0,1,2,3の何れか
を示す。各入力回路は、2つのラッチ回路(D−FF3
i,D−FF4i)で構成され、前段のD−FF3i
は、I/Oi線からのデータを位相のずれたEnabl
e信号φiの立ち上がりで取り込みラッチする。後段の
D−FF2iは、D−FF1iの出力をラッチクロック
latchの立ち上がりで取り込みラッチし、そのまま
内部入力信号Iiとして取り込む。
【0030】図7はその動作タイミングを示す。位相が
ずれて転送されるデータ線I/Oiのデータをそのまま
位相のずれたEnable信号φ(0〜3)の立ち上が
りエッジでD−FF3iにデータを取り込む。そのD−
FF3iのデータを、D−FF4iは共通のlatch
信号の立ち上がりで取り込む。latch信号の立ち上
がりを、Enable信号φ3の立ち上がりより遅れ
て、Enable信号φ0の立ち上がりより早く行え
ば、D−FF4iには位相の揃ったデータが入ることに
なる。
ずれて転送されるデータ線I/Oiのデータをそのまま
位相のずれたEnable信号φ(0〜3)の立ち上が
りエッジでD−FF3iにデータを取り込む。そのD−
FF3iのデータを、D−FF4iは共通のlatch
信号の立ち上がりで取り込む。latch信号の立ち上
がりを、Enable信号φ3の立ち上がりより遅れ
て、Enable信号φ0の立ち上がりより早く行え
ば、D−FF4iには位相の揃ったデータが入ることに
なる。
【0031】本実施形態においては、データI/Oi線
には位相のずれたデータが転送されるが、入力回路もこ
れに合わせて、位相をずらしてデータをラッチすること
により、取り込み時のタイミングマージンは従来と同様
に1サイクル分取れる。 (第3の実施形態)図8は、本発明の第3の実施形態を
説明するためのもので、多ビットI/Oを駆動する出力
装置の一例である。この例では、16ビットI/O(0
〜15)を構成し、この内、I/O(0〜3)に信号を
出力する出力ブロックは4種類に位相がずれた出力En
able信号φ(0〜3)で制御され、I/O(0〜
3)は位相がずれる。同様に、I/O(4〜7),I/
O(8〜11),I/O(12〜15)は各々内で位相
がずれ、逆に言うと、I/O(0,4,8,12)は位
相が同じで、同様にI/O(1,5,9,13)は同
じ、I/O(2,6,10,14)は同じ、I/O
(3,7,11,15)は同じとなる。
には位相のずれたデータが転送されるが、入力回路もこ
れに合わせて、位相をずらしてデータをラッチすること
により、取り込み時のタイミングマージンは従来と同様
に1サイクル分取れる。 (第3の実施形態)図8は、本発明の第3の実施形態を
説明するためのもので、多ビットI/Oを駆動する出力
装置の一例である。この例では、16ビットI/O(0
〜15)を構成し、この内、I/O(0〜3)に信号を
出力する出力ブロックは4種類に位相がずれた出力En
able信号φ(0〜3)で制御され、I/O(0〜
3)は位相がずれる。同様に、I/O(4〜7),I/
O(8〜11),I/O(12〜15)は各々内で位相
がずれ、逆に言うと、I/O(0,4,8,12)は位
相が同じで、同様にI/O(1,5,9,13)は同
じ、I/O(2,6,10,14)は同じ、I/O
(3,7,11,15)は同じとなる。
【0032】このように、nビットI/Oの場合、m種
類の位相のずれで構成すると、同じ位相のものは、n/
m本あり、nとmの値は自由に選択できる。 (第4の実施形態)図9は、本発明の第4の実施形態に
係わる入出力装置を示す図であり、PLL(Phase Lock
ed Loop )を用いて、チップ間のクロックタイミングを
合わせ、さらにPLL内で内部周波数をm倍した信号を
発生し、これからm種類の異なる位相クロックを発生し
ている。この例では4種類の位相クロックφ(0〜3)
を発生して、4種類の位相でチップA,B間をデータ転
送している。
類の位相のずれで構成すると、同じ位相のものは、n/
m本あり、nとmの値は自由に選択できる。 (第4の実施形態)図9は、本発明の第4の実施形態に
係わる入出力装置を示す図であり、PLL(Phase Lock
ed Loop )を用いて、チップ間のクロックタイミングを
合わせ、さらにPLL内で内部周波数をm倍した信号を
発生し、これからm種類の異なる位相クロックを発生し
ている。この例では4種類の位相クロックφ(0〜3)
を発生して、4種類の位相でチップA,B間をデータ転
送している。
【0033】このようにPLLを用いれば、容易に基本
クロックをm分割し、均等に位相がずれたクロックを発
生できる(ケース1)。PLLを用いなくても本実施形
態では、チップA,Bで一定の位相のずれを発生する回
路を搭載すれば、別に均等分割する必要はない(ケース
2)。また、チップAとBとで、4種類の位相クロック
φ(0〜3)と位相クロックφ(0〜3)’は一致する
(ケースA)必要は必ずしも無く、I/O線の伝送線路
としての遅延時間分チップB側の位相クロックφ(0〜
3)’を遅らす(ケースB)こともできる。この場合、
入力のラッチのタイミングマージンの向上、データレー
トの向上が可能となる。 (第5の実施形態)図10は、本発明の第5の実施形態
における動作タイミングの一例を示す。この例では第1
に、8種類の位相のずれを用いて構成した場合を示し、
I/O0の出力周期に対して、360/8度ずつ位相を
ずらしてI/O線にデータが転送される。この場合、図
1の例よりも電源に流れる電流ピークを低減でき、寄生
インダクタンス起因の電源ノイズの量を低減できる。
クロックをm分割し、均等に位相がずれたクロックを発
生できる(ケース1)。PLLを用いなくても本実施形
態では、チップA,Bで一定の位相のずれを発生する回
路を搭載すれば、別に均等分割する必要はない(ケース
2)。また、チップAとBとで、4種類の位相クロック
φ(0〜3)と位相クロックφ(0〜3)’は一致する
(ケースA)必要は必ずしも無く、I/O線の伝送線路
としての遅延時間分チップB側の位相クロックφ(0〜
3)’を遅らす(ケースB)こともできる。この場合、
入力のラッチのタイミングマージンの向上、データレー
トの向上が可能となる。 (第5の実施形態)図10は、本発明の第5の実施形態
における動作タイミングの一例を示す。この例では第1
に、8種類の位相のずれを用いて構成した場合を示し、
I/O0の出力周期に対して、360/8度ずつ位相を
ずらしてI/O線にデータが転送される。この場合、図
1の例よりも電源に流れる電流ピークを低減でき、寄生
インダクタンス起因の電源ノイズの量を低減できる。
【0034】第2に本例では、基本クロックの周期を図
1の2倍にしている。データ出力,入力のI/O0の入
力側の取り込タイミングを、基本クロックの立ち上がり
と立ち下がりの両方で行っている。これは、データレー
トが高くなり、チップ間を結ぶ基本クロックの周波数を
上げるのが困難になった場合に有効である。この場合で
も、容易に本実施形態を適用できる。
1の2倍にしている。データ出力,入力のI/O0の入
力側の取り込タイミングを、基本クロックの立ち上がり
と立ち下がりの両方で行っている。これは、データレー
トが高くなり、チップ間を結ぶ基本クロックの周波数を
上げるのが困難になった場合に有効である。この場合で
も、容易に本実施形態を適用できる。
【0035】図11〜図14は、シュミレーションを用
いて、本発明の効果を示したものである。図11は、8
種類の位相に分けた場合の本発明と、従来のシュミレー
ション波形を示す。仮定としては、出力回路専用電源線
及びpin(VddQ,VssQ)と他の内部回路電源
線及びpin(Vcc,Vss)を分け、1pin当た
りの寄生インダクタンスを10nHと仮定し、Vdd
Q,VssQは、4本のI/O線毎に1本ずつ配置して
いる。出力I/O線は、10cmの伝送線路を仮定し、
特性インピーダンズ50Ω、50Ω終端抵抗でターミネ
イションを行い、インピーダンス整合をとり、I/O線
の寄生インダクタンス起因のI/O線の揺れを無くした
場合を示す。各I/O線の波形は、出力駆動トランジス
タ側の電源ノイズの影響が見える点で観測している。
いて、本発明の効果を示したものである。図11は、8
種類の位相に分けた場合の本発明と、従来のシュミレー
ション波形を示す。仮定としては、出力回路専用電源線
及びpin(VddQ,VssQ)と他の内部回路電源
線及びpin(Vcc,Vss)を分け、1pin当た
りの寄生インダクタンスを10nHと仮定し、Vdd
Q,VssQは、4本のI/O線毎に1本ずつ配置して
いる。出力I/O線は、10cmの伝送線路を仮定し、
特性インピーダンズ50Ω、50Ω終端抵抗でターミネ
イションを行い、インピーダンス整合をとり、I/O線
の寄生インダクタンス起因のI/O線の揺れを無くした
場合を示す。各I/O線の波形は、出力駆動トランジス
タ側の電源ノイズの影響が見える点で観測している。
【0036】400MHzの基本クロック(a)に対し
て、(b)は電源線の寄生インダクタンスが0nHの場
合の従来方式のI/O(0〜7)の波形を示している。
I/O線のインピーダンス整合により、I/O線に揺れ
は無い。これに対して、(c)は10nH/電源pin
の寄生インダクタンスを入れた場合を示し。電源Vdd
Q,VssQの激しい揺れ及び、これに伴うI/O線の
激しい揺れが観測できる。I/O線はインピーダンス整
合されているため、この揺れは、電源線のインダクタン
ス起因であることが分る。
て、(b)は電源線の寄生インダクタンスが0nHの場
合の従来方式のI/O(0〜7)の波形を示している。
I/O線のインピーダンス整合により、I/O線に揺れ
は無い。これに対して、(c)は10nH/電源pin
の寄生インダクタンスを入れた場合を示し。電源Vdd
Q,VssQの激しい揺れ及び、これに伴うI/O線の
激しい揺れが観測できる。I/O線はインピーダンス整
合されているため、この揺れは、電源線のインダクタン
ス起因であることが分る。
【0037】これに対して、(d)(e)は本発明で、
クロック周期の1/8ずつ位相をシフトした場合の波形
を示している。(d)はI/O(0〜7)の出力の値が
“LLLLLLLL”から“HHHHHHHH”と変わ
った場合を示し、(e)は“HLHLHLHL”から
“LHLHLHLH”と変わった場合を示す。どちらに
しても従来方式に比べ、電源の揺れ及びI/O線の揺れ
は大幅に低減されていることが分る。
クロック周期の1/8ずつ位相をシフトした場合の波形
を示している。(d)はI/O(0〜7)の出力の値が
“LLLLLLLL”から“HHHHHHHH”と変わ
った場合を示し、(e)は“HLHLHLHL”から
“LHLHLHLH”と変わった場合を示す。どちらに
しても従来方式に比べ、電源の揺れ及びI/O線の揺れ
は大幅に低減されていることが分る。
【0038】図12は20cmの伝送線路で、データレ
ート200Mb/s、400Mb/sでの電源線Vdd
Q,VssQの最大揺れ電圧を示しておいる。図中の三
角印は従来例で、丸,×印は本発明の値を示し、基本ク
ロックにたいする位相のずれを1/2〜1/16と変え
た場合(即ち位相のずれの種類を2〜16と変えた場
合)を示している。位相のずれの種類を増やせば増やす
程、本発明は効果があることが分る。図13は伝送線の
長さを20cmから10cmに変えた以外は図12と同
じである。
ート200Mb/s、400Mb/sでの電源線Vdd
Q,VssQの最大揺れ電圧を示しておいる。図中の三
角印は従来例で、丸,×印は本発明の値を示し、基本ク
ロックにたいする位相のずれを1/2〜1/16と変え
た場合(即ち位相のずれの種類を2〜16と変えた場
合)を示している。位相のずれの種類を増やせば増やす
程、本発明は効果があることが分る。図13は伝送線の
長さを20cmから10cmに変えた以外は図12と同
じである。
【0039】図14は、出力回路専用電源線及びpin
(VddQ,VssQ)と他の内部回路電源線及びpi
n(Vcc,Vss)を分けた場合でも、PCB電源線
上に寄生インダクタンスがある場合、VddQ,Vss
QのノイズがPCBに乗り、それがチップ内部の他の電
源をどれだけ揺らすかを見たものである。ここで、PC
B上の電源線の寄生インダクタンスを0.3nH、PC
B上の安定化キャパシタの容量を1μF、チップ全体の
内部のVcc,Vss間の容量を10nFと仮定してい
る。
(VddQ,VssQ)と他の内部回路電源線及びpi
n(Vcc,Vss)を分けた場合でも、PCB電源線
上に寄生インダクタンスがある場合、VddQ,Vss
QのノイズがPCBに乗り、それがチップ内部の他の電
源をどれだけ揺らすかを見たものである。ここで、PC
B上の電源線の寄生インダクタンスを0.3nH、PC
B上の安定化キャパシタの容量を1μF、チップ全体の
内部のVcc,Vss間の容量を10nFと仮定してい
る。
【0040】I/O数が16本の時は、従来方式はVs
sQ,VddQ(白丸)の大きな揺れに対して、内部電
源Vcc,Vss(黒丸)の揺れは小さい値でしかない
が、I/O数が32,64,128,256と増えてい
くと、内部電源Vcc,Vss(黒丸)の揺れは大幅に
増大する。これに対して本発明は、出力パターンにもよ
るが、最悪でもVssQ,VddQ(白三角),Vs
s,Vcc(黒三角)共にインダクタンス起因の電源ノ
イズを小さく抑えられることが分る。ここで、三角はI
/Oの出力の値が“HHHH…”から“LLLL…”に
変わった場合、四角は“HLHL…”から“LHLH
…”に変わった場合である。
sQ,VddQ(白丸)の大きな揺れに対して、内部電
源Vcc,Vss(黒丸)の揺れは小さい値でしかない
が、I/O数が32,64,128,256と増えてい
くと、内部電源Vcc,Vss(黒丸)の揺れは大幅に
増大する。これに対して本発明は、出力パターンにもよ
るが、最悪でもVssQ,VddQ(白三角),Vs
s,Vcc(黒三角)共にインダクタンス起因の電源ノ
イズを小さく抑えられることが分る。ここで、三角はI
/Oの出力の値が“HHHH…”から“LLLL…”に
変わった場合、四角は“HLHL…”から“LHLH
…”に変わった場合である。
【0041】そして図14から、内部電源Vss,Vc
cの揺れの上限を0.5Vとすると、従来方式では32
本のI/O数しか認められないのに対し、本発明におい
ては256本のI/O数を設けることができるのが分
る。
cの揺れの上限を0.5Vとすると、従来方式では32
本のI/O数しか認められないのに対し、本発明におい
ては256本のI/O数を設けることができるのが分
る。
【0042】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではDRAMに適用した
例を説明したが、これに限らず各種のメモリに適用する
ことができる。さらに、必ずしもメモリに限られるもの
ではなく、複数の出力回路を持つ半導体装置であれば適
用することが可能である。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施することができる。
されるものではない。実施形態ではDRAMに適用した
例を説明したが、これに限らず各種のメモリに適用する
ことができる。さらに、必ずしもメモリに限られるもの
ではなく、複数の出力回路を持つ半導体装置であれば適
用することが可能である。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施することができる。
【0043】
【発明の効果】以上詳述したように本発明によれば、複
数の出力回路におけるデータ出力のタイミングをずらす
ことにより、読み出しデータレートを下げること無く、
消費電流ピークを抑えることができ、これにより電源線
の寄生インダクタンス起因の電源ノイズを大幅に低減で
きる。この効果は、最大ノイズ一定の場合、逆に1チッ
プでの多数のI/Oの実現、転送レートの向上を可能に
する。
数の出力回路におけるデータ出力のタイミングをずらす
ことにより、読み出しデータレートを下げること無く、
消費電流ピークを抑えることができ、これにより電源線
の寄生インダクタンス起因の電源ノイズを大幅に低減で
きる。この効果は、最大ノイズ一定の場合、逆に1チッ
プでの多数のI/Oの実現、転送レートの向上を可能に
する。
【図1】第1の実施形態におけるシンクロスDRAMの
動作のタイミングを示す図。
動作のタイミングを示す図。
【図2】第1の実施形態に係わる出力装置の回路構成を
示すブロック図。
示すブロック図。
【図3】図2の各出力回路の詳細構成の一例を示す図。
【図4】図2の出力回路における動作タイミングを示す
図。
図。
【図5】第2の実施形態における入力装置の回路構成を
示すブロック図。
示すブロック図。
【図6】図5の各入力回路の詳細構成の一例を示す図。
【図7】図5の入力回路における動作タイミングを示す
図。
図。
【図8】第3の実施形態に係わる多ビットI/Oの出力
装置を示すブロック図。
装置を示すブロック図。
【図9】第4の実施形態に係わる入出力装置と転送線を
示すブロック図。
示すブロック図。
【図10】第5の実施形態における動作タイミングを示
す図。
す図。
【図11】本発明と従来における動作シミュレーション
波形を示す図。
波形を示す図。
【図12】本発明と従来における位相のずれに対する電
源ノイズの変化を示す図。
源ノイズの変化を示す図。
【図13】本発明と従来における位相のずれに対する電
源ノイズの変化を示す図。
源ノイズの変化を示す図。
【図14】本発明と従来における出力I/O数に対する
電源ノイズの変化を示す図。
電源ノイズの変化を示す図。
【図15】従来のシンクロナスDRAMの動作タイミン
グを示す図。
グを示す図。
【図16】従来の出力装置の例とその出力線を示す図。
【図17】従来の出力装置における寄生インダクタンス
の形成状態を示す図。
の形成状態を示す図。
/RAS,/CAS…DRAMの制御信号 I/O(0〜7)…入出力線(伝送線) Enableφ(0〜3)…出力許可信号 Enableφ(0〜3)’…入力許可信号 latch…ラッチ信号 D−FF(1i〜4i)…D型ラッチ回路 VssQ,VddQ…出力装置専用電源線 VssQ’,VddQ’…入力装置専用電源線
Claims (12)
- 【請求項1】n本(n≧2)の出力線と、これらの出力
線をそれぞれ駆動するn個の出力回路と、これらの出力
回路にそれぞれ入力されるn本のデータ線と、前記出力
回路に入力され該出力回路の出力線への出力時間を決め
るn本の制御線とを備えた出力装置であって、 前記n本の制御線はm種類(第1〜第m)の動作タイミ
ング持つ制御線に分類され、第1の制御線の出力を許可
する時間を第1の時間t0、その出力を止めて次のデー
タの出力を許可するまでの期間をt1とすると、期間t
1は第1〜第mの制御線で同一であり、かつ第k(1≦
k<m)の制御線の第1の時間より第k+1の制御線の
第1の時間は遅れ、第mの制御線の第1の時間は、第1
の制御線の第1の時間t0に期間t1を加えた第2の時
間(t0+t1)より早いことを特徴とする出力装置。 - 【請求項2】前記n本の制御線は、n/m(m>1)の
m種類(第1〜第m)の動作タイミングを持つ制御線に
分類されていることを特徴とする請求項1記載の出力装
置。 - 【請求項3】第k(1≦k<m)の制御線の第1の時間
からその出力を止めるまでの時間と、第k+1の制御線
の第1の時間からその出力を止めるまでの時間とは、一
部が重複していることを特徴とする請求項1記載の出力
装置。 - 【請求項4】第k(1<k≦m)の制御線の第1の時間
は、(第1の制御線の第1の時間t0)+(期間t1)
×(k−1)/mであることを特徴とする請求項1記載
の出力装置。 - 【請求項5】前記m種類の制御線は、第1のクロックを
入力とするPLL(Phase Locked Loop )回路を用いて
発生されることを特徴とする請求項1記載の出力装置。 - 【請求項6】前記データ線,出力回路,及び制御線は同
一半導体基板上に形成され、前記出力線は他の半導体基
板との接続線であることを特徴とする請求項1記載の出
力装置。 - 【請求項7】n本(n≧2)の入力線と、これらの入力
線からそれぞれデータを取り込むn個の入力回路と、こ
れらの入力回路の入力結果をそれぞれ出力するn本のデ
ータ線と、前記入力回路に入力され該入力回路の入力取
り込み時間を決めるn本の制御線とを備えた入力装置で
あって、 前記n本の制御線はm種類(第1〜第m)の動作タイミ
ング持つ制御線に分類され、第1の制御線の入力を許可
する時間を第1の時間t0、その入力を止めて次のデー
タの入力を許可するまでの期間をt1とすると、期間t
1は第1〜第mの制御線で同一であり、かつ第k(1≦
k<m)の制御線の第1の時間より第k+1の制御線の
第1の時間は遅れ、第mの制御線の第1の時間は、第1
の制御線の第1の時間t0に期間t1を加えた第2の時
間(t0+t1)より早いことを特徴とする入力装置。 - 【請求項8】前記n本の制御線は、n/m(m>1)の
m種類(第1〜第m)の動作タイミングを持つ制御線に
分類されていることを特徴とする請求項7記載の入力装
置。 - 【請求項9】第k(1≦k<m)の制御線の第1の時間
からその入力を止めるまでの時間と、第k+1の制御線
の第1の時間からその入力を止めるまでの時間とは、一
部が重複していることを特徴とする請求項7記載の入力
装置。 - 【請求項10】第k(1<k≦m)の制御線の第1の時
間は、(第1の制御線の第1の時間t0)+(期間t
1)×(k−1)/mであることを特徴とする請求項7
記載の入力装置。 - 【請求項11】前記m種類の制御線は、第1のクロック
を入力とするPLL(Phase Locked Loop )回路を用い
て発生されることを特徴とする請求項7記載の入力装
置。 - 【請求項12】前記データ線,入力回路,及び制御線は
同一半導体基板上に形成され、前記入力線は他の半導体
基板との接続線であることを特徴とする請求項7記載の
出力装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8000822A JPH09190690A (ja) | 1996-01-08 | 1996-01-08 | 入出力装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8000822A JPH09190690A (ja) | 1996-01-08 | 1996-01-08 | 入出力装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09190690A true JPH09190690A (ja) | 1997-07-22 |
Family
ID=11484357
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8000822A Pending JPH09190690A (ja) | 1996-01-08 | 1996-01-08 | 入出力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09190690A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009159602A (ja) * | 2007-12-27 | 2009-07-16 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路 |
-
1996
- 1996-01-08 JP JP8000822A patent/JPH09190690A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009159602A (ja) * | 2007-12-27 | 2009-07-16 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路 |
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