JPH09190690A

JPH09190690A - 入出力装置

Info

Publication number: JPH09190690A
Application number: JP8000822A
Authority: JP
Inventors: Daizaburo Takashima; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-01-08
Filing date: 1996-01-08
Publication date: 1997-07-22

Abstract

(57)【要約】【課題】出力装置で消費される電流ピークを減らし、
電源線の寄生インダクタンス起因の電源ノイズを減ら
し、データ転送レートを高め、多ビットＩ／Ｏ構成を可
能にする。【解決手段】データ線ＤＡＴＡ０〜４からの信号を入
力し、４本の制御線Ｅｎａｂｌｅ０〜４の制御信号に基
づいて出力線Ｉ／Ｏ０〜４を駆動する出力回路０〜４を
備えた出力装置において、制御線は４種類の動作タイミ
ング持つように分類され、第１の制御線の出力を許可す
る時間を第１の時間ｔ０、その出力を止めて次のデータ
の出力を許可するまでの期間をｔ１とすると、期間ｔ１
は第１〜第４の制御線で同一で、かつ第ｋ（１≦ｋ＜
ｍ）の制御線の第１の時間より第ｋ＋１の制御線の第１
の時間は遅れ、第４の制御線の第１の時間は第１の制御
線の第１の時間に期間を加えた第２の時間（ｔ０＋ｔ
１）より早い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置間のデ
ータをやり取りする入出力装置に係わり、特に複数の出
力回路におけるデータの出力タイミングをずらした出力
装置と、複数の入力回路におけるデータの入力タイミン
グをずらした入力装置に関する。

【０００２】

【従来の技術】今日、半導体の微細加工技術の発展によ
り、大規模、高速３２ビット，６４ビットＭＰＵ等の数
１００万トランジスタを含むチップや、大容量の１６Ｍ
ビット，６４ＭビットＤＲＡＭが生産されるようになっ
ている。ＭＰＵ等の動作周波数は２００ＭＨｚまで高速
化し、さらにＭＰＵ−メモリ間のバス（ＢＵＳ）幅は３
２ビット，６４ビットと広がりつつある。

【０００３】ＭＰＵの動作周波数に合わせて、データバ
スの動作周波数も、１ピン当たりデータレート６０Ｍｂ
／ｓ，１００Ｍｂ／ｓと上がり、バス全体では６４×１
００Ｍｂ／ｓ＝６４Ｇｂ／ｓの時代もまじかである。こ
のような状況において、出力回路全体に流れる電流は膨
大になり、電源線に寄生のインダクタンスによる電源線
の揺れは非常に大きなものとなり、何らかの対策をしな
いと誤動作の原因となる。

【０００４】図１５は、従来のシンクロナスＤＲＡＭ
（同期動作するＤＲＡＭ）における動作タイミングチャ
ートである。全ての入出力信号は、基本クロックに同期
して動作し、図のように／ＲＡＳ，／ＣＡＳ信号はクロ
ックの立ち上がりエッジで取り込まれ、出力信号Ｉ／Ｏ
（０〜３）もまた、受け取り側がクロックの立ち上がり
エッジでデータを受け取れるタイミングで発生される。
当然出力は、全て同じタイミングで発生される。このＩ
／Ｏ数が大きくなり同時スイッチングするＩ／Ｏの数が
大きくなると、電源線の寄生インダクタンスによる電源
線（Ｖｃｃ，Ｖｓｓ）の揺れは深刻化する。

【０００５】出力バッファの場合、例えば出力がＨｉｇ
ｈからＬｏｗに変わると、電源Ｖｃｃ，Ｖｓｓは一旦大
きく下がり、インダクタンスの影響で次に逆側に大きく
振れ、これが繰り返されて減衰していく。特に、全ての
Ｉ／Ｏのスイッチングの方向が同じ、即ち例えば全ての
Ｉ／ＯがＨｉｇｈからＬｏｗに変わるとき、電源の揺れ
は最大となる。このノイズはＶｃｃ，Ｖｓｓが同じ方向
に振れる同相ノイズとなる。

【０００６】図１６は、従来の出力装置とその出力線を
示す図である。この例は、４本の出力線Ｉ／Ｏ（０〜
３）とそれに対する出力バッファ回路、更にその電源配
線を示す。出力線は通常本数が多い場合、入力線と共用
のＩ／Ｏ線（入出力線）場合が多い。この例で入力バッ
ファは省略し、出力バッファのみを示している。

【０００７】また、この例では４つのＩ／Ｏ線に対し
て、１本の電源線（Ｖｃｃ）と１本の接地線（Ｖｓｓ）
の割合で、チップからパッケージ外のプリント基板：Ｐ
ＣＢ（Print Circuit Borad ）に、パッケージのボンデ
ィングワイヤとリードフレームを介して接続された場合
を示す。言わば、４本のＩ／Ｏ線の充放電電流が２本の
Ｖｃｃ，Ｖｓｓ線を介してＰＣＢに流れるわけであり、
このボンディングワイヤとリードフレームの寄生インダ
クタンスＬの影響により電源線が揺れるわけである。Ｌ
は通常１ピン当たり数ｎＨ〜十数ｎＨの値を持つ。

【０００８】出力線にも寄生インダクタンスは存在し、
パッケージ内のボンディングワイヤとリードフレーム、
更にＰＣＢ配線上にある。但しこの問題は、特性インピ
ーダンス：Ｚ０（＝root（Ｌ／Ｃ））と終端抵抗Ｒｔの
値を一致させ、インピーダンス整合させると、Ｉ／Ｏ線
の揺れ（リンギング）や反射を抑えられる。従来のＬＶ
ＴＴＬ対応のインターフェースに対して、終端をターミ
ネイトするターミネイテッドＬＶＴＴＬ，ＣＴＴ，ＧＴ
Ｌ，ＳＳＴＬ，Ｒａｍｂｕｓ等の新たなインターフェー
ス技術の基本は、このターミネイションとインピーダン
ス整合及び小振幅技術を組み合わせたものである。

【０００９】しかし、これらの技術はＩ／Ｏ線のインダ
クタンスの影響を抑えるだけで、電源線のインダクタン
スの影響は抑えられない。電源線の揺れが大きくなる
と、第１に出力信号が揺れ、入力側で正しい“０”，
“１”の判断ができなくなる。第２に、電源が揺れるこ
とによりチップ内部回路の誤動作が発生する。第３に、
チップの電源が揺れることにより、このチップに入力さ
れる信号の“０”，“１”の判断が難しくなり、正しい
受信ができなくなる深刻な問題が発生する。

【００１０】従来この電源線の揺れを抑える方法は、出
力装置の最終段のドライバの駆動能力を低下させる、或
いはＯＮするタイミングを緩めてピーク電流を減らすし
かない。この電源線の揺れが大きくなると、図１７
（ａ）に示すように、出力装置の電源とチップの他の部
分の電源が共通の場合、パッケージのインダクタンスの
影響がもろに内部回路や入力装置に伝わり、第１の問題
は勿論、第２，第３の問題が深刻となる。

【００１１】図１７（ｂ）はこの第２，第３の問題を解
決すべく、出力装置専用の電源線（ＶｄｄＱ，Ｖｓｓ
Ｑ）とその他の電源（Ｖｃｃ”、Ｖｓｓ”）をチップ内
部で分け、それぞれ別のピンでパッケージ配線し、ＰＣ
Ｂ上の電源線（Ｖｃｃ’，Ｖｓｓ’）に接続している。
この場合、出力装置のパッケージのボンディングワイヤ
とリードフレームの寄生インダクタンス（Ｌ１）の影響
は低減できる。

【００１２】しかしこの場合でも、Ｉ／Ｏの数が少ない
場合は良いが、Ｉ／Ｏ数が３２，６４，１２８，２５６
と増加していくと、出力装置の電源ピンの数をたとえ増
やしたとしても電流が多く流れるために、ＰＣＢ上の寄
生インダクタンス（Ｌ４）の影響によりＰＣＢ上の電源
（Ｖｃｃ’，Ｖｓｓ’）の揺れが大きくなり、その結
果、その他用の電源ピンと通じて、チップ内部回路と入
力回路の電源線（Ｖｃｃ”，Ｖｓｓ“）が揺れることと
なり、上記第２，第３の問題が発生する結果となる。

【００１３】

【発明が解決しようとする課題】このように、従来の出
力装置においては、出力線が同時にスイッチングされる
ため、出力周波数が上がり出力の数が大きくなると、ピ
ーク電流の増加に伴い電源線の揺れが大きくなり、第１
に出力信号が揺れ入力側で正しい“０”，“１”の判断
ができなくなる。第２に、電源が揺れることにより、チ
ップ内部回路の誤動作が発生する。第３に、チップの電
源が揺れることにより、このチップに入力される信号の
“０”，“１”の判断が難しくなり、正しい受信ができ
なくなる深刻な問題が発生する。

【００１４】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、出力の動作スピードを
低下させず、即ちデーターレイトを低下させることな
く、多ビットのＩ／Ｏをスイッチングしたとしても電源
線に流れる消費電流のピーク値を大幅に低減し、電源線
の寄生インダクタンスによる電源線の揺れを抑えること
ができる出力装置、及びそれに対応する入力装置を提供
することにある。

【００１５】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）はｎ
本（ｎ≧２）の出力線と、これらの出力線をそれぞれ駆
動するｎ個の出力回路と、これらの出力回路にそれぞれ
入力されるｎ本のデータ線と、前記出力回路に入力され
該出力回路の出力線への出力時間を決めるｎ本の制御線
とを備えた出力装置において、前記ｎ本の制御線はｍ種
類（第１〜第ｍ）の動作タイミング持つ制御線に分類さ
れ、第１の制御線の出力を許可する時間を第１の時間ｔ
０、その出力を止めて次のデータの出力を許可するまで
の期間をｔ１とすると、期間ｔ１は第１〜第ｍの制御線
で同一であり、かつ第ｋ（１≦ｋ＜ｍ）の制御線の第１
の時間より第ｋ＋１の制御線の第１の時間は遅れ、第ｍ
の制御線の第１の時間は、第１の制御線の第１の時間ｔ
０に期間ｔ１を加えた第２の時間（ｔ０＋ｔ１）より早
いことを特徴とする。

【００１６】また、本発明（請求項７）は、ｎ本（ｎ≧
２）の入力線と、これらの入力線からそれぞれデータを
取り込むｎ個の入力回路と、これらの入力回路の入力結
果をそれぞれ出力するｎ本のデータ線と、前記入力回路
に入力され該入力回路の入力取り込み時間を決めるｎ本
の制御線とを備えた入力装置において、前記ｎ本の制御
線はｍ種類（第１〜第ｍ）の動作タイミング持つ制御線
に分類され、第１の制御線の入力を許可する時間を第１
の時間ｔ０、その入力を止めて次のデータの入力を許可
するまでの期間をｔ１とすると、期間ｔ１は第１〜第ｍ
の制御線で同一であり、かつ第ｋ（１≦ｋ＜ｍ）の制御
線の第１の時間より第ｋ＋１の制御線の第１の時間は遅
れ、第ｍの制御線の第１の時間は、第１の制御線の第１
の時間ｔ０に期間ｔ１を加えた第２の時間（ｔ０＋ｔ
１）より早いことを特徴とする。

【００１７】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) ｎ本の制御線は、ｎ／ｍ（ｍ＞１）のｍ種類（第１
〜第ｍ）の動作タイミングを持つ制御線に分類されてい
ること。 (2) 第ｋ（１≦ｋ＜ｍ）の制御線の第１の時間からその
出力（又は入力）を止めるまでの時間と、第ｋ＋１の制
御線の第１の時間からその出力（又は入力）を止めるま
での時間とは、一部が重複していること。 (3) 第ｋ（１＜ｋ≦ｍ）の制御線の第１の時間は、（第
１の制御線の第１の時間ｔ０）＋（期間ｔ１）×（ｋ−
１）／ｍであること。 (4) ｍ種類の制御線は、第１のクロックを入力とするＰ
ＬＬ（Phase Locked Loop ）回路を用いて発生されるこ
と。 (5) データ線，出力回路（又は入力回路），及び制御線
は同一半導体基板上に形成され、出力線は他の半導体基
板との接続線であること。（作用）ｎ本の入出力線（或いは出力線）があった場
合、従来はｎ本同じタイミングでデータが出力され、同
じタイミングでデータの出力を止め、また同じタイミン
グでデータが出力されていたが、本発明においては、ｎ
本の出力回路及び出力線が動作するタイミングをずらし
ている。即ち、ｎ本をｍ種類のタイミングが異なる例え
ばｎ／ｍ本毎のグループに分け、ｎ本の出力が出る周期
は同じではあるが、１つのデータが出る出力線タイミン
グを基準として、このタイミングと、この出力線が次の
データを出すタイミングの間に、他のｍ−１種類の出力
が出るタイミングを分散してずらしている。

【００１８】これにより、従来１つのタイミングで発生
していた電流のピークをｍ種類のタイミング位置に分散
させ、１つのタイミングでは１／ｍの出力線数による電
流ピークに抑えることができる。その結果として、電源
線に寄生のインダクタンスの影響を抑えることができ
る。ｍの数を増やせば増やすほど、電流ピークの値が低
減される。また、このような出力回路からデータを受け
取る他のチップの入力回路においては、ｍ種類のデータ
を取り込むタイミングを変えた入力回路を備えれば良
い。本発明は、電源ノイズの大きい多ビットＩ／Ｏに対
して、大きな効果がある。

【００１９】

【発明の実施の形態】以下、図面を参照として、本発明
の実施形態を説明する。（第１の実施形態）図１〜図４は、本発明の第１の実施
形態に係わる出力装置を説明するための図である。図１
は、シンクロナスＤＲＡＭで本発明を実現した場合の動
作タイミングの一例を示す。基本クロックにの立ち上が
りエッジで／ＲＡＳ，／ＣＡＳが取り込まれ、２サイク
ルのＣＡＳ待ち時間をおいて、出力バッファからＩ／Ｏ
線（Ｉ／Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ／Ｏ３）にデー
タが出力される。Ｎ₀ 〜Ｎ₃は１サイクル目の出力デー
タ、Ｎ₀ ＋ｉ〜Ｎ₃ ＋ｉはｉサイクル目の出力データで
ある。

【００２０】Ｉ／Ｏ０の出力は、他のデータを転送され
る側のチップが基本クロックの立ち上がりエッジでデー
タを受け取れるタイミングで出力される。これに対し
て、残りのＩ／Ｏ（１〜３）は、基本クロックの立ち上
がりエッジを０度として、次の周期の立ち上がりを３６
０度と定義すると、９０度，１８０度，２７０度位相が
ずれたタイミングでデータを出力し、入力側も同様に、
９０度，１８０度，２７０度位相がずれたタイミングで
データを取り込む。

【００２１】これにより、データ出力が全部同時に行わ
れる従来方式に対して、出力バッファに接続される電源
線に流れる消費電流のピークの山は４分割され、そのピ
ーク値はおおよそ１／４に低減される。この効果によ
り、出力データの転送レート（データレート）を一定に
保ちつつ、電源線（パッケージ，ＰＣＢ上或いはチップ
配線上）の寄生インダクタンス起因の大幅な電源の揺れ
は低減される。そして、出力バッファの揺れ，内部回路
の誤動作，電源の揺れによる、入力バッファの誤動作及
び入力応答の遅れ等の従来の問題点は解決される。

【００２２】本実施形態では、データ転送が完了するの
が従来に比べ１周期分だけ遅れるのが欠点ではあるが、
これは、連続転送が例えば６４回繰り返された場合は、
この欠点は従来比１／６４で無視できる値となる。逆に
本実施形態を用いると、電源の揺れが低減される分、出
力回路の出力線駆動能力を上げたり、ＯＮするスピード
を速めたりでき、結果として転送レート自身を上げるこ
とができる。さらに、より多くのＩ／Ｏ数を備えること
ができるため、結果として、チップ全体で見たデータレ
ートを高めことが可能となる。

【００２３】なお、図１中の位相のずれは、（３６０度
／４）×ｋ（ｋは自然数）＝９０度，１８０度，２７０
度ときちんとずれる必要はなく、０〜３６０度の間で、
任意の値でも良い。

【００２４】図２は、本実施形態における出力装置の構
成を示すブロック図である。この例では、出力装置専用
の電源ＶｄｄＱ，ＶｓｓＱに対して４種類の出力回路が
接続され、各々の出力線Ｉ／Ｏ（０〜３）に信号を出力
する出力回路には、４種類の異なる位相のずれたデータ
出力許可信号Ｅｎａｂｌｅφ（０〜３）と各々出力する
データＤａｔａ（０〜３）が入力される。この出力回路
にデータラッチ機能を持たせておけば、Ｄａｔａ（０〜
３）にデータが入力されても、容易に出力の位相をずら
すことができる。

【００２５】図３は図２の各出力回路の詳細構成の一例
を示し、図４は２サイクル出力した場合の動作タイミン
グチャートを示す。図３のブロック図のｉは、０，１，
２，３の何れかを示す。各出力回路は、２つのＤ型ラッ
チ回路（Ｄ−ＦＦ１ｉ，Ｄ−ＦＦ２ｉ）と出力バッファ
で構成され、前段のＤ−ＦＦ１ｉは、内部データＲＤｉ
からのデータをラッチクロックｌａｔｃｈの立ち上がり
で取り込みラッチする。後段のＤ−ＦＦ２ｉは、Ｄ−Ｆ
Ｆ１ｉの出力を位相のずれたＥｎａｂｌｅ信号φｉの立
ち上がりで取りこみラッチし、そのまま出力バッファで
Ｉ／Ｏｉ線に出力する。

【００２６】図４はその動作タイミングを示す。ｌａｔ
ｃｈ信号が立ち上がり、再度立ち上がるまでは、Ｄ−Ｆ
Ｆ１ｉにはその取り込んだデータが保持され、その間に
そのデータを位相がずれたＥｎａｂｌｅ信号φ（０〜
３）で再度取り込み、そのまま出力される。Ｄ−ＦＦ２
ｉで再度ラッチするのは、例えばＥｎａｂｌｅ信号φ３
がＨｉｇｈで出力中にｌａｔｃｈ信号は再度立ち上が
り、Ｄ−ＦＦ１ｉのデータが次のデータに変わるためで
ある。

【００２７】このように本実施形態によれば、４つの出
力回路からＩ／Ｏに出力される信号のタイミングを分散
してずらすことにより、１つのタイミングでは１／４の
出力線数による電流ピークに抑えることができる。その
結果、電源線に寄生のインダクタンスの影響を抑えるこ
とができる。このため、出力の動作スピードを低下させ
ることなく、多ビットのＩ／Ｏをスイッチングしたとし
ても電源線に流れる消費電流のピーク値を大幅に低減す
ることができ、電源線の寄生インダクタンスによる電源
線の揺れを抑えることが可能となる。（第２の実施形態）図５〜図７は、本発明の第２の実施
形態に係わる入力装置を説明するための図である。図５
は、本実施形態における入力装置を示すブロック図であ
り、第１の実施形態で得られたタイミングのずれた信号
を入力するためのものである。

【００２８】この実施形態では、入力装置専用の電源Ｖ
ｄｄＱ’，ＶｓｓＱ’に対して４種類の入力回路が接続
され、各々の入力結果をデータ線Ｄａｔａ（０〜３）に
出力する入力回路には、４種類の異なる位相のずれたデ
ータ入力許可信号Ｅｎａｂｌｅφ（０〜３）’と入力線
Ｉ／Ｏ（０〜３）からのデータが入力される。この入力
回路にデータラッチ機能を持たせておけば、Ｉ／Ｏ（０
〜３）にデータが入力されても、容易に入力を取り込む
ことができる。

【００２９】図６は前記図４の出力に対して、データ転
送を受け取る側のチップの入力回路の構成の一例を示
し、図７は２サイクル入力した場合の動作タイミングを
示す。図６のブロック図のｉは０，１，２，３の何れか
を示す。各入力回路は、２つのラッチ回路（Ｄ−ＦＦ３
ｉ，Ｄ−ＦＦ４ｉ）で構成され、前段のＤ−ＦＦ３ｉ
は、Ｉ／Ｏｉ線からのデータを位相のずれたＥｎａｂｌ
ｅ信号φｉの立ち上がりで取り込みラッチする。後段の
Ｄ−ＦＦ２ｉは、Ｄ−ＦＦ１ｉの出力をラッチクロック
ｌａｔｃｈの立ち上がりで取り込みラッチし、そのまま
内部入力信号Ｉｉとして取り込む。

【００３０】図７はその動作タイミングを示す。位相が
ずれて転送されるデータ線Ｉ／Ｏｉのデータをそのまま
位相のずれたＥｎａｂｌｅ信号φ（０〜３）の立ち上が
りエッジでＤ−ＦＦ３ｉにデータを取り込む。そのＤ−
ＦＦ３ｉのデータを、Ｄ−ＦＦ４ｉは共通のｌａｔｃｈ
信号の立ち上がりで取り込む。ｌａｔｃｈ信号の立ち上
がりを、Ｅｎａｂｌｅ信号φ３の立ち上がりより遅れ
て、Ｅｎａｂｌｅ信号φ０の立ち上がりより早く行え
ば、Ｄ−ＦＦ４ｉには位相の揃ったデータが入ることに
なる。

【００３１】本実施形態においては、データＩ／Ｏｉ線
には位相のずれたデータが転送されるが、入力回路もこ
れに合わせて、位相をずらしてデータをラッチすること
により、取り込み時のタイミングマージンは従来と同様
に１サイクル分取れる。（第３の実施形態）図８は、本発明の第３の実施形態を
説明するためのもので、多ビットＩ／Ｏを駆動する出力
装置の一例である。この例では、１６ビットＩ／Ｏ（０
〜１５）を構成し、この内、Ｉ／Ｏ（０〜３）に信号を
出力する出力ブロックは４種類に位相がずれた出力Ｅｎ
ａｂｌｅ信号φ（０〜３）で制御され、Ｉ／Ｏ（０〜
３）は位相がずれる。同様に、Ｉ／Ｏ（４〜７），Ｉ／
Ｏ（８〜１１），Ｉ／Ｏ（１２〜１５）は各々内で位相
がずれ、逆に言うと、Ｉ／Ｏ（０，４，８，１２）は位
相が同じで、同様にＩ／Ｏ（１，５，９，１３）は同
じ、Ｉ／Ｏ（２，６，１０，１４）は同じ、Ｉ／Ｏ
（３，７，１１，１５）は同じとなる。

【００３２】このように、ｎビットＩ／Ｏの場合、ｍ種
類の位相のずれで構成すると、同じ位相のものは、ｎ／
ｍ本あり、ｎとｍの値は自由に選択できる。（第４の実施形態）図９は、本発明の第４の実施形態に
係わる入出力装置を示す図であり、ＰＬＬ（Phase Lock
ed Loop ）を用いて、チップ間のクロックタイミングを
合わせ、さらにＰＬＬ内で内部周波数をｍ倍した信号を
発生し、これからｍ種類の異なる位相クロックを発生し
ている。この例では４種類の位相クロックφ（０〜３）
を発生して、４種類の位相でチップＡ，Ｂ間をデータ転
送している。

【００３３】このようにＰＬＬを用いれば、容易に基本
クロックをｍ分割し、均等に位相がずれたクロックを発
生できる（ケース１）。ＰＬＬを用いなくても本実施形
態では、チップＡ，Ｂで一定の位相のずれを発生する回
路を搭載すれば、別に均等分割する必要はない（ケース
２）。また、チップＡとＢとで、４種類の位相クロック
φ（０〜３）と位相クロックφ（０〜３）’は一致する
（ケースＡ）必要は必ずしも無く、Ｉ／Ｏ線の伝送線路
としての遅延時間分チップＢ側の位相クロックφ（０〜
３）’を遅らす（ケースＢ）こともできる。この場合、
入力のラッチのタイミングマージンの向上、データレー
トの向上が可能となる。（第５の実施形態）図１０は、本発明の第５の実施形態
における動作タイミングの一例を示す。この例では第１
に、８種類の位相のずれを用いて構成した場合を示し、
Ｉ／Ｏ０の出力周期に対して、３６０／８度ずつ位相を
ずらしてＩ／Ｏ線にデータが転送される。この場合、図
１の例よりも電源に流れる電流ピークを低減でき、寄生
インダクタンス起因の電源ノイズの量を低減できる。

【００３４】第２に本例では、基本クロックの周期を図
１の２倍にしている。データ出力，入力のＩ／Ｏ０の入
力側の取り込タイミングを、基本クロックの立ち上がり
と立ち下がりの両方で行っている。これは、データレー
トが高くなり、チップ間を結ぶ基本クロックの周波数を
上げるのが困難になった場合に有効である。この場合で
も、容易に本実施形態を適用できる。

【００３５】図１１〜図１４は、シュミレーションを用
いて、本発明の効果を示したものである。図１１は、８
種類の位相に分けた場合の本発明と、従来のシュミレー
ション波形を示す。仮定としては、出力回路専用電源線
及びｐｉｎ（ＶｄｄＱ，ＶｓｓＱ）と他の内部回路電源
線及びｐｉｎ（Ｖｃｃ，Ｖｓｓ）を分け、１ｐｉｎ当た
りの寄生インダクタンスを１０ｎＨと仮定し、Ｖｄｄ
Ｑ，ＶｓｓＱは、４本のＩ／Ｏ線毎に１本ずつ配置して
いる。出力Ｉ／Ｏ線は、１０ｃｍの伝送線路を仮定し、
特性インピーダンズ５０Ω、５０Ω終端抵抗でターミネ
イションを行い、インピーダンス整合をとり、Ｉ／Ｏ線
の寄生インダクタンス起因のＩ／Ｏ線の揺れを無くした
場合を示す。各Ｉ／Ｏ線の波形は、出力駆動トランジス
タ側の電源ノイズの影響が見える点で観測している。

【００３６】４００ＭＨｚの基本クロック（ａ）に対し
て、（ｂ）は電源線の寄生インダクタンスが０ｎＨの場
合の従来方式のＩ／Ｏ（０〜７）の波形を示している。
Ｉ／Ｏ線のインピーダンス整合により、Ｉ／Ｏ線に揺れ
は無い。これに対して、（ｃ）は１０ｎＨ／電源ｐｉｎ
の寄生インダクタンスを入れた場合を示し。電源Ｖｄｄ
Ｑ，ＶｓｓＱの激しい揺れ及び、これに伴うＩ／Ｏ線の
激しい揺れが観測できる。Ｉ／Ｏ線はインピーダンス整
合されているため、この揺れは、電源線のインダクタン
ス起因であることが分る。

【００３７】これに対して、（ｄ）（ｅ）は本発明で、
クロック周期の１／８ずつ位相をシフトした場合の波形
を示している。（ｄ）はＩ／Ｏ（０〜７）の出力の値が
“ＬＬＬＬＬＬＬＬ”から“ＨＨＨＨＨＨＨＨ”と変わ
った場合を示し、（ｅ）は“ＨＬＨＬＨＬＨＬ”から
“ＬＨＬＨＬＨＬＨ”と変わった場合を示す。どちらに
しても従来方式に比べ、電源の揺れ及びＩ／Ｏ線の揺れ
は大幅に低減されていることが分る。

【００３８】図１２は２０ｃｍの伝送線路で、データレ
ート２００Ｍｂ／ｓ、４００Ｍｂ／ｓでの電源線Ｖｄｄ
Ｑ，ＶｓｓＱの最大揺れ電圧を示しておいる。図中の三
角印は従来例で、丸，×印は本発明の値を示し、基本ク
ロックにたいする位相のずれを１／２〜１／１６と変え
た場合（即ち位相のずれの種類を２〜１６と変えた場
合）を示している。位相のずれの種類を増やせば増やす
程、本発明は効果があることが分る。図１３は伝送線の
長さを２０ｃｍから１０ｃｍに変えた以外は図１２と同
じである。

【００３９】図１４は、出力回路専用電源線及びｐｉｎ
（ＶｄｄＱ，ＶｓｓＱ）と他の内部回路電源線及びｐｉ
ｎ（Ｖｃｃ，Ｖｓｓ）を分けた場合でも、ＰＣＢ電源線
上に寄生インダクタンスがある場合、ＶｄｄＱ，Ｖｓｓ
ＱのノイズがＰＣＢに乗り、それがチップ内部の他の電
源をどれだけ揺らすかを見たものである。ここで、ＰＣ
Ｂ上の電源線の寄生インダクタンスを０．３ｎＨ、ＰＣ
Ｂ上の安定化キャパシタの容量を１μＦ、チップ全体の
内部のＶｃｃ，Ｖｓｓ間の容量を１０ｎＦと仮定してい
る。

【００４０】Ｉ／Ｏ数が１６本の時は、従来方式はＶｓ
ｓＱ，ＶｄｄＱ（白丸）の大きな揺れに対して、内部電
源Ｖｃｃ，Ｖｓｓ（黒丸）の揺れは小さい値でしかない
が、Ｉ／Ｏ数が３２，６４，１２８，２５６と増えてい
くと、内部電源Ｖｃｃ，Ｖｓｓ（黒丸）の揺れは大幅に
増大する。これに対して本発明は、出力パターンにもよ
るが、最悪でもＶｓｓＱ，ＶｄｄＱ（白三角），Ｖｓ
ｓ，Ｖｃｃ（黒三角）共にインダクタンス起因の電源ノ
イズを小さく抑えられることが分る。ここで、三角はＩ
／Ｏの出力の値が“ＨＨＨＨ…”から“ＬＬＬＬ…”に
変わった場合、四角は“ＨＬＨＬ…”から“ＬＨＬＨ
…”に変わった場合である。

【００４１】そして図１４から、内部電源Ｖｓｓ，Ｖｃ
ｃの揺れの上限を０．５Ｖとすると、従来方式では３２
本のＩ／Ｏ数しか認められないのに対し、本発明におい
ては２５６本のＩ／Ｏ数を設けることができるのが分
る。

【００４２】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態ではＤＲＡＭに適用した
例を説明したが、これに限らず各種のメモリに適用する
ことができる。さらに、必ずしもメモリに限られるもの
ではなく、複数の出力回路を持つ半導体装置であれば適
用することが可能である。その他、本発明の要旨を逸脱
しない範囲で、種々変形して実施することができる。

【００４３】

【発明の効果】以上詳述したように本発明によれば、複
数の出力回路におけるデータ出力のタイミングをずらす
ことにより、読み出しデータレートを下げること無く、
消費電流ピークを抑えることができ、これにより電源線
の寄生インダクタンス起因の電源ノイズを大幅に低減で
きる。この効果は、最大ノイズ一定の場合、逆に１チッ
プでの多数のＩ／Ｏの実現、転送レートの向上を可能に
する。

【図面の簡単な説明】

【図１】第１の実施形態におけるシンクロスＤＲＡＭの
動作のタイミングを示す図。

【図２】第１の実施形態に係わる出力装置の回路構成を
示すブロック図。

【図３】図２の各出力回路の詳細構成の一例を示す図。

【図４】図２の出力回路における動作タイミングを示す
図。

【図５】第２の実施形態における入力装置の回路構成を
示すブロック図。

【図６】図５の各入力回路の詳細構成の一例を示す図。

【図７】図５の入力回路における動作タイミングを示す
図。

【図８】第３の実施形態に係わる多ビットＩ／Ｏの出力
装置を示すブロック図。

【図９】第４の実施形態に係わる入出力装置と転送線を
示すブロック図。

【図１０】第５の実施形態における動作タイミングを示
す図。

【図１１】本発明と従来における動作シミュレーション
波形を示す図。

【図１２】本発明と従来における位相のずれに対する電
源ノイズの変化を示す図。

【図１３】本発明と従来における位相のずれに対する電
源ノイズの変化を示す図。

【図１４】本発明と従来における出力Ｉ／Ｏ数に対する
電源ノイズの変化を示す図。

【図１５】従来のシンクロナスＤＲＡＭの動作タイミン
グを示す図。

【図１６】従来の出力装置の例とその出力線を示す図。

【図１７】従来の出力装置における寄生インダクタンス
の形成状態を示す図。

【符号の説明】

／ＲＡＳ，／ＣＡＳ…ＤＲＡＭの制御信号Ｉ／Ｏ（０〜７）…入出力線（伝送線）Ｅｎａｂｌｅφ（０〜３）…出力許可信号Ｅｎａｂｌｅφ（０〜３）’…入力許可信号ｌａｔｃｈ…ラッチ信号Ｄ−ＦＦ（１ｉ〜４ｉ）…Ｄ型ラッチ回路ＶｓｓＱ，ＶｄｄＱ…出力装置専用電源線ＶｓｓＱ’，ＶｄｄＱ’…入力装置専用電源線

Claims

【特許請求の範囲】

【請求項１】ｎ本（ｎ≧２）の出力線と、これらの出力
線をそれぞれ駆動するｎ個の出力回路と、これらの出力
回路にそれぞれ入力されるｎ本のデータ線と、前記出力
回路に入力され該出力回路の出力線への出力時間を決め
るｎ本の制御線とを備えた出力装置であって、前記ｎ本の制御線はｍ種類（第１〜第ｍ）の動作タイミ
ング持つ制御線に分類され、第１の制御線の出力を許可
する時間を第１の時間ｔ０、その出力を止めて次のデー
タの出力を許可するまでの期間をｔ１とすると、期間ｔ
１は第１〜第ｍの制御線で同一であり、かつ第ｋ（１≦
ｋ＜ｍ）の制御線の第１の時間より第ｋ＋１の制御線の
第１の時間は遅れ、第ｍの制御線の第１の時間は、第１
の制御線の第１の時間ｔ０に期間ｔ１を加えた第２の時
間（ｔ０＋ｔ１）より早いことを特徴とする出力装置。
【請求項２】前記ｎ本の制御線は、ｎ／ｍ（ｍ＞１）の
ｍ種類（第１〜第ｍ）の動作タイミングを持つ制御線に
分類されていることを特徴とする請求項１記載の出力装
置。
【請求項３】第ｋ（１≦ｋ＜ｍ）の制御線の第１の時間
からその出力を止めるまでの時間と、第ｋ＋１の制御線
の第１の時間からその出力を止めるまでの時間とは、一
部が重複していることを特徴とする請求項１記載の出力
装置。
【請求項４】第ｋ（１＜ｋ≦ｍ）の制御線の第１の時間
は、（第１の制御線の第１の時間ｔ０）＋（期間ｔ１）
×（ｋ−１）／ｍであることを特徴とする請求項１記載
の出力装置。
【請求項５】前記ｍ種類の制御線は、第１のクロックを
入力とするＰＬＬ（Phase Locked Loop ）回路を用いて
発生されることを特徴とする請求項１記載の出力装置。
【請求項６】前記データ線，出力回路，及び制御線は同
一半導体基板上に形成され、前記出力線は他の半導体基
板との接続線であることを特徴とする請求項１記載の出
力装置。
【請求項７】ｎ本（ｎ≧２）の入力線と、これらの入力
線からそれぞれデータを取り込むｎ個の入力回路と、こ
れらの入力回路の入力結果をそれぞれ出力するｎ本のデ
ータ線と、前記入力回路に入力され該入力回路の入力取
り込み時間を決めるｎ本の制御線とを備えた入力装置で
あって、前記ｎ本の制御線はｍ種類（第１〜第ｍ）の動作タイミ
ング持つ制御線に分類され、第１の制御線の入力を許可
する時間を第１の時間ｔ０、その入力を止めて次のデー
タの入力を許可するまでの期間をｔ１とすると、期間ｔ
１は第１〜第ｍの制御線で同一であり、かつ第ｋ（１≦
ｋ＜ｍ）の制御線の第１の時間より第ｋ＋１の制御線の
第１の時間は遅れ、第ｍの制御線の第１の時間は、第１
の制御線の第１の時間ｔ０に期間ｔ１を加えた第２の時
間（ｔ０＋ｔ１）より早いことを特徴とする入力装置。
【請求項８】前記ｎ本の制御線は、ｎ／ｍ（ｍ＞１）の
ｍ種類（第１〜第ｍ）の動作タイミングを持つ制御線に
分類されていることを特徴とする請求項７記載の入力装
置。
【請求項９】第ｋ（１≦ｋ＜ｍ）の制御線の第１の時間
からその入力を止めるまでの時間と、第ｋ＋１の制御線
の第１の時間からその入力を止めるまでの時間とは、一
部が重複していることを特徴とする請求項７記載の入力
装置。
【請求項１０】第ｋ（１＜ｋ≦ｍ）の制御線の第１の時
間は、（第１の制御線の第１の時間ｔ０）＋（期間ｔ
１）×（ｋ−１）／ｍであることを特徴とする請求項７
記載の入力装置。
【請求項１１】前記ｍ種類の制御線は、第１のクロック
を入力とするＰＬＬ（Phase Locked Loop ）回路を用い
て発生されることを特徴とする請求項７記載の入力装
置。
【請求項１２】前記データ線，入力回路，及び制御線は
同一半導体基板上に形成され、前記入力線は他の半導体
基板との接続線であることを特徴とする請求項７記載の
出力装置。