JPH07249976A - 同時変化出力によるノイズの低減回路 - Google Patents
同時変化出力によるノイズの低減回路Info
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- JPH07249976A JPH07249976A JP6038970A JP3897094A JPH07249976A JP H07249976 A JPH07249976 A JP H07249976A JP 6038970 A JP6038970 A JP 6038970A JP 3897094 A JP3897094 A JP 3897094A JP H07249976 A JPH07249976 A JP H07249976A
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Abstract
(57)【要約】
【目的】 本発明は、ＭＯＳトランジスタ構成ＬＳＩの
出力回路の同時変化出力により発生する基準電位のふら
つきで発生するノイズを抑制する同時変化出力によるノ
イズの低減回路を提供することを目的とする。 【構成】 出力バッファ１５の前段に、データを遅延さ
せる処理回路１０と、処理回路１０の動作タイミングを
制御する遅延手段２０を設け、外部操作による遅延手段
２０からの制御により、処理回路１０の動作タイミング
を通常タイミングか遅延タイミングかのいずれかに切替
えるように構成する。
出力回路の同時変化出力により発生する基準電位のふら
つきで発生するノイズを抑制する同時変化出力によるノ
イズの低減回路を提供することを目的とする。 【構成】 出力バッファ１５の前段に、データを遅延さ
せる処理回路１０と、処理回路１０の動作タイミングを
制御する遅延手段２０を設け、外部操作による遅延手段
２０からの制御により、処理回路１０の動作タイミング
を通常タイミングか遅延タイミングかのいずれかに切替
えるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、伝送機器に使用する複
数のＭＯＳ構成のＬＳＩの出力バッファの同時変化によ
り発生するノイズの抑制に関する。
数のＭＯＳ構成のＬＳＩの出力バッファの同時変化によ
り発生するノイズの抑制に関する。
【０００２】ＬＳＩの高集積度化、多ピン化に伴い、多
数の信号が同時にオン・オフする回路が増加している。
出力信号の同時変化により、過大電流が流れて電圧降下
を引き起し、基準電位“０Ｖ”のふらつき、所謂、グラ
ンドバウンスに伴うノイズが発生する。グランドの基準
電位が変化すると、出力端子近辺の入力端子の入力レベ
ルのマージンが無くなったり、更には規格割れを起こし
て内部トランジスタの誤動作が発生するといった現象が
生じる。これを防止するために、設計時に同時変化出力
の制限がルール化されており、意識して端子の配置を決
定していたりしているが、このようなＬＳＩのグランド
バウンスに伴うノイズの発生現象を抑制する回路が要望
されている。
数の信号が同時にオン・オフする回路が増加している。
出力信号の同時変化により、過大電流が流れて電圧降下
を引き起し、基準電位“０Ｖ”のふらつき、所謂、グラ
ンドバウンスに伴うノイズが発生する。グランドの基準
電位が変化すると、出力端子近辺の入力端子の入力レベ
ルのマージンが無くなったり、更には規格割れを起こし
て内部トランジスタの誤動作が発生するといった現象が
生じる。これを防止するために、設計時に同時変化出力
の制限がルール化されており、意識して端子の配置を決
定していたりしているが、このようなＬＳＩのグランド
バウンスに伴うノイズの発生現象を抑制する回路が要望
されている。
【０００３】
【従来の技術】図７を用いて従来技術について説明す
る。図７は従来のかかる問題を解決するための方法とし
て、出力バッファの前に設けたＤ型フリップフロップ
（以下、Ｄ−ＦＦと称する）に供給するクロックの立上
りや立下り時間を制御して出力バッファの同時動作を分
散してグランドバウンスに対処したり、或いは、同時に
変化する出力バッファの数を制限したりしていた。
る。図７は従来のかかる問題を解決するための方法とし
て、出力バッファの前に設けたＤ型フリップフロップ
（以下、Ｄ−ＦＦと称する）に供給するクロックの立上
りや立下り時間を制御して出力バッファの同時動作を分
散してグランドバウンスに対処したり、或いは、同時に
変化する出力バッファの数を制限したりしていた。
【０００４】図７の例の場合は、１６本のデータＤＩ０
〜１５に対応する出力バッファ１５，１６の前にそれぞ
れ設けたＤ−ＦＦ１１，１２に供給するクロックの立上
りでデータを取り込んだ後、さらに前半分の８本のデー
タＤＩ０〜ＤＩ７については、クロックをインバータ２
７で反転して得たクロックの立上りでＤ−ＦＦ１３に、
再度取り込み直しを行う。そして、出力バッファ１６の
データ変化に対して、出力バッファ１５のデータ変化の
位相を１／２クロック分遅らせるようにして、同時に変
化する出力バッファ数を制限している。
〜１５に対応する出力バッファ１５，１６の前にそれぞ
れ設けたＤ−ＦＦ１１，１２に供給するクロックの立上
りでデータを取り込んだ後、さらに前半分の８本のデー
タＤＩ０〜ＤＩ７については、クロックをインバータ２
７で反転して得たクロックの立上りでＤ−ＦＦ１３に、
再度取り込み直しを行う。そして、出力バッファ１６の
データ変化に対して、出力バッファ１５のデータ変化の
位相を１／２クロック分遅らせるようにして、同時に変
化する出力バッファ数を制限している。
【０００５】
【発明が解決しようとする課題】しかし、このような従
来例に示すような回路の場合、出力バッファ１６のデー
タ変化に対して出力バッファ１５のデータ変化の位相を
１／２クロック分遅らせているため、出力バッファ１５
と同位相で多数の出力バッファが同時にデータ変化する
と、この対策を講ずる前と比較して改善されるものの、
当該出力バッファの出力変化時、即ち、１／２クロック
毎にグランドバウンスが発生してしまう場合がある。
来例に示すような回路の場合、出力バッファ１６のデー
タ変化に対して出力バッファ１５のデータ変化の位相を
１／２クロック分遅らせているため、出力バッファ１５
と同位相で多数の出力バッファが同時にデータ変化する
と、この対策を講ずる前と比較して改善されるものの、
当該出力バッファの出力変化時、即ち、１／２クロック
毎にグランドバウンスが発生してしまう場合がある。
【０００６】すると、この出力バッファのデータを入力
する後位回路のＤ−ＦＦは、出力バッファの出力データ
が確定する、次の出力データが送出されるまでの中間の
時間領域（１／２クロック分遅れた時間）でクロックパ
ルスを立上げ、その立上りエッジを用いてデータの取込
みを行うようにしているが、データの取込み時、グラン
ドバウンスの影響により、確定しているはずのタイミン
グにおいて、入力データの基準レベル“０Ｖ”が不安定
となって上昇し、受信データの基準レベルを保証する電
圧値（Ｖｉｌ規格）の規格を割り、データの取込みがで
きなくなって、誤動作の原因となってしまうことがあ
る。
する後位回路のＤ−ＦＦは、出力バッファの出力データ
が確定する、次の出力データが送出されるまでの中間の
時間領域（１／２クロック分遅れた時間）でクロックパ
ルスを立上げ、その立上りエッジを用いてデータの取込
みを行うようにしているが、データの取込み時、グラン
ドバウンスの影響により、確定しているはずのタイミン
グにおいて、入力データの基準レベル“０Ｖ”が不安定
となって上昇し、受信データの基準レベルを保証する電
圧値（Ｖｉｌ規格）の規格を割り、データの取込みがで
きなくなって、誤動作の原因となってしまうことがあ
る。
【０００７】同様に、出力データの位相を１／２クロッ
ク分遅らせた出力バッファの出力データを入力する後段
回路のＦＦも、出力データの位相を遅らせない出力バッ
ファによるグランドバウンスの影響を受けることにな
る。
ク分遅らせた出力バッファの出力データを入力する後段
回路のＦＦも、出力データの位相を遅らせない出力バッ
ファによるグランドバウンスの影響を受けることにな
る。
【０００８】本発明は、係る問題を解決するもので、Ｍ
ＯＳ構成のＬＳＩの出力バッファの同時出力変化で発生
するクランドバウンスによるノイズを抑制する同時変化
出力によるノイズの低減回路を提供することを目的とす
る。
ＯＳ構成のＬＳＩの出力バッファの同時出力変化で発生
するクランドバウンスによるノイズを抑制する同時変化
出力によるノイズの低減回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】図１は本発明の原理構成
図である。図中、１０は処理回路、１５は出力バッフ
ァ、２０は遅延手段である。
図である。図中、１０は処理回路、１５は出力バッフ
ァ、２０は遅延手段である。
【００１０】本発明は、複数のＭＯＳトランジスタ構成
ＬＳＩの出力バッファの同時出力変化により発生するノ
イズを抑制する同時変化出力によるノイズの低減回路で
あって、出力バッファ１５の前段に、データを遅延させ
る処理回路１０と、該処理回路１０の動作端末を制御す
る遅延手段２０を設ける。
ＬＳＩの出力バッファの同時出力変化により発生するノ
イズを抑制する同時変化出力によるノイズの低減回路で
あって、出力バッファ１５の前段に、データを遅延させ
る処理回路１０と、該処理回路１０の動作端末を制御す
る遅延手段２０を設ける。
【００１１】そして、外部操作による該遅延手段２０か
らの制御により、該処理回路１０の動作タイミングを切
替えることにより、目的を達成することができる。ここ
で、前記処理回路１０をＤ型フリップ・フロップ１２で
構成し、また、前記遅延手段２０をクロック信号を遅延
させる遅延回路２２と、前記処理回路１０に供給する信
号をクロック信号か、或いは該遅延回路２２の出力信号
のいずれかに切替える切替器２１とで構成する。
らの制御により、該処理回路１０の動作タイミングを切
替えることにより、目的を達成することができる。ここ
で、前記処理回路１０をＤ型フリップ・フロップ１２で
構成し、また、前記遅延手段２０をクロック信号を遅延
させる遅延回路２２と、前記処理回路１０に供給する信
号をクロック信号か、或いは該遅延回路２２の出力信号
のいずれかに切替える切替器２１とで構成する。
【００１２】別の方法として、前記処理回路１０を２個
のトランスファゲートＴＧ１，ＴＧ２で、また、前記遅
延手段２０を該トランスファゲートＴＧ１，ＴＧ２の一
方の動作を制御する遅延付加回路４０とインバータ４１
とで構成してもよい。
のトランスファゲートＴＧ１，ＴＧ２で、また、前記遅
延手段２０を該トランスファゲートＴＧ１，ＴＧ２の一
方の動作を制御する遅延付加回路４０とインバータ４１
とで構成してもよい。
【００１３】さらに、前記出力バッファ１５を複数有す
る場合には、複数の該出力バッファ１５をグランドを共
有するグループに分ける。そして、該グループ内で、出
力タイミングが変化できるように構成してもよい。
る場合には、複数の該出力バッファ１５をグランドを共
有するグループに分ける。そして、該グループ内で、出
力タイミングが変化できるように構成してもよい。
【００１４】
【作用】本発明は、出力バッファ１５の前段のデータを
遅延させる処理回路１０に対して、外部操作で遅延手段
２０に“Ｈ”（又は“Ｌ”）の信号を与えることによ
り、遅延手段２０で一定の遅延を受けた制御信号が処理
回路１０に送られ、処理回路１０はその制御信号に従っ
て遅延したタイミングで動作する。
遅延させる処理回路１０に対して、外部操作で遅延手段
２０に“Ｈ”（又は“Ｌ”）の信号を与えることによ
り、遅延手段２０で一定の遅延を受けた制御信号が処理
回路１０に送られ、処理回路１０はその制御信号に従っ
て遅延したタイミングで動作する。
【００１５】また、外部操作で遅延手段２０に“Ｌ”
（又は“Ｈ”）の信号を与えた場合は、遅延手段２０か
ら遅延を受けない制御信号が処理回路１０に送られるの
で、処理回路１０は遅延しないタイミングで動作する。
（又は“Ｈ”）の信号を与えた場合は、遅延手段２０か
ら遅延を受けない制御信号が処理回路１０に送られるの
で、処理回路１０は遅延しないタイミングで動作する。
【００１６】このように外部操作で遅延手段２０に
“Ｈ”（又は“Ｌ”）の信号を与えることにより、処理
回路１０の動作タイミングを切替えることができる。こ
こで、処理回路１０にＤ型フリップ・フロップ（以下、
Ｄ−ＦＦと称する）１２を用いる。また、遅延手段２０
を、クロック信号を遅延させる遅延回路２２と、処理回
路１０に供給する信号をクロック信号か、或いは遅延回
路２２の出力信号のいずれかに切替える切替器２１とで
構成する。
“Ｈ”（又は“Ｌ”）の信号を与えることにより、処理
回路１０の動作タイミングを切替えることができる。こ
こで、処理回路１０にＤ型フリップ・フロップ（以下、
Ｄ−ＦＦと称する）１２を用いる。また、遅延手段２０
を、クロック信号を遅延させる遅延回路２２と、処理回
路１０に供給する信号をクロック信号か、或いは遅延回
路２２の出力信号のいずれかに切替える切替器２１とで
構成する。
【００１７】このように構成することにより、切替器２
１を切替える切替信号を切替えることにより、Ｄ−ＦＦ
１２に供給するクロック信号を、遅延回路２２により遅
延したクロックにするか、或いは、遅延回路２２による
遅延を受けないクロックにするか切替えることができる
ので、Ｄ−ＦＦ１２が出力するデータの動作タイミング
を切替えることができる。
１を切替える切替信号を切替えることにより、Ｄ−ＦＦ
１２に供給するクロック信号を、遅延回路２２により遅
延したクロックにするか、或いは、遅延回路２２による
遅延を受けないクロックにするか切替えることができる
ので、Ｄ−ＦＦ１２が出力するデータの動作タイミング
を切替えることができる。
【００１８】また、別の方法として、処理回路１０を２
個のトランスファゲートＴＧ１，ＴＧ２で構成し、遅延
手段２０をトランスファゲートＴＧ１，ＴＧ２の一方の
動作を制御する遅延付加回路４０とインバータ４１とで
構成する。このようにすることにより、外部からの制御
信号“Ｈ”，“Ｌ”を切替えて、トランスファゲートＴ
Ｇ１か、又はトランスファゲートＴＧ２をオン状態と
し、遅延付加回路４０を介してデータを入力するトラン
スファゲートＴＧ２がオンになる場合は、遅延付加回路
４０での遅延量だけ動作遅延するので、出力データの出
力タイミングを制御することができる。
個のトランスファゲートＴＧ１，ＴＧ２で構成し、遅延
手段２０をトランスファゲートＴＧ１，ＴＧ２の一方の
動作を制御する遅延付加回路４０とインバータ４１とで
構成する。このようにすることにより、外部からの制御
信号“Ｈ”，“Ｌ”を切替えて、トランスファゲートＴ
Ｇ１か、又はトランスファゲートＴＧ２をオン状態と
し、遅延付加回路４０を介してデータを入力するトラン
スファゲートＴＧ２がオンになる場合は、遅延付加回路
４０での遅延量だけ動作遅延するので、出力データの出
力タイミングを制御することができる。
【００１９】更に、これらの回路構成を複数で構成する
場合においては、複数の回路構成を、例えば、１６ビッ
トを構成する単位毎とか、ＬＳＩ設計時のグランド配線
系統毎等のグループに分けて、それぞれのグループ毎
に、グループ内で幾通りかの出力タイミングに変化させ
るようにすることにより、同時変化出力によるノイズ発
生を抑制することができる。
場合においては、複数の回路構成を、例えば、１６ビッ
トを構成する単位毎とか、ＬＳＩ設計時のグランド配線
系統毎等のグループに分けて、それぞれのグループ毎
に、グループ内で幾通りかの出力タイミングに変化させ
るようにすることにより、同時変化出力によるノイズ発
生を抑制することができる。
【００２０】
【実施例】図２〜図６を用いて実施例について説明す
る。図２は第１の実施例、図３は第１の実施例のタイム
チャート、図４は本発明の第２の実施例、図５は第２の
実施例のタイムチャートで、図６は具体例としてのＬＳ
Ｉチップの出力タイミング分割例を示す図である。
る。図２は第１の実施例、図３は第１の実施例のタイム
チャート、図４は本発明の第２の実施例、図５は第２の
実施例のタイムチャートで、図６は具体例としてのＬＳ
Ｉチップの出力タイミング分割例を示す図である。
【００２１】図２において、図１と同じ符号は同じもの
を示し、１１，１２はＤ型フリップ・フロップ（Ｄ−Ｆ
Ｆ）、１５，１６，２６は出力バッファ（Ｏ−ＢＵＦ
Ｆ）、２１は２対１切替器（２：１ＳＥＬ）、２２は遅
延回路、２３はクロックバッファ（ＣＫ ＢＵＦＦ）、
２４，２５は入力バッファ（Ｉ−ＢＵＦＦ）である。
を示し、１１，１２はＤ型フリップ・フロップ（Ｄ−Ｆ
Ｆ）、１５，１６，２６は出力バッファ（Ｏ−ＢＵＦ
Ｆ）、２１は２対１切替器（２：１ＳＥＬ）、２２は遅
延回路、２３はクロックバッファ（ＣＫ ＢＵＦＦ）、
２４，２５は入力バッファ（Ｉ−ＢＵＦＦ）である。
【００２２】また、図４において、３１，３３はＰチャ
ネルトランジスタ、３２，３４はＮチャネルトランジス
タ、４０は遅延付加回路、４１はインバータである。な
お、図２に示す○符号は、図３に示す○符号とは一致す
る。また、図４と図５の関係についても同様である。
ネルトランジスタ、３２，３４はＮチャネルトランジス
タ、４０は遅延付加回路、４１はインバータである。な
お、図２に示す○符号は、図３に示す○符号とは一致す
る。また、図４と図５の関係についても同様である。
【００２３】図２において、パラレルデータであるデー
タＤＩ０〜７がそれぞれのＤ−ＦＦ１１に入力し、それ
ぞれ同じクロックのタイミングで撃ち抜かれて出力する
ここで、クロックは、２：１ＳＥＬ２１に供給されると
ともに、出力バッファ２６を介して遅延回路２２に送ら
れ、ここで一定量遅延され、入力バッファ２５を介して
２：１ＳＥＬ２１に供給される。
タＤＩ０〜７がそれぞれのＤ−ＦＦ１１に入力し、それ
ぞれ同じクロックのタイミングで撃ち抜かれて出力する
ここで、クロックは、２：１ＳＥＬ２１に供給されると
ともに、出力バッファ２６を介して遅延回路２２に送ら
れ、ここで一定量遅延され、入力バッファ２５を介して
２：１ＳＥＬ２１に供給される。
【００２４】入力データＤＩ８〜１５は、ＤＩ０〜７と
同様にそれぞれＤ−ＦＦ１２に入力し、それぞれ同じク
ロックのタイミングで撃ち抜かれて出力するか、或いは
外部のクロック選択信号ＣＫＳＥＬにより制御されて、
２：１ＳＥＬ２１において、遅延回路２２の出力する遅
延されたクロックが供給されて、この遅延されたクロッ
クにより撃ち抜かれて出力するか、の何れかとなる。
同様にそれぞれＤ−ＦＦ１２に入力し、それぞれ同じク
ロックのタイミングで撃ち抜かれて出力するか、或いは
外部のクロック選択信号ＣＫＳＥＬにより制御されて、
２：１ＳＥＬ２１において、遅延回路２２の出力する遅
延されたクロックが供給されて、この遅延されたクロッ
クにより撃ち抜かれて出力するか、の何れかとなる。
【００２５】図３に示す例は、その後者の場合を示し、
ＣＫＳＥＬとして“Ｈ”が２：１ＳＥＬ２１に供給さ
れるので、２：１ＳＥＬ２１は遅延回路２２で遅延され
たクロックを選択してＤ−ＦＦ１２に供給する。
ＣＫＳＥＬとして“Ｈ”が２：１ＳＥＬ２１に供給さ
れるので、２：１ＳＥＬ２１は遅延回路２２で遅延され
たクロックを選択してＤ−ＦＦ１２に供給する。
【００２６】Ｄ−ＦＦ１２は、遅延されたクロックでデ
ータを撃ち抜くので、のデータに対して遅延回路２２
の遅延量分だけ（出力バッファ２６及び入力バッファ２
５での遅延量は無視する）遅延した、に示すようなタ
イミングのデータがＤ−ＦＦ１２の出力Ｑから送出され
る。
ータを撃ち抜くので、のデータに対して遅延回路２２
の遅延量分だけ（出力バッファ２６及び入力バッファ２
５での遅延量は無視する）遅延した、に示すようなタ
イミングのデータがＤ−ＦＦ１２の出力Ｑから送出され
る。
【００２７】ここで、出力データＤＯ８〜１５が遅延さ
せなくても、基準電位“０Ｖ”のふらつきが発生しない
場合は、ＣＫＳＥＬの信号として“Ｌ”（実線で示す
ＨＩＧＨ側から点線で示すＬＯＷ側に切替る）を２：１
ＳＥＬ２１に供給することにより、出力データＤＯ８〜
１５はＤＯ０〜７と同じタイミングで出力する。
せなくても、基準電位“０Ｖ”のふらつきが発生しない
場合は、ＣＫＳＥＬの信号として“Ｌ”（実線で示す
ＨＩＧＨ側から点線で示すＬＯＷ側に切替る）を２：１
ＳＥＬ２１に供給することにより、出力データＤＯ８〜
１５はＤＯ０〜７と同じタイミングで出力する。
【００２８】図２は、入力データＤＩ８〜１５に対し
て、同じ動作をするように構成した例を示したが、必要
によりそれぞれ別々の遅延量の遅延回路２２を用いても
よく、また、遅延させる必要がなければ、ＣＫＳＥＬ
の信号として“Ｌ”を供給するようにすればよいのは当
然である。
て、同じ動作をするように構成した例を示したが、必要
によりそれぞれ別々の遅延量の遅延回路２２を用いても
よく、また、遅延させる必要がなければ、ＣＫＳＥＬ
の信号として“Ｌ”を供給するようにすればよいのは当
然である。
【００２９】また、データ数も０〜１５に限ったことで
はなく、幾つであってもよい。次に、図４，図５によ
り、第２の実施例について説明する。図４において、Ｐ
チャネルトランジスタ３１とＮチャネルトランジスタ３
２とでトランスファーゲートＴＧ１を構成し、また、Ｐ
チャネルトランジスタ３３とＮチャネルトランジスタ３
４とでトランスファーゲートＴＧ２を構成している。
はなく、幾つであってもよい。次に、図４，図５によ
り、第２の実施例について説明する。図４において、Ｐ
チャネルトランジスタ３１とＮチャネルトランジスタ３
２とでトランスファーゲートＴＧ１を構成し、また、Ｐ
チャネルトランジスタ３３とＮチャネルトランジスタ３
４とでトランスファーゲートＴＧ２を構成している。
【００３０】制御信号は、Ｐチャネルトランジスタ３１
のゲートとＮチャネルトランジスタ３４のゲートと、そ
してインバータ４１を介して、Ｎチャネルトランジスタ
３２とＰチャネルトランジスタ３３のゲートに供給され
ている。
のゲートとＮチャネルトランジスタ３４のゲートと、そ
してインバータ４１を介して、Ｎチャネルトランジスタ
３２とＰチャネルトランジスタ３３のゲートに供給され
ている。
【００３１】ここで、制御信号として“Ｈ”が供給さ
れると、トランスファゲートＴＧ１がオンになり、トラ
ンスファゲートＴＧ２がオフとなる。その結果、入力デ
ータは、図５のに示すようにトランスファゲートＴＧ
１内での遅延量で出力データとして送出される。
れると、トランスファゲートＴＧ１がオンになり、トラ
ンスファゲートＴＧ２がオフとなる。その結果、入力デ
ータは、図５のに示すようにトランスファゲートＴＧ
１内での遅延量で出力データとして送出される。
【００３２】制御信号として“Ｈ”が供給されると、
トランスファゲートＴＧ１がオフになり、トランスファ
ゲートＴＧ２がオンとなる。その結果、入力データは遅
延付加回路４０でデータ遅延を受け、図５のに示すよ
うに、トランスファゲートＴＧ２の出力データはの出
力データと比較して遅延付加回路４０で遅延分だけ遅延
して送出される。
トランスファゲートＴＧ１がオフになり、トランスファ
ゲートＴＧ２がオンとなる。その結果、入力データは遅
延付加回路４０でデータ遅延を受け、図５のに示すよ
うに、トランスファゲートＴＧ２の出力データはの出
力データと比較して遅延付加回路４０で遅延分だけ遅延
して送出される。
【００３３】かかる回路構成を各データそれぞれについ
て設け、必要に応じてタイミング調整を行うようにすれ
ばよい。図６は、具体例として、ＬＳＩチップについ
て、設計時ＬＳＩ内部に設けている複数のグランド配線
単位等のグランドグループ別に出力タイミングを通常タ
イミングと遅延タイミングとの２つのグループに分けて
設定し、同時変化出力によるノイズ発生を抑制するよう
にしたものである。
て設け、必要に応じてタイミング調整を行うようにすれ
ばよい。図６は、具体例として、ＬＳＩチップについ
て、設計時ＬＳＩ内部に設けている複数のグランド配線
単位等のグランドグループ別に出力タイミングを通常タ
イミングと遅延タイミングとの２つのグループに分けて
設定し、同時変化出力によるノイズ発生を抑制するよう
にしたものである。
【００３４】ここで、遅延タイミングのグループを更に
複数に分割して用いるようにすることができるのは勿論
である。なお、いずれにしても、遅延回路も遅延付加回
路における遅延量はクロックの立下りのタイミングと一
致しないように、また、出力バッファの出力を取り込む
後位回路のＤ−ＦＦのセットアップ／ホールド時間が満
足されるように配慮する必要がある。
複数に分割して用いるようにすることができるのは勿論
である。なお、いずれにしても、遅延回路も遅延付加回
路における遅延量はクロックの立下りのタイミングと一
致しないように、また、出力バッファの出力を取り込む
後位回路のＤ−ＦＦのセットアップ／ホールド時間が満
足されるように配慮する必要がある。
【００３５】
【発明の効果】以上説明したように、本発明の技術を用
いることにより、ＬＳＩの出荷試験時に問題となる同時
変化による試験不具合を防止することが可能となり、Ｌ
ＳＩの出荷品質保証の向上が期待できる。
いることにより、ＬＳＩの出荷試験時に問題となる同時
変化による試験不具合を防止することが可能となり、Ｌ
ＳＩの出荷品質保証の向上が期待できる。
【００３６】また、使用上においても実ボードでグラン
ドドウンスの問題が発生した場合にも、タイミングの許
す範囲で同時変化の本数を削減することができる。
ドドウンスの問題が発生した場合にも、タイミングの許
す範囲で同時変化の本数を削減することができる。
【図１】本発明の原理構成図である。
【図２】本発明の第１の実施例である。
【図３】第１の実施例のタイムチャートを示す図であ
る。
る。
【図４】本発明の第２の実施例である。
【図５】第２の実施例のタイムチャートを示す図であ
る。
る。
【図６】ＬＳＩチップの出力タイミング分割例を示す図
である。
である。
【図７】従来例を示す図である。
１０ 処理回路 １１，１２，１３ Ｄ型フリップ・フロップ（Ｄ−Ｆ
Ｆ） １５，１６，２６ 出力バッファ（Ｏ−ＢＵＦＦ） ２０ 遅延手段 ２１ ２対１切替器（２：１ＳＥＬ） ２２ 遅延回路 ２３ クロックバッファ（ＣＫ−ＢＵＦＦ） ２４，２５ 入力バッファ（Ｉ−ＢＵＦＦ） ２７，４１ インバータ（ＩＮＶ） ３１，３３ Ｐチャネルトランジスタ ３２，３４ Ｎチャネルトランジスタ ４０ 遅延付加回路 ＴＧ１，ＴＧ２ トランスファゲート
Ｆ） １５，１６，２６ 出力バッファ（Ｏ−ＢＵＦＦ） ２０ 遅延手段 ２１ ２対１切替器（２：１ＳＥＬ） ２２ 遅延回路 ２３ クロックバッファ（ＣＫ−ＢＵＦＦ） ２４，２５ 入力バッファ（Ｉ−ＢＵＦＦ） ２７，４１ インバータ（ＩＮＶ） ３１，３３ Ｐチャネルトランジスタ ３２，３４ Ｎチャネルトランジスタ ４０ 遅延付加回路 ＴＧ１，ＴＧ２ トランスファゲート
Claims (4)
- 【請求項１】 複数のＭＯＳトランジスタ構成ＬＳＩの
出力バッファの同時出力変化により発生するノイズを抑
制するノイズ低減回路であって、 出力バッファ（１５）の前段に、データを遅延させる処
理回路（１０）と、該処理回路（１０）の動作タイミン
グを制御する遅延手段（２０）を設け、 外部操作による該遅延手段（２０）からの制御により、
該処理回路（１０）の動作タイミングを切替えることを
特徴とする同時変化出力によるノイズの低減回路。 - 【請求項２】 請求項１において、 前記処理回路（１０）をＤ型フリップ・フロップ（１
２）で構成し、 前記遅延手段（２０）をクロック信号を遅延させる遅延
回路（２２）と、前記処理回路（１０）に供給する信号
をクロック信号か該遅延回路（２２）の出力信号のいず
れかに切替える切替器（２１）とで構成したことを特徴
とする同時変化出力によるノイズの低減回路。 - 【請求項３】 請求項１において、 前記処理回路（１０）を２個のトランスファゲート（Ｔ
Ｇ１，ＴＧ２）で構成し、 前記遅延手段（２０）を該トランスファゲート（ＴＧ
１，ＴＧ２）の一方の動作遅延を制御する遅延付加回路
（４０）とインバータ（４１）とで構成したことを特徴
とする同時変化出力によるノイズの低減回路。 - 【請求項４】 請求項１、請求項２、及び請求項３にお
いて、 前記出力バッファ（１５）複数を有する場合には、グラ
ンドを共有するグループに分けて、該グループ内で前記
出力タイミングの変化を可能ならしめるようにしたこと
を特徴とする同時変化出力によるノイズの低減回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6038970A JPH07249976A (ja) | 1994-03-10 | 1994-03-10 | 同時変化出力によるノイズの低減回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6038970A JPH07249976A (ja) | 1994-03-10 | 1994-03-10 | 同時変化出力によるノイズの低減回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249976A true JPH07249976A (ja) | 1995-09-26 |
Family
ID=12540021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6038970A Withdrawn JPH07249976A (ja) | 1994-03-10 | 1994-03-10 | 同時変化出力によるノイズの低減回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249976A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006014065A (ja) * | 2004-06-28 | 2006-01-12 | Fujitsu Ltd | 半導体装置 |
| JP2009159602A (ja) * | 2007-12-27 | 2009-07-16 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路 |
| KR100910984B1 (ko) * | 2002-04-25 | 2009-08-06 | 국방과학연구소 | 스위칭 노이즈 감소 장치 |
| JP2010177881A (ja) * | 2009-01-28 | 2010-08-12 | Fujitsu Ltd | 信号発生タイミング制御プログラム及び集積回路動作試験装置 |
| CN107181997A (zh) * | 2017-06-21 | 2017-09-19 | 滁州学院 | 一种音频消噪电路及带麦音箱 |
-
1994
- 1994-03-10 JP JP6038970A patent/JPH07249976A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100910984B1 (ko) * | 2002-04-25 | 2009-08-06 | 국방과학연구소 | 스위칭 노이즈 감소 장치 |
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| JP4652729B2 (ja) * | 2004-06-28 | 2011-03-16 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP2009159602A (ja) * | 2007-12-27 | 2009-07-16 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路 |
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| CN107181997A (zh) * | 2017-06-21 | 2017-09-19 | 滁州学院 | 一种音频消噪电路及带麦音箱 |
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|---|---|---|---|
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