JPH07249976A - 同時変化出力によるノイズの低減回路 - Google Patents
同時変化出力によるノイズの低減回路Info
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- JPH07249976A JPH07249976A JP6038970A JP3897094A JPH07249976A JP H07249976 A JPH07249976 A JP H07249976A JP 6038970 A JP6038970 A JP 6038970A JP 3897094 A JP3897094 A JP 3897094A JP H07249976 A JPH07249976 A JP H07249976A
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Abstract
(57)【要約】
【目的】 本発明は、MOSトランジスタ構成LSIの
出力回路の同時変化出力により発生する基準電位のふら
つきで発生するノイズを抑制する同時変化出力によるノ
イズの低減回路を提供することを目的とする。 【構成】 出力バッファ15の前段に、データを遅延さ
せる処理回路10と、処理回路10の動作タイミングを
制御する遅延手段20を設け、外部操作による遅延手段
20からの制御により、処理回路10の動作タイミング
を通常タイミングか遅延タイミングかのいずれかに切替
えるように構成する。
出力回路の同時変化出力により発生する基準電位のふら
つきで発生するノイズを抑制する同時変化出力によるノ
イズの低減回路を提供することを目的とする。 【構成】 出力バッファ15の前段に、データを遅延さ
せる処理回路10と、処理回路10の動作タイミングを
制御する遅延手段20を設け、外部操作による遅延手段
20からの制御により、処理回路10の動作タイミング
を通常タイミングか遅延タイミングかのいずれかに切替
えるように構成する。
Description
【0001】
【産業上の利用分野】本発明は、伝送機器に使用する複
数のMOS構成のLSIの出力バッファの同時変化によ
り発生するノイズの抑制に関する。
数のMOS構成のLSIの出力バッファの同時変化によ
り発生するノイズの抑制に関する。
【0002】LSIの高集積度化、多ピン化に伴い、多
数の信号が同時にオン・オフする回路が増加している。
出力信号の同時変化により、過大電流が流れて電圧降下
を引き起し、基準電位“0V”のふらつき、所謂、グラ
ンドバウンスに伴うノイズが発生する。グランドの基準
電位が変化すると、出力端子近辺の入力端子の入力レベ
ルのマージンが無くなったり、更には規格割れを起こし
て内部トランジスタの誤動作が発生するといった現象が
生じる。これを防止するために、設計時に同時変化出力
の制限がルール化されており、意識して端子の配置を決
定していたりしているが、このようなLSIのグランド
バウンスに伴うノイズの発生現象を抑制する回路が要望
されている。
数の信号が同時にオン・オフする回路が増加している。
出力信号の同時変化により、過大電流が流れて電圧降下
を引き起し、基準電位“0V”のふらつき、所謂、グラ
ンドバウンスに伴うノイズが発生する。グランドの基準
電位が変化すると、出力端子近辺の入力端子の入力レベ
ルのマージンが無くなったり、更には規格割れを起こし
て内部トランジスタの誤動作が発生するといった現象が
生じる。これを防止するために、設計時に同時変化出力
の制限がルール化されており、意識して端子の配置を決
定していたりしているが、このようなLSIのグランド
バウンスに伴うノイズの発生現象を抑制する回路が要望
されている。
【0003】
【従来の技術】図7を用いて従来技術について説明す
る。図7は従来のかかる問題を解決するための方法とし
て、出力バッファの前に設けたD型フリップフロップ
(以下、D−FFと称する)に供給するクロックの立上
りや立下り時間を制御して出力バッファの同時動作を分
散してグランドバウンスに対処したり、或いは、同時に
変化する出力バッファの数を制限したりしていた。
る。図7は従来のかかる問題を解決するための方法とし
て、出力バッファの前に設けたD型フリップフロップ
(以下、D−FFと称する)に供給するクロックの立上
りや立下り時間を制御して出力バッファの同時動作を分
散してグランドバウンスに対処したり、或いは、同時に
変化する出力バッファの数を制限したりしていた。
【0004】図7の例の場合は、16本のデータDI0
〜15に対応する出力バッファ15,16の前にそれぞ
れ設けたD−FF11,12に供給するクロックの立上
りでデータを取り込んだ後、さらに前半分の8本のデー
タDI0〜DI7については、クロックをインバータ2
7で反転して得たクロックの立上りでD−FF13に、
再度取り込み直しを行う。そして、出力バッファ16の
データ変化に対して、出力バッファ15のデータ変化の
位相を1/2クロック分遅らせるようにして、同時に変
化する出力バッファ数を制限している。
〜15に対応する出力バッファ15,16の前にそれぞ
れ設けたD−FF11,12に供給するクロックの立上
りでデータを取り込んだ後、さらに前半分の8本のデー
タDI0〜DI7については、クロックをインバータ2
7で反転して得たクロックの立上りでD−FF13に、
再度取り込み直しを行う。そして、出力バッファ16の
データ変化に対して、出力バッファ15のデータ変化の
位相を1/2クロック分遅らせるようにして、同時に変
化する出力バッファ数を制限している。
【0005】
【発明が解決しようとする課題】しかし、このような従
来例に示すような回路の場合、出力バッファ16のデー
タ変化に対して出力バッファ15のデータ変化の位相を
1/2クロック分遅らせているため、出力バッファ15
と同位相で多数の出力バッファが同時にデータ変化する
と、この対策を講ずる前と比較して改善されるものの、
当該出力バッファの出力変化時、即ち、1/2クロック
毎にグランドバウンスが発生してしまう場合がある。
来例に示すような回路の場合、出力バッファ16のデー
タ変化に対して出力バッファ15のデータ変化の位相を
1/2クロック分遅らせているため、出力バッファ15
と同位相で多数の出力バッファが同時にデータ変化する
と、この対策を講ずる前と比較して改善されるものの、
当該出力バッファの出力変化時、即ち、1/2クロック
毎にグランドバウンスが発生してしまう場合がある。
【0006】すると、この出力バッファのデータを入力
する後位回路のD−FFは、出力バッファの出力データ
が確定する、次の出力データが送出されるまでの中間の
時間領域(1/2クロック分遅れた時間)でクロックパ
ルスを立上げ、その立上りエッジを用いてデータの取込
みを行うようにしているが、データの取込み時、グラン
ドバウンスの影響により、確定しているはずのタイミン
グにおいて、入力データの基準レベル“0V”が不安定
となって上昇し、受信データの基準レベルを保証する電
圧値(Vil規格)の規格を割り、データの取込みがで
きなくなって、誤動作の原因となってしまうことがあ
る。
する後位回路のD−FFは、出力バッファの出力データ
が確定する、次の出力データが送出されるまでの中間の
時間領域(1/2クロック分遅れた時間)でクロックパ
ルスを立上げ、その立上りエッジを用いてデータの取込
みを行うようにしているが、データの取込み時、グラン
ドバウンスの影響により、確定しているはずのタイミン
グにおいて、入力データの基準レベル“0V”が不安定
となって上昇し、受信データの基準レベルを保証する電
圧値(Vil規格)の規格を割り、データの取込みがで
きなくなって、誤動作の原因となってしまうことがあ
る。
【0007】同様に、出力データの位相を1/2クロッ
ク分遅らせた出力バッファの出力データを入力する後段
回路のFFも、出力データの位相を遅らせない出力バッ
ファによるグランドバウンスの影響を受けることにな
る。
ク分遅らせた出力バッファの出力データを入力する後段
回路のFFも、出力データの位相を遅らせない出力バッ
ファによるグランドバウンスの影響を受けることにな
る。
【0008】本発明は、係る問題を解決するもので、M
OS構成のLSIの出力バッファの同時出力変化で発生
するクランドバウンスによるノイズを抑制する同時変化
出力によるノイズの低減回路を提供することを目的とす
る。
OS構成のLSIの出力バッファの同時出力変化で発生
するクランドバウンスによるノイズを抑制する同時変化
出力によるノイズの低減回路を提供することを目的とす
る。
【0009】
【課題を解決するための手段】図1は本発明の原理構成
図である。図中、10は処理回路、15は出力バッフ
ァ、20は遅延手段である。
図である。図中、10は処理回路、15は出力バッフ
ァ、20は遅延手段である。
【0010】本発明は、複数のMOSトランジスタ構成
LSIの出力バッファの同時出力変化により発生するノ
イズを抑制する同時変化出力によるノイズの低減回路で
あって、出力バッファ15の前段に、データを遅延させ
る処理回路10と、該処理回路10の動作端末を制御す
る遅延手段20を設ける。
LSIの出力バッファの同時出力変化により発生するノ
イズを抑制する同時変化出力によるノイズの低減回路で
あって、出力バッファ15の前段に、データを遅延させ
る処理回路10と、該処理回路10の動作端末を制御す
る遅延手段20を設ける。
【0011】そして、外部操作による該遅延手段20か
らの制御により、該処理回路10の動作タイミングを切
替えることにより、目的を達成することができる。ここ
で、前記処理回路10をD型フリップ・フロップ12で
構成し、また、前記遅延手段20をクロック信号を遅延
させる遅延回路22と、前記処理回路10に供給する信
号をクロック信号か、或いは該遅延回路22の出力信号
のいずれかに切替える切替器21とで構成する。
らの制御により、該処理回路10の動作タイミングを切
替えることにより、目的を達成することができる。ここ
で、前記処理回路10をD型フリップ・フロップ12で
構成し、また、前記遅延手段20をクロック信号を遅延
させる遅延回路22と、前記処理回路10に供給する信
号をクロック信号か、或いは該遅延回路22の出力信号
のいずれかに切替える切替器21とで構成する。
【0012】別の方法として、前記処理回路10を2個
のトランスファゲートTG1,TG2で、また、前記遅
延手段20を該トランスファゲートTG1,TG2の一
方の動作を制御する遅延付加回路40とインバータ41
とで構成してもよい。
のトランスファゲートTG1,TG2で、また、前記遅
延手段20を該トランスファゲートTG1,TG2の一
方の動作を制御する遅延付加回路40とインバータ41
とで構成してもよい。
【0013】さらに、前記出力バッファ15を複数有す
る場合には、複数の該出力バッファ15をグランドを共
有するグループに分ける。そして、該グループ内で、出
力タイミングが変化できるように構成してもよい。
る場合には、複数の該出力バッファ15をグランドを共
有するグループに分ける。そして、該グループ内で、出
力タイミングが変化できるように構成してもよい。
【0014】
【作用】本発明は、出力バッファ15の前段のデータを
遅延させる処理回路10に対して、外部操作で遅延手段
20に“H”(又は“L”)の信号を与えることによ
り、遅延手段20で一定の遅延を受けた制御信号が処理
回路10に送られ、処理回路10はその制御信号に従っ
て遅延したタイミングで動作する。
遅延させる処理回路10に対して、外部操作で遅延手段
20に“H”(又は“L”)の信号を与えることによ
り、遅延手段20で一定の遅延を受けた制御信号が処理
回路10に送られ、処理回路10はその制御信号に従っ
て遅延したタイミングで動作する。
【0015】また、外部操作で遅延手段20に“L”
(又は“H”)の信号を与えた場合は、遅延手段20か
ら遅延を受けない制御信号が処理回路10に送られるの
で、処理回路10は遅延しないタイミングで動作する。
(又は“H”)の信号を与えた場合は、遅延手段20か
ら遅延を受けない制御信号が処理回路10に送られるの
で、処理回路10は遅延しないタイミングで動作する。
【0016】このように外部操作で遅延手段20に
“H”(又は“L”)の信号を与えることにより、処理
回路10の動作タイミングを切替えることができる。こ
こで、処理回路10にD型フリップ・フロップ(以下、
D−FFと称する)12を用いる。また、遅延手段20
を、クロック信号を遅延させる遅延回路22と、処理回
路10に供給する信号をクロック信号か、或いは遅延回
路22の出力信号のいずれかに切替える切替器21とで
構成する。
“H”(又は“L”)の信号を与えることにより、処理
回路10の動作タイミングを切替えることができる。こ
こで、処理回路10にD型フリップ・フロップ(以下、
D−FFと称する)12を用いる。また、遅延手段20
を、クロック信号を遅延させる遅延回路22と、処理回
路10に供給する信号をクロック信号か、或いは遅延回
路22の出力信号のいずれかに切替える切替器21とで
構成する。
【0017】このように構成することにより、切替器2
1を切替える切替信号を切替えることにより、D−FF
12に供給するクロック信号を、遅延回路22により遅
延したクロックにするか、或いは、遅延回路22による
遅延を受けないクロックにするか切替えることができる
ので、D−FF12が出力するデータの動作タイミング
を切替えることができる。
1を切替える切替信号を切替えることにより、D−FF
12に供給するクロック信号を、遅延回路22により遅
延したクロックにするか、或いは、遅延回路22による
遅延を受けないクロックにするか切替えることができる
ので、D−FF12が出力するデータの動作タイミング
を切替えることができる。
【0018】また、別の方法として、処理回路10を2
個のトランスファゲートTG1,TG2で構成し、遅延
手段20をトランスファゲートTG1,TG2の一方の
動作を制御する遅延付加回路40とインバータ41とで
構成する。このようにすることにより、外部からの制御
信号“H”,“L”を切替えて、トランスファゲートT
G1か、又はトランスファゲートTG2をオン状態と
し、遅延付加回路40を介してデータを入力するトラン
スファゲートTG2がオンになる場合は、遅延付加回路
40での遅延量だけ動作遅延するので、出力データの出
力タイミングを制御することができる。
個のトランスファゲートTG1,TG2で構成し、遅延
手段20をトランスファゲートTG1,TG2の一方の
動作を制御する遅延付加回路40とインバータ41とで
構成する。このようにすることにより、外部からの制御
信号“H”,“L”を切替えて、トランスファゲートT
G1か、又はトランスファゲートTG2をオン状態と
し、遅延付加回路40を介してデータを入力するトラン
スファゲートTG2がオンになる場合は、遅延付加回路
40での遅延量だけ動作遅延するので、出力データの出
力タイミングを制御することができる。
【0019】更に、これらの回路構成を複数で構成する
場合においては、複数の回路構成を、例えば、16ビッ
トを構成する単位毎とか、LSI設計時のグランド配線
系統毎等のグループに分けて、それぞれのグループ毎
に、グループ内で幾通りかの出力タイミングに変化させ
るようにすることにより、同時変化出力によるノイズ発
生を抑制することができる。
場合においては、複数の回路構成を、例えば、16ビッ
トを構成する単位毎とか、LSI設計時のグランド配線
系統毎等のグループに分けて、それぞれのグループ毎
に、グループ内で幾通りかの出力タイミングに変化させ
るようにすることにより、同時変化出力によるノイズ発
生を抑制することができる。
【0020】
【実施例】図2〜図6を用いて実施例について説明す
る。図2は第1の実施例、図3は第1の実施例のタイム
チャート、図4は本発明の第2の実施例、図5は第2の
実施例のタイムチャートで、図6は具体例としてのLS
Iチップの出力タイミング分割例を示す図である。
る。図2は第1の実施例、図3は第1の実施例のタイム
チャート、図4は本発明の第2の実施例、図5は第2の
実施例のタイムチャートで、図6は具体例としてのLS
Iチップの出力タイミング分割例を示す図である。
【0021】図2において、図1と同じ符号は同じもの
を示し、11,12はD型フリップ・フロップ(D−F
F)、15,16,26は出力バッファ(O−BUF
F)、21は2対1切替器(2:1SEL)、22は遅
延回路、23はクロックバッファ(CK BUFF)、
24,25は入力バッファ(I−BUFF)である。
を示し、11,12はD型フリップ・フロップ(D−F
F)、15,16,26は出力バッファ(O−BUF
F)、21は2対1切替器(2:1SEL)、22は遅
延回路、23はクロックバッファ(CK BUFF)、
24,25は入力バッファ(I−BUFF)である。
【0022】また、図4において、31,33はPチャ
ネルトランジスタ、32,34はNチャネルトランジス
タ、40は遅延付加回路、41はインバータである。な
お、図2に示す○符号は、図3に示す○符号とは一致す
る。また、図4と図5の関係についても同様である。
ネルトランジスタ、32,34はNチャネルトランジス
タ、40は遅延付加回路、41はインバータである。な
お、図2に示す○符号は、図3に示す○符号とは一致す
る。また、図4と図5の関係についても同様である。
【0023】図2において、パラレルデータであるデー
タDI0〜7がそれぞれのD−FF11に入力し、それ
ぞれ同じクロックのタイミングで撃ち抜かれて出力する
ここで、クロックは、2:1SEL21に供給されると
ともに、出力バッファ26を介して遅延回路22に送ら
れ、ここで一定量遅延され、入力バッファ25を介して
2:1SEL21に供給される。
タDI0〜7がそれぞれのD−FF11に入力し、それ
ぞれ同じクロックのタイミングで撃ち抜かれて出力する
ここで、クロックは、2:1SEL21に供給されると
ともに、出力バッファ26を介して遅延回路22に送ら
れ、ここで一定量遅延され、入力バッファ25を介して
2:1SEL21に供給される。
【0024】入力データDI8〜15は、DI0〜7と
同様にそれぞれD−FF12に入力し、それぞれ同じク
ロックのタイミングで撃ち抜かれて出力するか、或いは
外部のクロック選択信号CKSELにより制御されて、
2:1SEL21において、遅延回路22の出力する遅
延されたクロックが供給されて、この遅延されたクロッ
クにより撃ち抜かれて出力するか、の何れかとなる。
同様にそれぞれD−FF12に入力し、それぞれ同じク
ロックのタイミングで撃ち抜かれて出力するか、或いは
外部のクロック選択信号CKSELにより制御されて、
2:1SEL21において、遅延回路22の出力する遅
延されたクロックが供給されて、この遅延されたクロッ
クにより撃ち抜かれて出力するか、の何れかとなる。
【0025】図3に示す例は、その後者の場合を示し、
CKSELとして“H”が2:1SEL21に供給さ
れるので、2:1SEL21は遅延回路22で遅延され
たクロックを選択してD−FF12に供給する。
CKSELとして“H”が2:1SEL21に供給さ
れるので、2:1SEL21は遅延回路22で遅延され
たクロックを選択してD−FF12に供給する。
【0026】D−FF12は、遅延されたクロックでデ
ータを撃ち抜くので、のデータに対して遅延回路22
の遅延量分だけ(出力バッファ26及び入力バッファ2
5での遅延量は無視する)遅延した、に示すようなタ
イミングのデータがD−FF12の出力Qから送出され
る。
ータを撃ち抜くので、のデータに対して遅延回路22
の遅延量分だけ(出力バッファ26及び入力バッファ2
5での遅延量は無視する)遅延した、に示すようなタ
イミングのデータがD−FF12の出力Qから送出され
る。
【0027】ここで、出力データDO8〜15が遅延さ
せなくても、基準電位“0V”のふらつきが発生しない
場合は、CKSELの信号として“L”(実線で示す
HIGH側から点線で示すLOW側に切替る)を2:1
SEL21に供給することにより、出力データDO8〜
15はDO0〜7と同じタイミングで出力する。
せなくても、基準電位“0V”のふらつきが発生しない
場合は、CKSELの信号として“L”(実線で示す
HIGH側から点線で示すLOW側に切替る)を2:1
SEL21に供給することにより、出力データDO8〜
15はDO0〜7と同じタイミングで出力する。
【0028】図2は、入力データDI8〜15に対し
て、同じ動作をするように構成した例を示したが、必要
によりそれぞれ別々の遅延量の遅延回路22を用いても
よく、また、遅延させる必要がなければ、CKSEL
の信号として“L”を供給するようにすればよいのは当
然である。
て、同じ動作をするように構成した例を示したが、必要
によりそれぞれ別々の遅延量の遅延回路22を用いても
よく、また、遅延させる必要がなければ、CKSEL
の信号として“L”を供給するようにすればよいのは当
然である。
【0029】また、データ数も0〜15に限ったことで
はなく、幾つであってもよい。次に、図4,図5によ
り、第2の実施例について説明する。図4において、P
チャネルトランジスタ31とNチャネルトランジスタ3
2とでトランスファーゲートTG1を構成し、また、P
チャネルトランジスタ33とNチャネルトランジスタ3
4とでトランスファーゲートTG2を構成している。
はなく、幾つであってもよい。次に、図4,図5によ
り、第2の実施例について説明する。図4において、P
チャネルトランジスタ31とNチャネルトランジスタ3
2とでトランスファーゲートTG1を構成し、また、P
チャネルトランジスタ33とNチャネルトランジスタ3
4とでトランスファーゲートTG2を構成している。
【0030】制御信号は、Pチャネルトランジスタ31
のゲートとNチャネルトランジスタ34のゲートと、そ
してインバータ41を介して、Nチャネルトランジスタ
32とPチャネルトランジスタ33のゲートに供給され
ている。
のゲートとNチャネルトランジスタ34のゲートと、そ
してインバータ41を介して、Nチャネルトランジスタ
32とPチャネルトランジスタ33のゲートに供給され
ている。
【0031】ここで、制御信号として“H”が供給さ
れると、トランスファゲートTG1がオンになり、トラ
ンスファゲートTG2がオフとなる。その結果、入力デ
ータは、図5のに示すようにトランスファゲートTG
1内での遅延量で出力データとして送出される。
れると、トランスファゲートTG1がオンになり、トラ
ンスファゲートTG2がオフとなる。その結果、入力デ
ータは、図5のに示すようにトランスファゲートTG
1内での遅延量で出力データとして送出される。
【0032】制御信号として“H”が供給されると、
トランスファゲートTG1がオフになり、トランスファ
ゲートTG2がオンとなる。その結果、入力データは遅
延付加回路40でデータ遅延を受け、図5のに示すよ
うに、トランスファゲートTG2の出力データはの出
力データと比較して遅延付加回路40で遅延分だけ遅延
して送出される。
トランスファゲートTG1がオフになり、トランスファ
ゲートTG2がオンとなる。その結果、入力データは遅
延付加回路40でデータ遅延を受け、図5のに示すよ
うに、トランスファゲートTG2の出力データはの出
力データと比較して遅延付加回路40で遅延分だけ遅延
して送出される。
【0033】かかる回路構成を各データそれぞれについ
て設け、必要に応じてタイミング調整を行うようにすれ
ばよい。図6は、具体例として、LSIチップについ
て、設計時LSI内部に設けている複数のグランド配線
単位等のグランドグループ別に出力タイミングを通常タ
イミングと遅延タイミングとの2つのグループに分けて
設定し、同時変化出力によるノイズ発生を抑制するよう
にしたものである。
て設け、必要に応じてタイミング調整を行うようにすれ
ばよい。図6は、具体例として、LSIチップについ
て、設計時LSI内部に設けている複数のグランド配線
単位等のグランドグループ別に出力タイミングを通常タ
イミングと遅延タイミングとの2つのグループに分けて
設定し、同時変化出力によるノイズ発生を抑制するよう
にしたものである。
【0034】ここで、遅延タイミングのグループを更に
複数に分割して用いるようにすることができるのは勿論
である。なお、いずれにしても、遅延回路も遅延付加回
路における遅延量はクロックの立下りのタイミングと一
致しないように、また、出力バッファの出力を取り込む
後位回路のD−FFのセットアップ/ホールド時間が満
足されるように配慮する必要がある。
複数に分割して用いるようにすることができるのは勿論
である。なお、いずれにしても、遅延回路も遅延付加回
路における遅延量はクロックの立下りのタイミングと一
致しないように、また、出力バッファの出力を取り込む
後位回路のD−FFのセットアップ/ホールド時間が満
足されるように配慮する必要がある。
【0035】
【発明の効果】以上説明したように、本発明の技術を用
いることにより、LSIの出荷試験時に問題となる同時
変化による試験不具合を防止することが可能となり、L
SIの出荷品質保証の向上が期待できる。
いることにより、LSIの出荷試験時に問題となる同時
変化による試験不具合を防止することが可能となり、L
SIの出荷品質保証の向上が期待できる。
【0036】また、使用上においても実ボードでグラン
ドドウンスの問題が発生した場合にも、タイミングの許
す範囲で同時変化の本数を削減することができる。
ドドウンスの問題が発生した場合にも、タイミングの許
す範囲で同時変化の本数を削減することができる。
【図1】本発明の原理構成図である。
【図2】本発明の第1の実施例である。
【図3】第1の実施例のタイムチャートを示す図であ
る。
る。
【図4】本発明の第2の実施例である。
【図5】第2の実施例のタイムチャートを示す図であ
る。
る。
【図6】LSIチップの出力タイミング分割例を示す図
である。
である。
【図7】従来例を示す図である。
10 処理回路 11,12,13 D型フリップ・フロップ(D−F
F) 15,16,26 出力バッファ(O−BUFF) 20 遅延手段 21 2対1切替器(2:1SEL) 22 遅延回路 23 クロックバッファ(CK−BUFF) 24,25 入力バッファ(I−BUFF) 27,41 インバータ(INV) 31,33 Pチャネルトランジスタ 32,34 Nチャネルトランジスタ 40 遅延付加回路 TG1,TG2 トランスファゲート
F) 15,16,26 出力バッファ(O−BUFF) 20 遅延手段 21 2対1切替器(2:1SEL) 22 遅延回路 23 クロックバッファ(CK−BUFF) 24,25 入力バッファ(I−BUFF) 27,41 インバータ(INV) 31,33 Pチャネルトランジスタ 32,34 Nチャネルトランジスタ 40 遅延付加回路 TG1,TG2 トランスファゲート
Claims (4)
- 【請求項1】 複数のMOSトランジスタ構成LSIの
出力バッファの同時出力変化により発生するノイズを抑
制するノイズ低減回路であって、 出力バッファ(15)の前段に、データを遅延させる処
理回路(10)と、該処理回路(10)の動作タイミン
グを制御する遅延手段(20)を設け、 外部操作による該遅延手段(20)からの制御により、
該処理回路(10)の動作タイミングを切替えることを
特徴とする同時変化出力によるノイズの低減回路。 - 【請求項2】 請求項1において、 前記処理回路(10)をD型フリップ・フロップ(1
2)で構成し、 前記遅延手段(20)をクロック信号を遅延させる遅延
回路(22)と、前記処理回路(10)に供給する信号
をクロック信号か該遅延回路(22)の出力信号のいず
れかに切替える切替器(21)とで構成したことを特徴
とする同時変化出力によるノイズの低減回路。 - 【請求項3】 請求項1において、 前記処理回路(10)を2個のトランスファゲート(T
G1,TG2)で構成し、 前記遅延手段(20)を該トランスファゲート(TG
1,TG2)の一方の動作遅延を制御する遅延付加回路
(40)とインバータ(41)とで構成したことを特徴
とする同時変化出力によるノイズの低減回路。 - 【請求項4】 請求項1、請求項2、及び請求項3にお
いて、 前記出力バッファ(15)複数を有する場合には、グラ
ンドを共有するグループに分けて、該グループ内で前記
出力タイミングの変化を可能ならしめるようにしたこと
を特徴とする同時変化出力によるノイズの低減回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6038970A JPH07249976A (ja) | 1994-03-10 | 1994-03-10 | 同時変化出力によるノイズの低減回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6038970A JPH07249976A (ja) | 1994-03-10 | 1994-03-10 | 同時変化出力によるノイズの低減回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07249976A true JPH07249976A (ja) | 1995-09-26 |
Family
ID=12540021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6038970A Withdrawn JPH07249976A (ja) | 1994-03-10 | 1994-03-10 | 同時変化出力によるノイズの低減回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07249976A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006014065A (ja) * | 2004-06-28 | 2006-01-12 | Fujitsu Ltd | 半導体装置 |
JP2009159602A (ja) * | 2007-12-27 | 2009-07-16 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路 |
KR100910984B1 (ko) * | 2002-04-25 | 2009-08-06 | 국방과학연구소 | 스위칭 노이즈 감소 장치 |
JP2010177881A (ja) * | 2009-01-28 | 2010-08-12 | Fujitsu Ltd | 信号発生タイミング制御プログラム及び集積回路動作試験装置 |
CN107181997A (zh) * | 2017-06-21 | 2017-09-19 | 滁州学院 | 一种音频消噪电路及带麦音箱 |
-
1994
- 1994-03-10 JP JP6038970A patent/JPH07249976A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010605 |