JP4203489B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関し、特に、データを読み出す方式が、一つのメモリセルに記憶された複数ビットのデータを時分割に読み出す時分割センス方式による半導体記憶装置に関する。

一般に、半導体記憶装置の読み出し回路は、情報が記憶されているメモリセルに電流を供給し、そのメモリセルを通って流れる電流（セル電流）と、基準電流（リファレンス電流）とを比較して、リファレンス電流に対してセル電流が大きいか小さいかを判断することによって、メモリセルに書き込まれた情報を取り出すという操作を行っている。このように、セル電流を比較して情報を取り出す読み出し方式は、電流センス方式と称されている。

例えば、一つのメモリセルに１ビットの情報が格納されている、いわゆる２値型の半導体記憶装置においては、図５（ｂ）に示すように、セル電流が多い状態（情報”１”に相当する）とセル電流が少ない状態（情報”０”に相当する）との２状態を用意して、リファレンス電流値を両状態の中間の値に設定することにより、１ビットの情報を読み出すことができる。なお、実際には、セル電流およびリファレンス電流のそれぞれに電流−電圧変換を行って、それぞれの電位を比較するように構成されている。

また、近年では、記憶容量の拡大、半導体チップの製造コスト削減を図るために、一つのメモリセルに２ビット以上の情報を格納可能な多値型の半導体記憶装置が提案されている。

例えば、一つのメモリセルに２ビットの情報を格納する多値型の半導体記憶装置では、図５（ａ）に示すように、セル電流が取り得る状態を４種類用意して、それぞれのデータ領域の間に３種類のリファレンス電流値“Ｈ”、”Ｍ”、“Ｌ”を設定することにより、２ビットの情報を読み出すことができる。このような多値型の半導体記憶装置において、一つのメモリセルにｎビットの情報を格納する場合には、セル電流値が取り得る状態を２^ｎ種類用意し、リファレンス電流値を２^ｎ−１種類設定することが必要である。

現在、多値型の半導体記憶装置からデータ読み出しを行う際には、いくつかの方式が提案されており、その一つとして、１度に１種類の電流比較を行い、その結果に応じて別の状態について電流比較を行うなど、時分割で順次電流比較を行う時分割センス方式が挙げられる。

以下に、この時分割センス方式の一例として、図５（ａ）に示す２ビット／セルのデータを読み出す際の動作について、図３、４を参照しながら説明する。

図３は、従来の多値型の半導体記憶装置における時分割センス方式の読み出し回路の構成例を示すブロック図である。この時分割センス方式を用いた読み出し回路は、電流負荷回路１、電流負荷回路２、センスアンプ３、第１センスデータラッチ回路４、第２センスデータラッチ回路５、制御回路６、第１の出力バッファ回路７、第２の出力バッファ回路８、リファレンス電流のリソース１０〜１２、選択回路１５等により構成されている。

図３において、時分割センス方式を用いた読み出し回路内には、データ読み出しが行われるメモリセルである選択セル９のドレイン（ドレイン電極）に電圧を与えて読み出し電流（セル電流）を得る電流負荷回路１と、リファレンス電流を得るための電流負荷回路２とを備えている。選択セル９のドレインと電流負荷回路１との間にはセンス線１３が接続されており、電流負荷回路２にはリファレンス線１４が接続されている。センス線１３およびリファレンス線１４は、センス線１３とリファレンス線１４との電位差を増幅出力するためのセンスアンプ３の入力部と接続されている。

センスアンプ３の出力ノードＶｓａには、１回目のセンス結果をラッチする第１センスデータラッチ回路４と、２回目のセンス結果をラッチする第２センスデータラッチ回路５とが接続されている。また、第１センスデータラッチ回路４、第２センスデータラッチ回路５は制御回路６と接続されており、制御回路６からデータをラッチするタイミングを制御する第１センスデータラッチ制御信号Ｖｓａｌ１、第２センスデータラッチ制御信号Ｖｓａｌ２がそれぞれ入力されている。

第１センスデータラッチ回路４は選択回路１５と接続されており、第１センスデータラッチ回路４から第１センスデータＶｏｕｔ１が出力されている。選択回路１５は、リファレンス電流のリソース１０〜１２とリファレンス線１４とに接続される。リファレンス線１４は、第１センス動作時には選択回路１５によりリファレンス電流のリソース１０と接続され、第２センス動作時には第１センスデータＶｏｕｔ１に基づき選択回路１５によりリファレンス電流のリソース１１〜１２を切り替え接続される。

また、第１センスデータラッチ回路４と第１の出力バッファ回路７とが接続され、第１センスデータラッチ回路４から出力された第１センスデータＶｏｕｔ１が、第１の出力バッファ回路７に入力される。そして、第２センスデータラッチ回路５と第２の出力バッファ回路８とが接続され、第２センスデータラッチ回路５から出力された第２センスデータＶｏｕｔ２が、第２の出力バッファ回路８に入力される。

また、制御回路６は、第１の出力バッファ回路７、第２の出力バッファ回路８の両方に制御信号線１６を介して接続されており、制御回路６からの動作タイミングを制御するセンスデータ出力制御信号Ｖｏｅが、第１の出力バッファ回路７、第２の出力バッファ回路８の両方に同時に入力される。

そして、第１の出力バッファ回路７、第２の出力バッファ回路８からセンスデータがそれぞれ第１の出力パッドＶｐａｄ１、第２の出力パッドＶｐａｄ２に出力される。

このように構成された時分割センス方式の読み出し回路において、選択セル９からのデータ読み出しは、以下のようにして行われる。図４は従来の読み出し動作における図３の主要部のタイミングチャート図である。今回は選択セルが“０１”のデータを記憶している場合を例に説明する。また、センスアンプ３の出力ノードＶｓａの初期値を“１”、第１センスデータラッチ回路４および第２センスデータラッチ回路５の初期値をそれぞれ“１”、“０”とする。

まず、選択セル９のゲート（ゲート電極）とドレイン（ドレイン電極）とに適切な電圧を印加することによって、選択セル９を通って流れるセル電流が発生する。電流負荷回路１との引き合い（電流負荷回路１による電圧降下）により、センス線１３にセンス電圧が発生する。

これと同様に、選択回路１５によって選択されたリファレンス電流のリソース１０を通って流れるリファレンス電流と電流負荷回路２との引き合いにより、リファレンス線１４にリファレンス電圧が発生する。

このようにして発生したセンス電圧とリファレンス電圧との電位差がセンスアンプ３の出力ノードＶｓａに増幅出力される（時間ｔ１）。この動作を第１センス動作と称す。ここで、第１センスデータＶｏｕｔ１を得るための第１センス時に選択回路１５によって選択されるリファレンス電流のリソース１０は、図５（ａ）に示す三つのリファレンス電流のうち、データ領域“０１”と“１０”との間のリファレンス電流値“Ｍ”を得るためのものである。通常、リファレンス電流のリソース１０〜１２としては、適切なリファレンス電流を得ることができるように、閾値が厳密に調整されたメモリセルと同じ構造および同じ特性を有するリファレンスセルが用いられる。この例においては、選択セル９が“０１“のデータを記憶しているので、センスアンプ３の出力ノードＶｓａには“０”が出力される。

そして、制御回路６から出力される第１センスデータラッチ制御信号Ｖｓａｌ１が“１”→“０”に遷移し（時間ｔ２）、第１センスデータＶｏｕｔ１が更新され、Ｖｏｕｔ１＝Ｖｓａ＝“０”となり、第１センスデータラッチ回路４に記憶される（時間ｔ３)。

次に、第１センスデータラッチ回路４に記憶された第１センスデータＶｏｕｔ１に基づいて、選択回路１５がリファレンス電流のリソース１０をリソース１１またはリソース１２に切り替える。このとき、第１センスデータラッチ回路４に記憶されている第１センスデータＶｏｕｔ１が”０”であった場合にはリファレンス電流のリソース１１に切り替え、第１センスデータＶｏｕｔ１が”１”であった場合にはリファレンス電流のリソース１２に切り替える。ここで、リファレンス電流のリソース１１は、図５（ａ）に示す三つのリファレンス電流のうち、データ領域”００”と”０１”との間のリファレンス電流値”Ｈ”を得るためのものであり、リファレンス電流のリソース１２は、データ領域”１０”と”１１”との間のリファレンス電流値”Ｌ”を得るためのものである。今回は、第１センスデータVｏｕｔ１が“０”であるので、リファレンス電流のリソース１１に切り替える。

その後、第１センス動作時と同様に第２センス動作を行い、センス電圧とリソース１１のリファレンス電圧との電位差に基づく信号が、センスアンプ３にてセンスアンプの出力ノードＶｓａに増幅出力される（時間ｔ５）。この例では、選択セル９が“０１”のデータを記憶しているので、センスアンプ３の出力ノードＶｓａには“１”が出力される。
そして、制御回路６から出力される第２センスデータラッチ制御信号Ｖｓａｌ２が“１”→“０”に遷移し（時間ｔ６）、第２センスデータＶｏｕｔ２が更新され、Ｖｏｕｔ２＝Ｖｓａ＝“１”となり、第２センスデータラッチ回路５に記憶される（時間ｔ７)。以上のようにして、一つのメモリセル９に記憶された２ビットのデータを第１センスデータＶｏｕｔ１、第２センスデータＶｏｕｔ２として得ることが可能である。

そして最後に、制御回路６から第１の出力バッファ回路７、第２の出力バッファ回路８の両方に同時に入力されるセンスデータ出力制御信号Ｖｏｅが“０”→“１”に遷移し（時間ｔ８）、第１の出力バッファ回路７、第２の出力バッファ回路８を同時に活性化させ、第１センスデータＶｏｕｔ１＝“０”、第２センスデータＶｏｕｔ２＝“１”をそれぞれ第１の出力パッドＶｐａｄ１、第２の出力パッドＶｐａｄ２に出力する。

図６に、第１の出力バッファ回路７、第２の出力バッファ回路８の構成例を示す。出力バッファ回路は、センスデータＶｏｕｔが入力されるイネーブル信号付のインバータ６１、ラッチ回路６２、出力バッファ６３等により構成されている。イネーブル信号付のインバータ６１は、センスデータ出力制御信号Ｖｏｅが“１”の時のみインバータとして働き、“０”の時は出力高インピーダンス状態となる。イネーブル信号付のインバータ６１の出力はラッチ回路６２に接続され、ラッチ回路６２でデータを安定して保持し、出力バッファ６３により出力パッドＶｐａｄにデータを出力する。また、出力バッファ６３のPｃｈトランジスタ６４およびＮｃｈトランジスタ６５には、チップ内のデータを出力パッドＶｐａｄを介して、高速に外部に出力する必要があるため、非常に大きなサイズのトランジスタが用いられている。
ここで、センスデータ出力制御信号Ｖｏｅが“０”→“１”になり出力バッファ回路が活性化されると、ラッチ回路６２に保持されているデータＶｂｕｆｂと今回のセンスデータＶｏｕｔが異なっている場合には、ラッチ回路６２に保持されているデータＶｂｕｆｂ、その反転データＶｂｕｆがそれぞれ更新される。この時、Ｐｃｈトランジスタ６４およびＮｃｈトランジスタ６５が同時にオンするタイミングが生じ、電源ＶｃｃからグランドＧＮＤに対して貫通電流が流れる。

また近年、半導体記憶装置において、出力を多ビット化することが求められており、出力を多ビット化するためには、各ビット毎に出力バッファ回路を設ける必要がある。しかしながら、出力バッファ６３のノイズは、上記貫通電流が多いほど、すなわち、同時に動作する出力バッファ６３の個数が多いほど、また、出力バッファ６３のトランジスタのサイズが大きいほど大きくなる。これら出力バッファ６３の多数が同時にスイッチングした場合、瞬間的に大きな貫通電流が流れることにより大きなノイズが発生し、周辺装置及び自分自身の回路に誤動作を誘発するという問題がある。

なお、出力バッファ６３のトランジスタの電流駆動能力を下げることで貫通電流を抑さえ、ノイズを低減することは可能である。また、遅延回路を設けることによって各ビット毎に出力するタイミングをずらすことにより、瞬間的に流れる貫通電流のピークタイミングをずらし、ノイズを低減する方法が開示されている（例えば、特許文献１、特許文献２参照）。
特開２００３−８４２４号公報 特開平５−１００７７８号公報

しかしながら、出力バッファ６３のトランジスタの電流駆動能力を下げることは、出力電圧の遷移速度が遅くなる、つまり、その結果読み出し速度が遅くなる。また、特許文献１や特許文献２に記載のノイズ低減方法を半導体記憶装置に用いると、出力タイミングをずらすことによって、そのずらした時間分だけ読み出し速度が遅くなる。このように、上記のいずれの方法を半導体記憶装置に用いた場合にも、読み出し速度に悪影響を及ぼすという問題があった。

本発明は上記問題に鑑みてなされたもので、その目的は、複数の出力バッファ６３が同時にスイッチングすることにより発生するノイズを低減し、且つ高速動作を保ったまま安定した動作を可能とする半導体記憶装置を提供することにある。

上記目的を達成するための本発明に係る半導体記憶装置は、複数ビットのデータを記憶しているメモリセルから異なる時間に複数回センス動作を行うセンスアンプと、前記センスアンプから異なる時間に出力された複数のセンスデータを各別に並列に出力する複数の出力バッファ回路と、前記出力バッファ回路の動作タイミングを制御する制御回路を備えてなる半導体記憶装置であって、前記制御回路は、前記複数の出力バッファ回路のうち少なくとも一つが異なるタイミングで動作するよう制御し、前記複数の出力バッファ回路の内、最後に動作する特定の出力バッファ回路を除く前記出力バッファ回路夫々の出力遷移が、前記特定の出力バッファ回路の出力遷移終了までに完了するように、前記特定の出力バッファ回路を除く前記出力バッファ回路の夫々を構成するトランジスタの電流駆動能力を、前記特定の出力バッファ回路を構成するトランジスタの電流駆動能力より低く設定していることを特徴とする。

さらに、好ましくは、前記複数の制御回路は前記出力バッファ回路がすべて異なるタイミングで動作するよう制御することを特徴とする。

また、前記トランジスタの電流駆動能力を、前記トランジスタのチャネル幅を短くすることにより低く設定することを特徴とする。

本発明に係る半導体記憶装置によれば、出力バッファ回路の動作するタイミングをずらし、同時に動作する出力バッファ回路の数を減らすことにより、出力バッファ回路が動作することにより発生するノイズを低減させることができる。

また、最後に動作する出力バッファ回路は、従来の半導体記憶装置と全く同じタイミングで動作することから、読み出し速度を犠牲にすることなく、ノイズのみを低減させることができる。

以下、本発明の実施形態を図に基づき説明する。

図１は、本発明に係わる半導体記憶装置（以下、適宜「本発明装置」という）の実施形態を示すブロック図である。従来と構成上同じものには同じ符号を付している。本実施形態と従来の半導体記憶装置の実施形態を示すブロック図３との構成上の違いは、制御回路１８から第１センスデータ出力制御信号Ｖｏｅ１により第１の出力バッファ回路７の動作タイミングを制御するための制御信号線１６と第２センスデータ出力制御信号Ｖｏｅ２により第２の出力バッファ回路８の動作タイミングを制御するための制御信号線１７の２つを有する点にある。制御回路１８からの制御信号線１６、１７を有することによって、第１の出力バッファ回路７と第２の出力バッファ回路８を動作させるタイミングを別々に制御することができる。このような構成を有する本実施形態の半導体記憶装置の動作について以下詳細に説明する。

図２は時分割センス方式による、本実施例に示す半導体記憶装置での読み出し動作における図１の主要部のタイミングチャート図である。

本実施例において、２ビット／セルのデータを読み出す際の動作について、図１、２を参照しながら説明する。また、従来の半導体装置での読み出し動作との違いを明確にするために、従来と同じ条件で同じデータ（センスアンプ３の出力ノードＶｓａの初期値を“１”、第１センスデータラッチ回路４および第２センスデータラッチ回路５の初期値をそれぞれ“１”、“０”とし、選択セル９が”０１”のデータを記憶している）を読み出す動作を例に説明することにする。

まず、選択セル９のゲート（ゲート電極）とドレイン（ドレイン電極）とに適切な電圧を印加することによって、選択セル９を通って流れるセル電流が発生する。電流負荷回路１との引き合い（電流負荷回路１による電圧降下）により、センス線１３にセンス電圧が発生する。

これと同様に、選択回路１５によって選択されたリファレンス電流のリソース１０を通って流れるリファレンス電流と電流負荷回路２との引き合いにより、リファレンス線１４にリファレンス電圧が発生する。

このようにして発生したセンス電圧とリファレンス電圧との電位差が第１センス動作としてセンスアンプ３の出力ノードＶｓａに増幅出力される（時間ｔ１）。本実施例においては、選択セル９が“０１“のデータを記憶しているので、センスアンプ３の出力ノードＶｓａには“０”が出力される。そして、制御回路１８から出力される第１センスデータラッチ制御信号Ｖｓａｌ１が“１”→“０”に遷移し（時間ｔ２）、第１センスデータＶｏｕｔ１が更新され、Ｖｏｕｔ１＝Ｖｓａ＝“０”となり、第１センスデータラッチ回路４に記憶される（時間ｔ３)。

次に、制御回路１８から第１の出力バッファ回路７に入力される第１センスデータ出力制御信号Ｖｏｅ１が“０”→“１”に遷移し（時間ｔ４）、第１の出力バッファ回路７が活性化され、第１センスデータＶｏｕｔ１＝“０”が第１の出力パッドＶｐａｄ１に出力される。

次に、第１センスデータラッチ回路４に記憶された第１センスデータＶｏｕｔ１＝“０”に基づいて、選択回路１５がリファレンス電流のリソース１０をリソース１１に切り替える。

その後、第１センス動作時と同様に第２センス動作を行い、センス電圧とリソース１１のリファレンス電圧との電位差に基づく信号が、センスアンプ３の出力ノードＶｓａに増幅出力される（時間ｔ５）。本実施例では、選択セル９が“０１”のデータを記憶しているので、センスアンプ３の出力ノードＶｓａには“１”が出力される。そして、制御回路１８から出力される第２センスデータラッチ制御信号Ｖｓａｌ２が“１”→“０”に遷移し（時間ｔ６）、第２センスデータＶｏｕｔ２が更新され、Ｖｏｕｔ２＝Ｖｓａ＝“１”となり、第２センスデータラッチ回路５に記憶される（時間ｔ７)。

最後に、制御回路１８から第２の出力バッファ回路８に出力される第２センスデータ出力制御信号Ｖｏｅ２が“０”→“１”に遷移し（時間ｔ８）、第２の出力バッファ回路８が活性化され、第２センスデータＶｏｕｔ２＝“１”が第２の出力パッドＶｐａｄ２に出力される。

以上、本実施例による読み出し動作について説明したが、本実施例と従来の装置による読み出し動作上の違いは、第１の出力バッファ回路７の動作タイミングを制御するための制御信号線１６と第２の出力バッファ回路８の動作タイミングを制御するための制御信号線１７を個別に二つ設けたことにより、第１の出力バッファ回路７と第２の出力バッファ回路８の動作するタイミングをずらした点である。しかし、本実施例における第２の出力バッファ回路８の動作するタイミング（時間ｔ８）は、従来の装置における第２の出力バッファ回路８の動作するタイミング（時間ｔ８）と全く同じである。

以上、本発明に係る半導体記憶装置によれば、出力バッファ回路の動作するタイミングを制御する制御信号線を複数設けることにより、出力バッファ回路の動作するタイミングをずらし、同時に動作する出力バッファ回路の数を減らすことにより、出力バッファ回路が動作することにより発生するノイズを低減させることができる。

また、最後に動作する出力バッファ回路は、従来の半導体記憶装置と全く同じタイミングで動作することから、読み出し速度を犠牲にすることなく、ノイズのみを低減させることができる。

本実施例では、第１センスデータＶｏｕｔ１が更新され、第１センスデータラッチ回路４に記憶させた（時間ｔ３）の直後に、第１センスデータ出力制御信号Ｖｏｅ１により第１の出力バッファ回路７を活性化して第１センスデータＶｏｕｔ１を第１の出力パッドＶｐａｄ１に出力したが、第１の出力バッファ回路７を活性化するタイミングはこれに限るものではなく、第２の出力バッファ回路８を活性化する（時間ｔ８）までに第１の出力バッファ回路７を動作させれば、同様にノイズの低減を図ることができる。

また、上記実施例では、第１の出力バッファ回路７は、第２の出力バッファ回路８と全く同じ構成の場合を説明したが、第１の出力バッファ回路７から第１の出力パッドＶｐａｄ１への出力の遷移は、第２の出力バッファ回路８から第２の出力パッドＶｐａｄ２への出力の遷移終了までに終えれば良いため、第１の出力バッファ回路７を構成するトランジスタの電流駆動能力を第２の出力バッファ回路８よりも下げることが可能であり、この構成により、さらにノイズを低減することができる。

さらに、トランジスタの電流駆動能力を下げる手段として、トランジスタのチャネル幅を短くすることによって、半導体装置のチップ面積、実装面積の縮小が可能であり、その結果、コストダウンが可能になり、小型機器への搭載も容易に行うことが出来る。

また、上記実施形態において、図１に例示したブロック構成は一例であり、図１の構成に限定されるものではない。また、メモリセルあたりの記憶状態数が４つ（４値メモリ）の場合を例に本発明について説明したが、メモリセルあたりの記憶状態数は４つに限定されるのもではなく、記憶状態数が４つ以上であれば同様の考え方が適用可能である。従って、センスアンプ１つあたりに接続する出力バッファ回路の個数も、２個に限定されるものではない。

例えば、メモリセルあたりの記憶状態数が８つ（８値メモリ）では、センスアンプ１つあたりに第１センスデータを出力する第１の出力バッファ回路、第２センスデータを出力する第２の出力バッファ回路、第３センスデータを出力する第３の出力バッファ回路の３つの出力バッファ回路が接続され、その３つの出力バッファ回路の動作タイミングを制御する制御信号線を２つ以上設けることにより、３つの出力バッファ回路の内少なくとも一つの動作タイミングをずらすことが可能であり、同様にノイズを低減させることができる。つまり、最後に動作させる第３の出力バッファ回路よりも先に、第１の出力バッファ回路あるいは第２の出力バッファ回路、またはその両方を同時に動作させることができるので、ノイズの低減を図ることができる。

さらに、３つの出力バッファ回路各々に制御信号線を設けることにより、３つの出力バッファ回路すべてを別々に動作させることが可能であり、よりノイズを低減させることができる。

また、上記８値メモリでは、例えば、第１の出力バッファ回路、第２の出力バッファ回路を同時に、第３の出力バッファ回路が動作する前に動作させた場合、第１の出力バッファ回路、第２の出力バッファ回路を構成するトランジスタの電流駆動能力は、第３の出力バッファ回路を構成するトランジスタの電流駆動能力より下げることが可能であり、この構成により、さらにノイズを低減することができる。

また、さらに、３つの出力バッファ回路すべてを別々に動作させる場合では、第１の出力バッファ回路は第２の出力バッファ回路、第２の出力バッファ回路は第３の出力バッファ回路を構成するトランジスタの電流駆動能力より下げることが可能であり、この構成により、よりさらにノイズを低減することができる。

さらに、トランジスタの電流駆動能力を下げる手段として、トランジスタのチャネル幅を縮小することによって、半導体装置のチップ面積、実装面積の縮小が可能であり、その結果、コストダウンが可能になり、小型機器への搭載も容易に行うことが出来る。

本発明に係る半導体記憶装置の一実施形態を示すブロック図である。 図１の動作を説明するためのタイミングチャート図である。 従来の半導体記憶装置を示すブロック図である。 図３の動作を説明するためのタイミングチャート図である。 （ａ)は多値型の半導体記憶装置におけるセル電流とデータ領域との関係の一例を示す図であり、(ｂ)は２値型の半導体記憶装置におけるセル電流とデータ領域との関係の一例を示す図である。 本発明に係る出力バッファ回路または従来の出力バッファ回路を示す図である。

符号の説明

１、２ 電流負荷
３ センスアンプ
４ 第１センスデータラッチ回路
５ 第２センスデータラッチ回路
６、１８ 制御回路
７ 第１の出力バッファ回路
８ 第２の出力バッファ回路
９ 選択セル
１０〜１２ リファレンス電流のリソース
１３ センス線
１４ リファレンス線
１５ 選択回路
１６〜１７ 制御信号線
Ｖｓａ センスアンプの出力ノード
Ｖｓａｌ１ 第１センスデータラッチ制御信号
Ｖｓａｌ２ 第２センスデータラッチ制御信号
Ｖｏｕｔ１ 第１センスデータ
Ｖｏｕｔ２ 第２センスデータ
Ｖｏｅ１ 第１センスデータ出力制御信号
Ｖｏｅ２ 第２センスデータ出力制御信号
Ｖｐａｄ１ 第１の出力パッド
Ｖｐａｄ２ 第２の出力パッド

Claims (3)

1. 複数ビットのデータを記憶しているメモリセルから異なる時間に複数回センス動作を行うセンスアンプと、前記センスアンプから異なる時間に出力された複数のセンスデータを各別に並列に出力する複数の出力バッファ回路と、前記出力バッファ回路の動作タイミングを制御する制御回路を備えてなる半導体記憶装置であって、
   前記制御回路は、前記複数の出力バッファ回路のうち少なくとも一つが、他の少なくとも一つとの関係において対応する前記センスデータの前記センスアンプからの出力順に応じた異なるタイミングで動作するよう制御し、
   前記複数の出力バッファ回路の内、最後に動作する特定の出力バッファ回路を除く前記出力バッファ回路夫々の出力遷移が、前記特定の出力バッファ回路の出力遷移終了までに完了するように、前記特定の出力バッファ回路を除く前記出力バッファ回路の夫々を構成するトランジスタの電流駆動能力を、前記特定の出力バッファ回路を構成するトランジスタの電流駆動能力より低く設定していることを特徴とする半導体記憶装置。
2. 前記制御回路は、前記複数の出力バッファ回路のすべてが、対応する前記センスデータの前記センスアンプからの出力順に応じた異なるタイミングで動作するよう制御することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記トランジスタの電流駆動能力を、前記トランジスタのチャネル幅を短くすることにより低く設定することを特徴とする請求項１または２に記載の半導体記憶装置。