CN102386916A - 一种可减小功耗和芯片面积的数字脉宽调制器电路 - Google Patents

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王伟威
刘晓露
沈仲汉
闫娜
谈熙
闵昊
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Abstract

本发明属于集成电路设计技术领域，具体是一种可减小功耗和芯片面积的数字脉宽调制器电路。该电路由环路振荡器、数字锁相环控制器和脉冲输出电路等组成；其中，脉冲输出电路包括两个多路选择器和一个RS触发器；环路振荡器包括多个数字控制延迟单元和反相器，每个延迟单元的输出都连接到多路选择器，然后根据输入数字控制位来选通多路选择器，多路选择器的输出触发RS触发器，从而得到所需要宽度的脉冲信号。与一般的数字脉宽调制器相比，本发明减少了所需要的延迟单元，因而可减小功耗和面积。

Description

一种可减小功耗和芯片面积的数字脉宽调制器电路
技术领域
本发明属于集成电路设计技术领域，具体涉及一种数字脉宽调制器电路。 
背景技术
在以往的集成电路设计中，模拟控制方法一直主导着该领域。但随着近些年半导体工艺的迅速发展，数字控制技术已经日渐成熟，并广泛应用在自动控制，电源管理等领域。相比传统的模拟控制技术，数字控制技术具有模拟技术无法比拟的优点：开发周期短，高集成度，可编程性，低敏感度等。 
其中，数字脉宽调制技术就是数字控制技术的重要组成部分。以往的数字脉宽调制技术主要分为两大类：一种是利用计数原理来获得所需脉宽调制信号，另外一种利用延迟单元组成的延迟线来获得所需要脉宽调制信号。对于第一种方法，在实现高精度脉宽调制时需要非常高的时钟频率，这在集成电路设计中是难以实现的。对于第二种方法，同样在实现高精度脉宽调制时需要非常多的延迟单元，需要非常大的功耗和芯片面积。 
针对第二种方法，本发明利用延迟单元的上升延迟和下降延迟来分段实现脉宽调制的高位精度和低位精度，并通过数字锁相环来校正上升延迟和下降延迟之间的相位差，使所有的下降沿的延时等于一个上升沿的延时，这样较大程度上减小了所需要的延迟单元的数目，减小功耗和芯片面积。 
发明内容
本发明的目的在于针对传统延迟单元实现的数字脉宽调制器的功耗和面积较大的问题，提供了一种新型的数字脉宽调制器电路，以减小所需要的延迟单元数目，从而减少功耗和芯片面积。 
本发明提出的数字脉宽调制器电路，包括环路振荡器、数字锁相环控制器和脉冲输出电路，其中： 
所述环路振荡器电路中具有2n/2个数字控制延迟单元和一个反相器，其中n代表输入数字控制位的位数。而传统的数字脉宽调制器则需要2n个延迟单元。这样节省了（2n-2n/2）个延迟单元。其中每个数字控制延迟单元依次首尾相接，最后一个数字控制延迟单元经由一个反相器接回到第一个数字控制延迟单元的输入端，形成一个环路振荡器。
所述的数字锁相环控制器电路由一个D触发器、一个（即第2n/2+1个）数字控制延迟单元、逻辑判决器、加法器和寄存器组成。其中D触发器检测两个输入信号上升沿的快慢，逻辑判决器根据D触发器的输出给出高或低电平的结果，然后该结果与寄存器中的数字相加，并得到数字锁相环控制器的输出数字控制位。 
所述的脉冲输出电路包括两个2n/2选1的多路选择器和一个RS触发器。其中，两个多路选择器的输入都连接到环路振荡器的各个输出节点。另两个多路选择器的输出分别连接到RS触发器的输入端，该RS触发器的S端检测信号的上升沿，R端检测信号的下降沿，其中一个多路选择器输出信号的上升沿作为脉冲信号上升沿的触发信号，另一个多路选择器输出信号的下降沿作为脉冲信号下降沿的触发信号。 
本发明提出的数字脉宽调制器利用延迟单元的上升延迟和下降延迟来分段实现脉宽调制的高位精度和低位精度，并通过数字锁相环来校正上升延迟和下降延迟之间的相位差，使所有的下降沿的延时等于一个上升沿的延时，这样较大程度上减小了所需要的延迟单元的数目，达到减小功耗和芯片面积的目的。 
附图说明
图1为本发明的数字脉宽调制器的整体结构框图。 
图2 为延迟单元和脉宽调制信号的输出波形。 
图3为上升延迟和下降延迟的校正时序图。 
具体实施方式
下面结合附图1-3和具体实施方式对本发明做进一步说明。 
如图1所示，一种减小功耗和芯片面积的数字脉宽调制器电路，包括环路振荡器、数字锁相环控制器，脉冲输出电路。其中，所述环路振荡器电路中有2n/2个数字控制延迟单元和一个反相器，n=4，即环路振荡器电路有4个数字控制延迟单元：D1—D4。所述的数字锁相环控制器电路由一个D触发器、一个（即第5个）数字控制延迟单元、逻辑判决器、加法器和寄存器组成。所述的脉冲输出电路包括两个4选1的多路选择器A、B，和一个RS触发器。延迟单元D1的输出Q1接延迟单元D2的输入端，延迟单元D2的输出Q1接延迟单元D3的输入端，依次类推，最后一个延迟单元D4的输出Q4接反相器的输入和第五延迟单元D5的输入端，反相器的输出Q0接延迟单元D1的输入端和D触发器的D输入端。第五延迟单元D5的输出Q5接D触发器的C输入端，D触发器的输出接逻辑判决器的输入端，逻辑判决器的输出和寄存器的输出相加，然后将新的结果存入到寄存器中，同时新的结果作为控制信号反馈到每个延迟单元中，控制每个延迟单元的下降沿的延迟时间。延迟单元D1的输出Q1接多路选择器A的3输入端，延迟单元D2的输出Q2接多路选择器A的2输入端, 延迟单元 D3的输出Q3接多路选择器A的1输入端，延迟单元D4的输出Q4接多路选择器A的0输入端。反相器的输出Q0接多路选择器B的0输入端，延迟单元D1的输出Q1接多路选择器B的1输入端，延迟单元D2的输出Q2接多路选择器B的2输入端，延迟单元D3的输出Q3接多路选择器B的3输入端。多路选择器A的输出接RS触发器的S输入端，多路选择器B的输出接RS触发器的负R输入端。RS触发器输出所需要的脉宽调制信号。其中，数字控制的高位D[3:2]作为多路选择器A的输入，低位D[1:0]作为多路选择器B的输入。 
如图2所示，环路振荡器的每个延迟单元的输出分别为Q0-Q4，数字控制的高位MSB选择输出Q1-Q4的上升沿做为脉宽调制信号DPWM_Out的上升沿触发信号，而低位LSB选择输出Q0-Q3的的下降沿作为脉宽调制信号DPWM_Out的下降沿触发信号。 
如图3所示，输出波形Q0的低电平时间t1等于输出Q1-Q4的所有下降延迟的总和，而Q4和Q5上升沿之间的延迟等于一个延迟单元的上升延迟，数字锁相环控制检测Q0和Q5的上升沿，并通过反馈控制每个延迟单元的下降延时，使Q1-Q4下降沿时的总和等于一个上升延时的时间。这样，每个延迟单元的上升沿和下降沿就能分别用来实现数字控制的高位和低位。 
通过上面的分析可以知道，利用本发明的电路结构实现了4位精度的数字脉宽调制器，但只用了5个延迟单元，相比与传统的数字脉宽调制器节省了近12个延迟单元，从而节省了功耗和芯片面积。而且随着精度的提高，本发明电路结构的优势会更加明显。 

Claims (2)

1.一种可减小功耗和芯片面积的数字脉宽调制器电路，包括环路振荡器、数字锁相环控制器，脉冲输出电路，其特征在于：
所述环路振荡器电路中具有2n/2个数字控制延迟单元和一个反相器，n代表输入数字控制位的位数；其中，每个数字控制延迟单元依次首尾相接，最后一个数字控制延迟单元经由一个反相器接回到第一个数字控制延迟单元的输入端，形成一个环路振荡器；
所述的数字锁相环控制器电路由一个D触发器、第2n/2+1个数字控制延迟单元、逻辑判决器、加法器和寄存器组成；其中，D触发器检测两个输入信号上升沿的快慢，逻辑判决器根据D触发器的输出给出高或低电平的结果，然后该结果与寄存器中的数字相加，并得到数字锁相环控制器的输出数字控制位；
所述的脉冲输出电路包括两个2n/2选1的多路选择器和一个RS触发器；其中，两个多路选择器的输入都连接到环路振荡器的各个输出节点；另两个多路选择器的输出分别连接到RS触发器的输入端，该RS触发器的S端检测信号的上升沿，R端检测信号的下降沿，其中一个多路选择器输出信号的上升沿作为脉冲信号上升沿的触发信号，另一个多路选择器输出信号的下降沿作为脉冲信号下降沿的触发信号。
2.根据权利要求1所述的数字脉宽调制器电路，其特征在于：n=4，即环路振荡器电路有4个数字控制延迟单元：D1—D4，所述的脉冲输出电路包括两个4选1的多路选择器A、B，和一个RS触发器；其中：
数字控制延迟单元D1的输出Q1接数字控制延迟单元D2的输入端，数字控制延迟单元D2的输出Q1接数字控制延迟单元D3的输入端，依次类推，最后一个数字控制延迟单元D4的输出Q4接反相器的输入和第五数字控制延迟单元D5的输入端，反相器的输出Q0接数字控制延迟单元D1的输入端和D触发器的D输入端；第五数字控制延迟单元D5的输出Q5接D触发器的C输入端，D触发器的输出接逻辑判决器的输入端，逻辑判决器的输出和寄存器的输出相加，然后将新的结果存入到寄存器中，同时新的结果作为控制信号反馈到每个数字控制延迟单元中，控制每个数字控制延迟单元的下降沿的延迟时间；数字控制延迟单元D1的输出Q1接多路选择器A的3输入端，数字控制延迟单元D2的输出Q2接多路选择器A的2输入端, 数字控制延迟单元D3的输出Q3接多路选择器A的1输入端，数字控制延迟单元D4的输出Q4接多路选择器A的0输入端；反相器的输出Q0接多路选择器B的0输入端，数字控制延迟单元D1的输出Q1接多路选择器B的1输入端，数字控制延迟单元D2的输出Q2接多路选择器B的2输入端，数字控制延迟单元D3的输出Q3接多路选择器B的3输入端；多路选择器A的输出接RS触发器的S输入端，多路选择器B的输出接RS触发器的负R输入端，RS触发器输出所需要的脉宽调制信号。
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