CN109817261B - 一种基于阻变式存储器的puf电路及其控制方法 - Google Patents

Abstract

本发明公开了一种基于阻变式存储器的PUF电路及其控制方法，其中PUF电路包括两个并行的传输通路和一个判决模块，两个所述传输通路的总输入端相互连接以共同输入同一输入信号，两个所述传输通路的总输出端分别连接到所述判决模块的输入端，所述判决模块的输出端为所述PUF电路的输出端，其中两个所述传输通路分别由多个延时模块串联连接组成，所述延时模块包括阻变式存储器以通过所述阻变式存储器控制延时。本发明提出的基于阻变式存储器的PUF电路及其控制方法，大大提高了阻变式存储器的CRP效率。

Description

一种基于阻变式存储器的PUF电路及其控制方法

技术领域

本发明涉及电路设计技术领域，尤其涉及一种基于阻变存储器的PUF电路及其控制方法。

背景技术

物理不可克隆函数(Physically Unclonable Function，PUF)是一种在物理上不可克隆的函数关系。物理不可克隆函数电路的设计原理是利用集成电路在制造过程中存在的工艺波动实现的，制造过程中的工艺波动将导致相同结构的电路具有工作特性上的偏差，以相同结构的电路为核心搭建PUF电路的偏差信号发生电路，并且结合其余的***电路，如不同的传输路径或信号的随机跳变等，便得以设计出具有不同功能特性的PUF电路方案。由于PUF的构建基于无法控制的制造过程中物理参数的变化，因此PUF电路即使在知晓所有电路细节以及工艺环境的情况下，也不可能制作出完全相同的PUF电路，即具有不可克隆的特性，因此PUF电路可以阻止物理攻击。

如图1所示，一个输入激励(challenge)提交给一个PUF电路时，PUF会产生相应的输出响应(response)。这个响应是由以上提到的复杂的物理函数实现的，而这个物理函数针对每个设备都是唯一的。假如给定相同的输入激励，那么建立在相同设计基础上的不同的PUF实例将会给出各自不同的输出响应。在这里输入激励和输出响应通常被称为CRP(Challenge Response Pair)——测试响应对，并且一组CRP可以被当做是PUF以及相应的集成电路或设备的指纹。

在加密领域中，PUF作为一种物理加密的方式相比软件加密具有更高的安全性，并可使用在数字签名、数据加密、身份认证以及硬件知识产权保护等应用当中，正在受到越来越广泛的关注。它在一个非常小的硬件设备中提供了一个简单的密钥产生机制，它很容易搭建，但却几乎不可能被复制，因此一个性能优越的PUF设计方案在信息安全领域有着很好的运用前景。

PUF有几个主要的性能评价参数：随机性(Randomness)、唯一性(Uniqueness)和可靠性(Reliability)。

随机性：该评价参数描述的是一个PUF电路在输出响应中得到“0”和“1”的比例是不是均等，在理想情况下出现“0”和“1”的机会是均等的。用r_i，l表示具有n位输出响应的PUF实例的第l个输出向量的第i位的二进制值，随机性如公式(1)。

理想情况下，这个参数的值是50％。其中，n是PUF实例输出响应向量的位数；m是PUF实例输入向量的总个数。

唯一性：该参数表示的是一个PUF实例将自身与其它PUF实例区分开来的能力。当相同的输入激励同时输入到不同的PUF实例时，这些PUF实例的输出响应应该各不相同，而这个参数则是由不同PUF实例的输出响应之间的片间汉明距(inter-HammingDistance：inter-HD)的平均值来定义的。理想情况下，唯一性预计为50％，这意味着在给定相同输入激励的情况下，来自两个或若干个不同PUF实例的响应将平均具有一半的不同比特位。

如果R_i和R_j是两个不同的PUF实例的输出响应向量，那么在相同输入激励条件下，唯一性如公式(2)。

其中，HD(R_i，R_j)是R_i和R_j之间的汉明距；k是PUF实例的总个数；n是PUF实例输出响应向量的位数。

稳定性：该参数表示的是对于同一个PUF电路实例，在输入激励相同，但不同的运行环境下，输出响应保持稳定的能力。可靠性如公式(3)。

在给定相同输入激励的情况下，假设对于第i个PUF电路实例，R_i则表示该电路实例响应的最佳值，此最佳值是在正常环境下测得的，亦即参考环境。然后保持输入激励不变，在不同的运行环境下测得该PUF电路实例的输出响应为R_i，t，q是改变环境测试输出响应向量的总次数。HD(R_i，R_j，t)则是输出响应R_i和R_j，t之间的汉明距。理想情况下，可靠性应该是100％，即没有比特翻转。

传统的基于CMOS工艺的PUF电路主要分为三大类，环形振荡器(RO-ringoscillator)型PUF，判决器(arbiter)型PUF和存储器型PUF，接下来简单介绍一下这几种传统的PUF结构。

环形振荡器型PUF：作为PUF中重应用较为广泛的一种，环形振荡器型PUF的基本结构单元是环形振荡器。环形振荡器的基本结构如图2所示，由奇数个反相器构成。由于工艺波动，芯片在生产过程中存在变化，内部的门延时和线路差异会随着芯片个体的不同而存在个体差异，即使在相同芯片内部，所在的具***置不同，也会存在差异，因此每个环形振荡器都会以一个各自特定的频率进行震荡，不同振荡器之间频率大致相同但又存在着细微的差异。RO PUF正是利用这一点来实现PUF的基本功能，其基本结构原理图如图3所示。该PUF的CRP按照N*(N-1)增长，也即CRP效率并不高。

判决器型PUF：判决器型PUF也叫做仲裁PUF，其基本电路结构如图4所示，它由两条对称的传输路径所组成，两条路径上有若干多路选择器可以改变信号的传输路径。因为工艺波动所造成的固有差异的存在，所以每个多路选择器的门延时以及每段传输路径的传输延时是有细微差异的。其中，输入激励的每一位作为各处多路选择器的输入端X[1]，X[2]，···，X[N]控制多路选择器的状态，即该节点传输路径是否交叉，进而控制传输路径的变化。当同一脉冲从左侧同时输入到两条传输路径时，由于延时的不同会形成先后顺序到达右侧判决器(这一判决器由一个触发器构成)，假设上端路径脉冲先到达则输出为“1”，下端路径脉冲先到达则输出为“0”，这也是最终得到的输出响应。输入激励的不同会形成与相应激励对应的传输路径，进而形成了输入激励和输出响应相对应的输出响应，而这个对应关系也是和特定PUF电路唯一对应的。图4所示是一位输出的PUF，将多个相同电路并在一起，就可以扩展成多位数输出的PUF。

存储器型PUF：这里以SRAM型PUF举例，如图5所示，一个六管单元SRAM主体部分是由两反相器组成，具有两个稳定状态“0”态和“1”态。但当刚上电却还没进行写操作的时候，SRAM的状态是不确定的，可能是“0”态，也可能是“1”态。而事实上，由于工艺波动所造成的晶体管存在的差异，这使其阈值电压等存在细微差异导致一个的反馈会强于另一个，当上电之后经历若干次震荡，最终会稳定停留在“0”或者“1”当中的某个状态。而最终停留在哪个状态针对具体的SRAM电路是随机的，这样的性质使得SRAM可以用于PUF电路的设计。最简单的方法就是将输入激励作为SRAM存储阵列的输入地址，最终读取SRAM单元的状态作为输出响应，这样就构成了SRAM PUF的基本结构。

PUF电路的功能如图1所示，其电路实现需要借助物理随机波动。由于MOS器件是当前的主流半导体器件，因此现有PUF电路主要依靠MOS器件的工艺波动随机性而设计。例如上述的存储器型、环振型、判决器型的PUF电路均是依靠MOS器件的工艺波动随机性而设计的。

以上背景技术内容的公开仅用于辅助理解本发明的构思及技术方案，其并不必然属于本专利申请的现有技术，在没有明确的证据表明上述内容在本专利申请的申请日已经公开的情况下，上述背景技术不应当用于评价本申请的新颖性和创造性。

发明内容

本发明的目的在于提供一种基于阻变式存储器的PUF电路及其控制方法，大大提高了阻变式存储器的CRP效率。

为了达到上述目的，本发明采用以下技术方案：

本发明的一个实施例公开了一种基于阻变式存储器的PUF电路，包括两个并行的传输通路和一个判决模块，两个所述传输通路的总输入端相互连接以共同输入同一输入信号，两个所述传输通路的总输出端分别连接到所述判决模块的输入端，所述判决模块的输出端为所述PUF电路的输出端，其中两个所述传输通路分别由多个延时模块串联连接组成，所述延时模块包括阻变式存储器以通过所述阻变式存储器控制延时。

优选地，两个所述传输通路包含的所述延时模块的数量相同。

优选地，所述延时模块包括反相器和包含所述阻变式存储器的延时电路，每个所述传输通路中的多个所述延时模块的所述反相器的输入端和输出端依次相连，所述延时电路的输出端与所述反相器的接地端相连。

优选地，所述延时电路包括第一多路选择器单元、第二多路选择器单元、多路分配器单元和两个并行的所述阻变式存储器，其中所述第一多路选择器单元的输入端分别接所述阻变式存储器的读电压V_RRAM和所述阻变式存储器的重置电压V_reset，所述第一多路选择器单元的输出端连接在两个所述阻变式存储器的负端，所述多路分配器单元的输入端连接两个所述阻变式存储器的正端，所述多路分配器单元的输出端分别接地和连接所述第二多路选择器单元的输入端，所述第二多路选择器单元的输出端连接所述所述反相器的接地端。

优选地，所述第一多路选择器单元包括一个2选1多路选择器或者两个2选1多路选择器。

优选地，所述多路分配器单元包括两个1分2多路分配器或者一个2分3多路分配器。

优选地，所述第二多路选择器单元包括一个2选1多路选择器。

优选地，所述延时电路还包括电流镜，所述电流镜连接在所述第二多路选择器单元的输出端和所述所述反相器的接地端之间。

优选地，所述第一多路选择器单元和所述多路分配器单元的控制端分别连接所述传输通路的总控制端，所述第二多路选择器单元的控制端连接所述延时模块的输入激励。

本发明的另一实施例公开了一种对上述的PUF电路的控制方法，包括以下步骤：

S1：使得所述第一多路选择器单元的输入端接通所述阻变式存储器的重置电压V_reset，所述多路分配器的输出端接地，将所述延时电路中的两个所述阻变式存储器均重置为高阻态；

S2：使得所述第一多路选择器单元的输入端接通所述阻变式存储器的读电压V_RRAM，所述多路分配器的输出端接通所述第二多路选择器单元的输入端；

S3：对所述PUF电路中的每个所述传输通路中的每个延时模块都执行步骤S1和S2后，对两个所述传输通路分别输入同一输入信号，即可从所述判决模块的输出端得到一位的输出响应。

与现有技术相比，本发明的有益效果在于：本发明提出的PUF电路是基于阻变式存储器的电阻分布随机波动性，将阻变式存储器设置在延时模块中以应用于PUF电路，从而通过延时模块将阻变式存储器阻值的随机分布差异转化为信号的传输延迟体现出现，得到的PUF电路的RRAM单元CRP效率非常高，相比现有的PUF电路得到了较大的提升。

在进一步的方案中，在延时模块中还引入电流镜，通过电流镜可以将阻变式存储器读电流放大以增加阻变式存储器的阻值引起的读电流大小的差异，使输出效果更加明显，从而使得PUF电路工作更加稳定。

附图说明

图1是PUF电路的输入激励与输出响应；

图2是环形振荡器的基本结构示意图；

图3是环形振荡器型PUF的基本结构原理图；

图4是判决器型PUF的基本结构示意图；

图5是SRAM型PUF的基本结构示意图；

图6是阻变式存储器的MIM器件结构示意图；

图7是阻变式存储器的回滞曲线；

图8是阻变式存储器的高低组态阻值分布；

图9是本发明优选实施例的基于RRAM的PUF电路的结构示意图；

图10是图9中的延时模块的结构示意图；

图11是图9中的判决模块的结构示意图；

图12是本发明一个实例的基于RRAM的PUF电路的原理图；

图13是图12中的延时模块的原理图；

图14是针对64位PUF电路的随机性仿真结果示意图；

图15是针对本发明实例中的PUF电路稳定性的仿真结果示意图；

图16是针对64位PUF电路的唯一性测试中汉明距的出现几率示意图。

具体实施方式

下面对照附图并结合优选的实施方式对本发明作进一步说明。

阻变式存储器(Resistive RandomAccess Memory，RRAM)作为非易失性存储器的一种是极具潜力的，RRAM利用材料的电阻率可逆切换实现二进制信息的存储。由于存在许多可以实现电阻率可逆转换的材料非常多，所以更加便于选取处在工艺上制备简便以及兼容CMOS工艺的材料。RRAM存储单元工作速度快、结构简单、信息保持稳定、功耗低、具有非易失性，并且易于实现多值存储和三维立体集成，相较于其他类型的存储器更加有利于集成密度的提高。RRAM在如编程功耗、编程电压、读写速度、擦写时间、与CMOS工艺兼容特性、每位成本及高密度集成等方面都具有优势。

RRAM器件采用MIM的三明治结构，结构非常简单。如图6所示上下两个金属层(上电极91和下电极92)作为电极，中间是阻变材料93。当给上下两个电极之间施加一定宽度和一定幅度的脉冲电压之后，中间的阻变材料会在高阻态和低阻态两个稳定电阻态之间进行转换，也可以使用多个小幅度的脉冲进行编程操作。阻变式存储器的I-V特性曲线如图7所示，可以看出其具有典型的回滞特性；该回滞曲线一共分为4个区域：低阻态区、高阻态区和两个转换区域，只有当电压幅度超过一定阈值后才可以对阻变材料进行复位或编程，而此编程电压的幅度以及脉冲宽度和材料性能相关。当用没有超过阈值电压的小幅度窄脉冲探测阻变材料阻值大小和进行读操作时，由于脉冲宽度和幅度都比较小，不会对电阻的状态进行改变，即不会对存储的数据造成改变。因此，这种读操作是非破坏性读出。根据最新的文献报道，RRAM可以获得较大的开关电阻比，可超过106～107。

RRAM虽然存在高阻态和低阻态两个稳定状态，但其高低阻态的阻值却存在随机性。如图8所示，对100个RRAM单元进行测量得到其高低阻态的阻值分布情况，从图中可以看出RRAM的高阻态比低阻态阻值随机分布范围更大。这对于存储器应用领域虽然是一个不利因素，在一定程度上限制了RRAM的应用，但对于PUF电路的应用却成为了一个优点，PUF电路的应用基础正是要引入一种随机变化的机制，因此，本发明优选实施例中将阻变式存储器引入到PUF电路，这也是对PUF电路设计提供了一种新的思路。

如图9所示，本发明优选实施例提出了一种基于阻变式存储器(RRAM)的物理不可克隆函数(PUF)电路，包括两个传输通路100和一个判决模块200；两个传输通路100的总输入端相互连接以共同输入同一输入信号，两个传输通路100的总输出端分别连接到判决模块200的输入端，判决模块200的输出端即为PUF电路的输出端。其中两个传输通路100同时传输一个相同的信号，最终通过不同的延时竞争到达判决模块200的输入端，判决模块200用来判决传输信号到达的先后顺序，从而判断哪一条传输通路100传输信号更快。其中C1、C2、……、C(2n)是PUF的输入端，而“输出响应”是PUF的输出端；每条传输通路100都由n个延时模块10串联组成，每级延迟均由RRAM单元特性控制。

本实施例的延时模块10的结构如图10所示，该延时模块10包括反相器11和包含RRAM单元的延时电路，每个传输通路100中的n个延时模块10的反相器11的输入端(V_pulse)和输出端(延迟脉冲)依次相连以使得n个延时模块10串联连接组成传输通路100；反相器11的电源端接电压Vdd，反相器11的接地端与延时电路的输出端相连。延时电路包括两个2选1多路选择器121、两个RRAM单元122、两个1分2多路分配器123、一个2选1多路选择器124和一个电流镜125，两个RRAM单元122并联连接，两个2选1多路选择器121的输入端分别接V_RRAM和V_reset(其中两个2选1多路选择器121的输入“0”端分别接V_RRAM，输入“1”端分别接V_reset)，V_RRAM是RRAM单元122的读电压，可对RRAM单元12进行非破坏性读出；V_reset是RRAM单元122的重置电压，可将RRAM单元122设置为高阻态；两个2选1多路选择器121的输出端分别连接两个RRAM单元122的负端；两个1分2多路分配器123的输入端分别连接两个RRAM单元122的正端，两个1分2多路分配器123的输出端分别接地和连接2选1多路选择器124的输入端，其中两个1分2多路分配器123的输出“0”端分别连接2选1多路选择器124的输入端，输出“1”端分别接地；2选1多路选择器124的输入“0”端接对应其中一个RRAM单元122的正端的1分2多路分配器123的输出“0”端(如图10所示对应的的上面的RRAM单元)，输入“1”端接对应另外一个RRAM单元122的正端的1分2多路分配器123的输出“0”端(如图10所示对应的的下面的RRAM单元)，2选1多路选择器124的输出端连接电流镜125的输入端，电流镜125的输出端连接反相器11的接地端。其中两个2选1多路选择器121和两个1分2多路分配器123的控制端分别共同拥有同一个控制端V_ctrl，2选1多路选择器124的控制端连接延时模块的输入激励C(对应于图9中的C1、C2、……、C(2n)中的任意一个)。

当V_ctrl为“1”时，两个2选1多路选择器121都切换到V_reset信号，而与此同时两个1分2多路分配器123切换到GND，将两个RRAM单元122重设为高阻态；当V_ctrl为“0”时，两个2选1多路选择器121切换到V_RRAM信号，而与此同时两个1分2多路分配器123都切换到与2选1多路选择器124的连接通路上。而2选1多路选择器124的控制端则是输入激励的输入端，当控制端为“1”时选择下端的RRAM单元122，当控制端为“0”时，选择上面的RRAM单元122。由此则将RRAM单元122的电阻阻值以读电流的方式读出，再接入下一级的延时模块10，而由于延时模块10还设有一个电流镜125和一个反相器11；一方面通过电流镜125将RRAM单元122的读电流信号与反相器11接地端相连，另一方面通过设置电流镜125的比例，可以将RRAM单元122的读电流放大以增加RRAM单元器122的阻值引起的读电流大小的差异，使输出效果更加明显，PUF电路工作更加稳定。RRAM单元122的电阻阻值通过电流镜125控制反相器11的充放电时间，从而体现其随机性。

各个延时模块10通过反相器11的输入端(V_pulse)和输出端(延迟脉冲)依次相连，并形成两条并行的传输通路100，结合图9，一个相同的脉冲信号从最左端的延时模块10的反相器11输入端同时输入到两条传输通路100，最终输出给判决模块200的输入端；判决模块200根据脉冲信号到来的先后顺序得出响应的输出，即PUF电路的输出响应，如果上端的传输通路脉冲先到达，则判决模块200输出“1”，反之则输出“0”。其中该判决模块200是由两个与非门构成的触发器构成，通过固定时间采样即可得到PUF电路的输出响应，其电路图如图11所示。

为了产生一位输出响应，本发明优选实施例的PUF电路按以下步骤工作：

1)编程/复位(reset)阶段：因为RRAM单元的阻值在高阻态的随机分布更为广泛，因此本实施例中，在PUF电路设计中利用了RRAM单元的高阻状态的随机性。首先，将PUF电路中所有的RRAM单元设为高阻，即将V_ctrl设为“1”。这样RRAM单元一端接V_reset，另一端接GND，则可将RRAM单元均reset为高阻态。需要注意的是，这一操作是同时针对所有RRAM单元进行操作的，经过此操作后PUF电路中每一个RRAM单元的阻值就固定下来了，随后就需要通过一定操作将其阻值的随机分布差异读取出来。

2)输入激励配置阶段：当所有的RRAM单元都被reset为高阻态之后，将V_ctrl设置为“0”。这样RRAM单元就和编程电压V_reset和GND断开，转而与读电压V_RRAM和下一级多路分配器导通。在此阶段当中从下一级多路选择器输入激励，每一个延时模块输入口令中的一位，这样输入激励则决定了两条通路上RRAM单元的接入情况，并将RRAM单元阻值的不同状况体现在每个延时模块的具体延时差异上。若PUF电路总共消耗N个RRAM单元，每个延时模块消耗2个，则此PUF电路是N/4级的，总共拥有N/2个延时模块。一组输入激励选中PUF电路中的N/2个RRAM单元，即在下一阶段N/2个RRAM单元都参与工作，总共拥有N/2个输入位，因此，该PUF电路的CRP和RRAM单元数量的关系可由如下公式(4)。

CRP＝2^N/2 (4)

3)输出响应产生阶段：当配置好输入激励，即选中的RRAM单元作用到各个延时模块上之后，再给两条传输路径的最左端输入一个脉冲信号V_pulse，V_pulse通过上下两个并行的延时传输通路之后传递到判决模块的两个输入端，最终得到判决结果，即一位的输出响应。该过程可将RRAM单元的阻值差异体现为每个RRAM单元的读电流差异，再经由电流镜和缓冲器(也即延时模块中的反相器所起的作用)体现为延时模块的延时差异，最终体现在判决结果上。由于RRAM单元的阻值存在随机性，输出响应也存在其随机性，这就为PUF电路的物理加密功能提供了支撑。

其中，图10所示的延时模块10中的延时电路的两个2选1多路选择器121分别各自对应一个RRAM单元122，目的是为了控制RRAM单元进行复位操作或读取操作，该两个2选1多路选择器121对应的二选一的功能与逻辑(输入与输出)是一模一样的，因此在一些其他实施例中，该两个2选1多路选择器121也可只采用一个2选1多路选择器121来替代，在采用一个2选1多路选择器121时，该2选1多路选择器121的输入端分别接V_RRAM和V_reset(其中输入“0”端分别接V_RRAM，输入“1”端分别接V_reset)，两个RRAM单元122的负端相连共同连接在该2选1多路选择器121上。另外，两个1分2多路分配器123也是分别各自对应一个RRAM单元122，目的是为了将RRAM单元的阻值输出或者屏蔽，当RRAM单元处于复位(reset)状态时，RRAM单元输出的阻值是无效的，不能传达给下一个电路，需要将无效的阻值输出给GND，当处于读取状态时，可以将RRAM单元的输出阻值输出给下一个电路(也即2选1多路选择器124)；在一些其他实施例中，两个1分2多路分配器123也可采用一个2分3多路选择器来替代，其中2分3多路选择器的两个输入端分别连接两个RRAM单元的正端，三个输出端分别接地、以及连接2选1多路选择器124的两个输入端，其作用与两个1分2多路分配器123所实现的作用一样，在此不再赘述。

下面以具体实例对本发明优选实施例的基于阻变式存储器的PUF电路作进一步说明。

在本实例中，采用芯国际SMIC65工艺库、采用RRAM器件模型，在Cadence仿真工具中针对此设计方案各项参数进行了仿真，电路原理图如图12所示。在该实例中设置延时路径为三级，即一共六个延时模块，延时模块的原理图如图13所示。

64位PUF电路针对一个输入激励的一个输出响应结果作为举例，从图14可以看出其输出响应分布具有一定随机性。

针对不同位数的随机性仿真数据最终计算结果如表1所示，从表1可以看出各个不同位数的PUF电路的随机型结构都接近50％，非常接近理想情况。

表1不同位数PUF电路的随机性仿真结果

针对稳定性的仿真数据最终计算结果如图15所示，从图中可以看出该PUF电路稳定性在低温情况(270K～320K)下稳定性高于高温情况(高于320K)，并在室温正负20K左右均能保持96％以上的稳定性。

图16统计了64位PUF电路之间的汉明距的分布情况，而表2则是各个不同位数RRAM的PUF电路唯一性的最终计算结果，可以看出该PUF电路方案的唯一性接近50％，偏差不超过0.8％，拥有良好的唯一性。

表2不同位数PUF电路的唯一性仿真结果

将基于RRAM的PUF电路中平均每个RRAM单元可产生的CRP数量定义为RRAM单元CRP效率。例如，本方案所使用的RRAM单元数量为n，由于每个延时模块投入两个RRAM单元，根据输入激励的输入情况，在PUF电路的读取过程中每两个RRAM单元必定有一个在工作，所以其总共的CRP数量为2^n/2，以指数增长。表3中将本方案和其他文献中的方案的CPR总数和RRAM单元CRP效率进行对比。

表3各方案CRP数量与RRAM总数n之间的关系以及RRAM单元CRP效率

从上述表格中可以看出，本发明的方案相比较现有的方案，不仅CRP数量以指数增长，相比其他方案数量明显增多；而且RRAM单元CRP效率也同样更高。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围。

Claims (9)

1.一种基于阻变式存储器的PUF电路，其特征在于，包括两个并行的传输通路和一个判决模块，两个所述传输通路的总输入端相互连接以共同输入同一输入信号，两个所述传输通路的总输出端分别连接到所述判决模块的输入端，所述判决模块的输出端为所述PUF电路的输出端，其中两个所述传输通路分别由多个延时模块串联连接组成，所述延时模块包括反相器和包含所述阻变式存储器的延时电路，每个所述传输通路中的多个所述延时模块的所述反相器的输入端和输出端依次相连，所述延时电路的输出端与所述反相器的接地端相连，其中所述延时模块可通过所述阻变式存储器控制延时。

2.根据权利要求1所述的PUF电路，其特征在于，两个所述传输通路包含的所述延时模块的数量相同。

3.根据权利要求1所述的PUF电路，其特征在于，所述延时电路包括第一多路选择器单元、第二多路选择器单元、多路分配器单元和两个并行的所述阻变式存储器，其中所述第一多路选择器单元的输入端分别接所述阻变式存储器的读电压V_RRAM和所述阻变式存储器的重置电压V_reset，所述第一多路选择器单元的输出端连接在两个所述阻变式存储器的负端，所述多路分配器单元的输入端连接两个所述阻变式存储器的正端，所述多路分配器单元的输出端分别接地和连接所述第二多路选择器单元的输入端，所述第二多路选择器单元的输出端连接所述所述反相器的接地端。

4.根据权利要求3所述的PUF电路，其特征在于，所述第一多路选择器单元包括一个2选1多路选择器或者两个2选1多路选择器。

5.根据权利要求3所述的PUF电路，其特征在于，所述多路分配器单元包括两个1分2多路分配器或者一个2分3多路分配器。

6.根据权利要求3所述的PUF电路，其特征在于，所述第二多路选择器单元包括一个2选1多路选择器。

7.根据权利要求3所述的PUF电路，其特征在于，所述延时电路还包括电流镜，所述电流镜连接在所述第二多路选择器单元的输出端和所述所述反相器的接地端之间。

8.根据权利要求3所述的PUF电路，其特征在于，所述第一多路选择器单元和所述多路分配器单元的控制端分别连接所述传输通路的总控制端，所述第二多路选择器单元的控制端连接所述延时模块的输入激励。

9.一种对权利要求3至8任一项所述的PUF电路的控制方法，其特征在于，包括以下步骤：

S1：使得所述第一多路选择器单元的输入端接通所述阻变式存储器的重置电压V_reset，所述多路分配器的输出端接地，将所述延时电路中的两个所述阻变式存储器均重置为高阻态；

S2：使得所述第一多路选择器单元的输入端接通所述阻变式存储器的读电压V_RRAM，所述多路分配器的输出端接通所述第二多路选择器单元的输入端；

S3：对所述PUF电路中的每个所述传输通路中的每个延时模块都执行步骤S1和S2后，对两个所述传输通路分别输入同一输入信号，即可从所述判决模块的输出端得到一位的输出响应。

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