CN105187065B

CN105187065B - 逐次逼近adc超低功耗电容阵列及其逻辑控制方法

Info

Publication number: CN105187065B
Application number: CN201510423360.7A
Authority: CN
Inventors: 佟星元; 张洋
Original assignee: Xian University of Posts and Telecommunications
Current assignee: Xian University of Posts and Telecommunications
Priority date: 2015-07-17
Filing date: 2015-07-17
Publication date: 2018-11-30
Anticipated expiration: 2035-07-17
Also published as: CN105187065A

Abstract

本发明公开了一种逐次逼近ADC超低功耗电容阵列及其逻辑控制方法，属逐次逼近ADC的超低功耗设计技术领域，包括二进制电容阵列和开关阵列、基准(V_ref、V_cm＝V_ref/2及Gnd＝0)以及结合电容上极板采样、开关控制时序初始化、寄生电容功耗减小以及电容单调切换的新型逻辑控制方式，本发明公开的电容阵列平均能耗仅为传统电荷再分配结构的1.2％，具有结构简单、功耗低、面积小等优点。将本发明应用于逐次逼近ADC，可显著降低功耗，而且在同等转换精度下，本发明电容阵列规模的减小还有利于提高A/D转换速率。

Description

逐次逼近ADC超低功耗电容阵列及其逻辑控制方法

技术领域

本发明属于集成电路技术领域，尤其涉及一种用于逐次逼近ADC的超低功耗电容阵列及其逻辑控制方法。

背景技术

以电容阵列为主体结构的电荷再分配型逐次逼近(SAR)ADC凭借其低功耗优势获得了广泛应用，随着CMOS集成电路设计技术的进步及工艺特征尺寸的减小，SoC规模越来越大，尤其在神经信号记录(EEG、ECOG等)植入式生物电子学***中，嵌入其中的ADC需要具备超低功耗、小型化的特点，传统的电荷再分配型SAR ADC电容阵列的规模随ADC位数呈指数倍增长，不利于面积、功耗以及速度优化。图1所示的是传统N-bit全差分电荷再分配型SARADC结构，其电容阵列共包括2^N+1个单位电容。一方面，受匹配精度以及噪声性能的约束，不仅电路面积较大，工艺成本高，而且电容阵列的动态功耗较大；另一方面，大规模的电容阵列，致使SAR ADC的输入电容较大，不仅影响ADC采样速率的提高，而且要求模拟前端(AFE)电路具有较强的驱动能力，影响AFE电路以及整个SoC的低功耗优化。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供一种逐次逼近ADC超低功耗电容阵列及其逻辑控制方法，其具有超低功耗、小型化电容阵列及逻辑控制方式，能显著降低SAR ADC的功耗，减小芯片面积，节省成本，同时能提高电容阵列匹配性设计的灵活性。

本发明的目的是通过以下技术方案来实现的：

本发明的逐次逼近ADC超低功耗电容阵列，包括两组分别连接在比较器的两输入端的(N-2)-bit二进制电容阵列，每组(N-2)-bit二进制电容阵列通过开关阵列连接电压基准V_ref，V_cm，Gnd；每组(N-2)-bit二进制电容阵列由电容C₀、C₁、C₂、……C_N-2连接组成，其中N为自然数；第一组(N-2)-bit二进制电容阵列的电容C₀、C₁、C₂、……C_N-2的一端分别连接差分输入信号V_ip，各电容的另一端分别通过开关阵列中的开关连接至电压基准V_ref，V_cm，Gnd；第二组(N-2)-bit二进制电容阵列的电容C₀、C₁、C₂、……C_N-2的一端分别连接差分输入信号V_in，另一端分别通过开关阵列中的开关连接至电压基准V_ref，V_cm，Gnd；比较器的输出端连接逐次逼近逻辑控制单元SAR Logic，根据比较器的输出，所述逐次逼近逻辑控制单元SAR Logic在时钟信号clk和soc的作用下实现对电容阵列开关的逻辑控制，并产生ADC的数字输出B₀-B_N-1。

进一步，以上C₀＝C₁，C_i＝2C_i-1，i＝1～N-2。

进一步，与第一组(N-2)-bit二进制电容阵列连接的开关阵列为第一开关阵列，第一开关阵列由开关S_0p、S_1p、S_2p、……S_(N-2)p组成。

进一步，与第二组(N-2)-bit二进制电容阵列连接的开关阵列为第二开关阵列，第二开关阵列由开关S_0n、S_1n、S_2n、……S_(N-2)n组成。

本发明还提出一种上述逐次逼近ADC超低功耗电容阵列的逻辑控制方法：

(1)在采样阶段，采取开关阵列时序初始化技术，S_(N-2)n＝S_(N-2)p＝“1”，S_(N-3)n＝S_(N-4)n＝……S_1n＝S_0n＝“0”，S_(N-3)p＝S_(N-4)p＝……S_1p＝S_0p＝“0”，根据B_N-1的结果改变S_(N-2)(S_(N-2)n或者S_(N-2)p)的值，输出较大的电容阵列所对应的最高位开关的控制信号S_(N-2)由“1”接至“0”，进而再次比较电容阵列输出的大小，产生第二位数字输出B_N-2；“1”和“0”分别代表相应开关将其所对应的电容连接至V_ref和Gnd；

(2)通过采用上极板采样以及开关阵列逻辑时序初始化技术，在产生最高位和第二位数字输出的过程中不需要基准提供能耗；在产生第三位数字输出B_N-3时，若为上跳变，电容阵列开关控制信号由“100……0”变为“11/21/2……1/2”，能耗为-C_N-2V_ref ²/2；若为下跳变，电容阵列开关控制信号由“100……0”变为“1/200……0”，能耗也为-C_N-2V_ref ²/2；“1/2”代表相应开关将其所对应的电容连接至V_cm，V_cm＝V_ref/2。

进一步，以上方法中，在产生前三位的数字输出B_N-1-B_N-3之后，在后续的转换过程中电容阵列采取单调切换逻辑控制方式，每个时钟周期内仅有一个电容发生连接关系的变化。

进一步，以上根据第二位数字输出B_N-2的不同，电容阵列的共模输出电平的变化呈现两种趋势：

1)若B_N-2输出逻辑1，电容阵列需要发生上跳变以产生第三位输出B_N-3，电容阵列共模输出电平在逐次逼近过程中逐渐逼近V_ref/2；

2)若B_N-2输出逻辑0，电容阵列需要发生下跳变以产生第三位输出B_N-3，电容阵列共模输出电平在逐次逼近过程中逐渐逼近V_ref/4。

本发明具有以下有益效果：

本发明提供的电容阵列结构具有明显的优势，电容阵列规模和开关数目仅为传统电荷再分配结构的25％和38.5％，在不考虑寄生电容能耗的情况下，电容阵列能耗仅为传统结构的1.2％，在考虑寄生电容能耗的情况下，以C_pt＝0.1C_tot,C_pb＝0.15C为例，本发明提供的电容阵列的能耗仅为传统电荷再分配结构的1.4％。

附图说明

图1为传统电荷再分配型SAR ADC结构；

图2为本发明的新型SAR ADC结构；

图3为本发明的4-bit A/D转换实施例；

a，最高两位数字输出的产生，

b，最低两位数字输出的产生；

图4为本发明实施例中逻辑控制方式对转换波形的改善；

图5为本发明实施例中逻辑控制方式对寄生电容功耗的改善；

图6为本发明10-bit实施例和传统电荷再分配结构的能耗曲线；

具体实施方式

本发明首先提出逐次逼近ADC超低功耗电容阵列：包括两组分别连接在比较器的两输入端的(N-2)-bit二进制电容阵列，每组(N-2)-bit二进制电容阵列通过开关阵列连接电压基准V_ref，V_cm，Gnd；每组(N-2)-bit二进制电容阵列由电容C₀、C₁、C₂、……C_N-2连接组成，其中N为自然数；第一组(N-2)-bit二进制电容阵列的电容C₀、C₁、C₂、……C_N-2的一端分别连接差分输入信号V_ip，各电容的另一端分别通过开关阵列中的开关连接至电压基准V_ref，V_cm，Gnd；第二组(N-2)-bit二进制电容阵列的电容C₀、C₁、C₂、……C_N-2的一端分别连接差分输入信号V_in，另一端分别通过开关阵列中的开关连接至电压基准V_ref，V_cm，Gnd；比较器的输出端连接逐次逼近逻辑控制单元SAR Logic，根据比较器的输出，所述逐次逼近逻辑控制单元SAR Logic在时钟信号clk和soc的作用下实现对电容阵列开关的逻辑控制，并产生ADC的数字输出B₀-B_N-1。

其中以上C₀＝C₁，C_i＝2C_i-1，i＝1～N-2。与第一组(N-2)-bit二进制电容阵列连接的开关阵列为第一开关阵列，第一开关阵列由开关S_0p、S_1p、S_2p、……S_(N-2)p组成。与第二组(N-2)-bit二进制电容阵列连接的开关阵列为第二开关阵列，第二开关阵列由开关S_0n、S_1n、S_2n、……S_(N-2)n组成。

基于以上逐次逼近ADC超低功耗电容阵列的逻辑控制方法如下：

以上方法中：在产生前三位的数字输出B_N-1-B_N-3之后，在后续的转换过程中电容阵列采取单调切换逻辑控制方式，每个时钟周期内仅有一个电容发生连接关系的变化。根据第二位数字输出B_N-2的不同，电容阵列的共模输出电平的变化呈现两种趋势：

下面结合附图和实施例对本发明做进一步详细描述：

实施例

本实施例的逐次逼近ADC超低功耗电容阵列如图2所示：包括两组分别连接在比较器的两输入端的(N-2)-bit二进制电容阵列，每组(N-2)-bit二进制电容阵列通过开关阵列连接电压基准V_ref，V_cm，Gnd；每组(N-2)-bit二进制电容阵列由电容C₀、C₁、C₂、……C_N-2连接组成，其中N为自然数；第一组(N-2)-bit二进制电容阵列的电容C₀、C₁、C₂、……C_N-2的一端分别连接差分输入信号V_ip，各电容的另一端分别通过开关阵列中的开关连接至电压基准V_ref，V_cm，Gnd；第二组(N-2)-bit二进制电容阵列的电容C₀、C₁、C₂、……C_N-2的一端分别连接差分输入信号V_in，另一端分别通过开关阵列中的开关连接至电压基准V_ref，V_cm，Gnd；比较器的输出端连接逐次逼近逻辑控制单元SAR Logic，根据比较器的输出，所述SAR Logic在时钟信号clk和soc的作用下实现对电容阵列开关的逻辑控制，并产生ADC的数字输出B₀-B_N-1。。

其中C₀＝C₁，C_i＝2C_i-1，i＝1～N-2；基准电压V_cm＝V_ref/2。与第一组(N-2)-bit二进制电容阵列连接的开关阵列为第一开关阵列，第一开关阵列由开关S_0p、S_1p、S_2p、……S_(N-2)p组成。与第二组(N-2)-bit二进制电容阵列连接的开关阵列为第二开关阵列，第二开关阵列由开关S_0n、S_1n、S_2n、……S_(N-2)n组成。

在上述差分电容阵列结构中，采取电容上极板采样，采样结束后，通过比较器比较V_ip和V_in的大小直接产生最高位的输出B_N-1，该过程不消耗能耗，而且由于最高位在采样结束后直接产生，减小了电容阵列的规模，进而减小了功耗、芯片面积及成本。

在上述差分电容阵列结构中，在采样阶段，采取开关阵列时序初始化技术，S_(N-2)n＝S_(N-2)p＝“1”，S_(N-3)n＝S_(N-4)n＝……S_1n＝S_0n＝“0”，S_(N-3)p＝S_(N-4)p＝……S_1p＝S_0p＝“0”，根据B_N-1的结果改变S_(N-2)(S_(N-2)n或者S_(N-2)p)的值，输出较大的电容阵列所对应的最高位开关的控制信号(S_(N-2)n或者S_(N-2)p)由“1”接至“0”，如图3a所示，进而再次比较电容阵列输出的大小，产生第二位数字输出B_N-2，该过程也不消耗能耗。

在上述电容阵列结构中，通过采用上极板采样以及开关阵列逻辑时序初始化技术，在产生最高位和第二位数字输出的过程中不需要基准提供能耗。此外，在产生第三位数字输出B_N-3时，若为上跳变(up-transition)，电容阵列开关控制信号由“100……0”变为“11/21/2……1/2”，能耗为-C_N-2V_ref ²/2；若为下跳变(down-transition)，电容阵列开关控制信号由“100……0”变为“1/200……0”，能耗也为-C_N-2V_ref ²/2。通过采用此新型逻辑控制方式，第三位数字输出B_N-3的产生也不需要基准提供能耗。图3给出了本发明4-bit实施例的具体转换过程以及相应的能量损耗。

在上述电容阵列结构中，在产生前三位的数字输出(B_N-1-B_N-3)之后，在后续的转换过程中电容阵列采取单调切换逻辑控制方式，每个时钟周期内仅有一个电容发生连接关系的变化，不仅简化了逻辑控制时序，还降低了功耗。

在上述电容阵列结构中，根据第二位数字输出B_N-2的不同，电容阵列的共模输出电平的变化呈现两种趋势：1)若B_N-2为逻辑1，电容阵列需要发生上跳变(如图3中A和D所示)以产生第三位输出B_N-3，电容阵列共模输出电平在逐次逼近过程中逐渐逼近V_ref/2；2)若B_N-2为逻辑0，电容阵列需要发生下跳变(如图3中B和C所示)以产生第三位输出B_N-3，电容阵列共模输出电平在逐次逼近过程中逐渐逼近V_ref/4。图4比较了本发明4-bit实施例与传统单调切换模式的电容阵列输出波形，相比传统的单调切换模式，本发明提供的电容阵列的共模输出(即：比较器的共模输入)电平变化范围显著减小，能够有效减小由于比较器共模电平变化引起的输入失调误差，利于比较器的低功耗优化设计。

在上述电容阵列结构中，所采取的新型逻辑控制方式能够有效减小由寄生电容导致的额外功耗，图5给出了4-bit发明实施例的示意图。电容的上下极板与衬底(“0”)之间都存在寄生电容，其中，下极板和衬底之间的寄生电容通过开关直接与基准相连，在电容切换过程中，寄生电容的充放电会消耗额外的能量，其中，最高位电容C_N-2权重最大，其寄生电容耗能最多，通过优化电容阵列开关的逻辑时序，在不增加逻辑复杂度的前提下，保证了在整个A/D转换过程中，最高位电容C_N-2仅发生单调下跳变(“1”→“0”或“1”→“1/2”)，避免了对其寄生电容(2C_pb)的重复充电，从而有效减小了寄生电容的功耗。

在图1所示的传统电荷再分配型SAR ADC结构中，采取电容下极板采样以及传统的逐次逼近方式，C₀、C₁、C₂、……C_N-1组成二进制电容阵列，C₀＝C₁，C_i＝2C_i-1，i＝1～N-1；S_ip、S_in(i＝0～N-1)为电容阵列开关；V_ip和V_in为差分输入信号；V_ref为电压基准。整个电容阵列不仅规模较大，面积、功耗以及工艺成本较高，而且大规模的电容阵列致使SAR ADC的输入电容较大，导致整体工作速度受限。

表1 本发明和传统电荷再分配结构的比较(10-bit ADC)

上表中以10-bit ADC为例，在电容阵列规模、开关数目以及电容阵列能耗方面对本发明和传统电荷再分配结构进行了比较，其中，C_pt表示整个电容阵列的上极板对衬底的寄生电容之和，C_pb表示单位电容的下极板对衬底的寄生电容，C_tot表示整个电容阵列的总电容值。本发明提供的电容阵列结构具有明显的优势，电容阵列规模和开关数目仅为传统电荷再分配结构的25％和38.5％，在不考虑寄生电容能耗的情况下，电容阵列能耗仅为传统结构的1.2％，在考虑寄生电容能耗的情况下，以C_pt＝0.1C_tot,C_pb＝0.15C为例，本发明提供的电容阵列的能耗仅为传统电荷再分配结构的1.4％。具体可参见图6。

Claims

1.一种逐次逼近ADC超低功耗电容阵列的逻辑控制方法，其特征在于：

(2)通过采用上极板采样以及开关阵列逻辑时序初始化技术，在产生最高位和第二位数字输出的过程中不需要基准提供能耗；在产生第三位数字输出B_N-3时，若为上跳变，电容阵列开关控制信号由“1 0 0……0”变为“1 1/2 1/2……1/2”，能耗为若为下跳变，电容阵列开关控制信号由“1 0 0……0”变为“1/2 0 0……0”，能耗也为“1/2”代表相应开关将其所对应的电容连接至V_cm，V_cm＝V_ref/2；

用于一种逐次逼近ADC超低功耗电容阵列，所述逐次逼近ADC超低功耗电容阵列包括两组分别连接在比较器的两输入端的(N-2)-bit二进制电容阵列，每组(N-2)-bit二进制电容阵列通过开关阵列连接电压基准V_ref，V_cm，Gnd；每组(N-2)-bit二进制电容阵列由电容C₀、C₁、C₂、……C_N-2连接组成，其中N为自然数；第一组(N-2)-bit二进制电容阵列的电容C₀、C₁、C₂、……C_N-2的一端分别连接差分输入信号V_ip，各电容的另一端分别通过开关阵列中的开关连接至电压基准V_ref，V_cm，Gnd；第二组(N-2)-bit二进制电容阵列的电容C₀、C₁、C₂、……C_N-2的一端分别连接差分输入信号V_in，另一端分别通过开关阵列中的开关连接至电压基准V_ref，V_cm，Gnd；比较器的输出端连接逐次逼近逻辑控制单元SAR Logic，根据比较器的输出，所述逐次逼近逻辑控制单元SAR Logic在时钟信号clk和soc的作用下实现对电容阵列开关的逻辑控制，并产生ADC的数字输出B₀-B_N-1。

2.根据权利要求1所述的逻辑控制方法，其特征在于，在产生前三位的数字输出B_N-1-B_N-3之后，在后续的转换过程中电容阵列采取单调切换逻辑控制方式，每个时钟周期内仅有一个电容发生连接关系的变化。

3.根据权利要求1所述的逻辑控制方法，其特征在于，根据第二位数字输出B_N-2的不同，电容阵列的共模输出电平的变化呈现两种趋势：

4.根据权利要求1所述的逻辑控制方法，其特征在于，C₀＝C₁，C_i＝2C_i-1，i＝1～N-2。

5.根据权利要求1所述的逻辑控制方法，其特征在于，与第一组(N-2)-bit二进制电容阵列连接的开关阵列为第一开关阵列，第一开关阵列由开关S_0p、S_1p、S_2p、……S_(N-2)p组成。

6.根据权利要求1所述的逻辑控制方法，其特征在于，与第二组(N-2)-bit二进制电容阵列连接的开关阵列为第二开关阵列，第二开关阵列由开关S_0n、S_1n、S_2n、……S_(N-2)n组成。