CN103208994A

CN103208994A - 一种两段式时间数字转换电路

Info

Publication number: CN103208994A
Application number: CN2013100761135A
Authority: CN
Inventors: 郑丽霞; 吴金; 杨俊浩; 董怀朋; 孙伟锋; 宋慧滨; 高新江; 孙力军; 张秀川; 蒋利群
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2013-03-11
Filing date: 2013-03-11
Publication date: 2013-07-17

Abstract

本发明公开了一种两段式时间数字转换（TDC）电路，包括第一计数器部分和第二计数器部分，其中第一计数器部分包括延迟单元、译码电路、锁存器，采用闭环延迟线式结构，第二计数器部分采用伪随机序列计数器，所述两段式时间数字转换电路采用门控信号控制，可重复开关，初态确定且启动迅速；该电路用于阵列型红外三维成像读出电路，根据需要将电路配置于象素外、象素内或部分置于象素外；相比于普通TDC电路，本发明电路结构简单，可工作于较高频率，提高时间分辨率的同时产生稳定的振荡频率；满足阵列型红外传感读出电路中象素电路面积小、功耗低、时间分辨率高的应用需求。

Description

一种两段式时间数字转换电路

技术领域

本发明涉及一种时间数字转换电路，该电路用于阵列型红外传感读出电路。

背景技术

TDC（Time Digital Convert，时间数字转换电路）是时间测量的基本手段，该技术在航空航天、测距、计量、测量等领域中有着重要的地位和广泛的应用。传统基于模拟技术实现的TDC电路暴露了其工作不稳定、易受外界噪声、温度和电压干扰等缺点，导致其测量结果出现较大的误差，不适用于大量程高精度的测量，限制了这种技术的发展。随着数字集成电路技术和CMOS工艺的快速发展，数字技术实现的TDC电路具有工艺简单、造价低、可移植性好、工作稳定、电路面积小等优点，很好地解决了上述问题，有效地提高了测量精度，扩大了测量范围。

随着科技对于时间测量的精度要求不断提高，传统一段式TDC很难满足综合性能的要求。为了降低量化误差、提高转换精度，必须提高时间分辨率，但时间分辨率的提高又显著制约了时间测量量程的扩展。解决这一矛盾的基本策略是采用两段式或分步式TDC结构。

普通二进制计数器的高位翻转需要依赖低位的进位信号，即高低位翻转有一个时差。这种情况可能在锁存瞬间造成错误，不适合分辨率要求较高的场合应用。

发明内容

本发明所要解决的技术问题是提供一种两段式时间数字转换电路，该电路结构简单，工作频率高，可以利用较低的时钟频率达到一段式高频时钟计数器的精度，实现较高的时间分辨率。

本发明要解决的另一技术问题是：本发明两段式时间数字转换电路用于阵列型红外传感器输出电路。

为解决上述技术问题，本发明采用如下技术方案：

一种两段式时间数字转换电路，包括第一计数器和第二计数器，其中所述第一计数器包括n级延迟单元、译码电路、锁存器；所述第二计数器采用伪随机码计数器结构，其中，外部输入信号依次经过n级延迟单元后输出给第二计数器，所述第二计数器对延迟单元的输出信号进行处理，然后将处理后的信号输入到锁存器；同时n级延迟单元产生2ⁿ个相位状态输出到译码电路，所述译码电路将2ⁿ个相位状态译码成二进制码并输入到锁存器；在锁存器中，所述二进制码与所述第二计数器输入到锁存器的信号合并，并通过外部停止脉冲信号进行锁存控制，锁存后的信号作为所述两段式时间数字转换电路的输出信号，其中n为大于0的自然数。

所述延迟单元采用环形延迟线的方式，内部产生时钟。

所述伪随机码计数器结构由触发器及逻辑门电路组合连接构成反馈回路。

所述第一计数器和第二计数器采用门控开关控制。

一种两段式时间数字转换电路在阵列红外传感器输出电路中的应用，将所述两段式时间数字转换电路配置于阵列红外传感器输出电路的象素外、象素内或部分置于象素外。

本发明采用以上技术方案，与现有技术相比，所具有的技术效果为：

（1）本发明两段式时间数字转换电路包括第一计数器部分与第二计数器部分，其中第一计数器部分采用环形延迟线的方式，环形延迟线用于相位检测，其闭环结构允许延迟线重复使用，提高精度的同时，也可以满足大量程的测量要求。

（2）本发明两段式时间数字转换电路通过门控开关控制，可随时开启，定时关断，在红外传感读出电路中计数器的工作时间非常短，约占整个***工作周期的5%，可以大大节约功耗，第一计数器部分与第二计数器部分进行配合，共同完成总的时间数字转化，降低了功耗和工艺限制下高速电路设计的压力，满足了速度、精度、面积和功耗等多方面平衡折中的需求。

（3）本发明时间数字转换电路典型条件下环振的工作频率仅为160MHZ，芯片功耗4mW，时间分辨率小于1ns，满足阵列型红外传感读出电路中电路面积小、功耗低、时间分辨率高的应用需求。

附图说明

图1为两段式时间数字转化电路框图。

图2为两段式时间数字转化电路结构图。

图3为两段式时间数字转化电路图。

图4为两段式时间数字转化电路延迟单元。

图5为两段式时间数字转化电路细计数器部分延迟线四位状态波形仿真图。

图6为两段式时间数字转化电路细计数器部分译码输出低三位波形仿真图。

图7为两段式时间数字转化电路粗计数部分伪随机码计数器高十位的波形仿真图。

图8为本发明两段式数字转化电路置于红外输出象素外示意图。

具体实施方式

下面将结合附图及具体实施方式对本发明做进一步的描述。

图1为整体框图，电路输入信号为门控信号EN、停止脉冲信号STOP、复位信号Reset，输出信号为：Q1、Q2、……Qi，其中i为输出信号数。在门控信号EN为高电平时电路工作，为低电平时电路停止工作。停止脉冲信号STOP上升沿有效。当停止脉冲信号STOP有效时，TDC停止计时，电路将计数的结果输出。

图2为电路整体结构图，电路主要由细计数器部分（第一计数器部分）和粗计数器部分（第二计数器部分）构成，细计数器部分包含延迟单元、译码电路、缓冲级、锁存器，延迟单元采用环形延迟线的方式，由多于2个的反相器组成，逻辑控制电路为延迟单元提供控制信号EN，延迟信号由延迟单元的第一级进入，从最后一级输出反馈到第一级组成延迟环路；粗计数器采用伪随机码计数器结构，在计数过程中需要时钟信号控制计数，环形延迟线本身是一种环形振荡器结构，有一定的振荡频率，可内部产生时钟，同时输出可以用来为粗计数器提供时钟信号，不必再使用外接时钟；细计数器部分输出信号经过粗计数器部分处理后输出到锁存器，延迟单元的每一级输出经过缓冲级进入译码电路译码后输出到锁存器，与粗计数器输出的信号合并后通过停止脉冲信号STOP进行锁存控制。

以延迟单元包含四级延时为例说明整个电路构成：如图3所示，具有反相功能的多路复用选择器1作为延迟单元第一级，同相器2作为延迟单元的第二、三、四级，逻辑控制电路为多路复用选择器1提供控制信号EN，延迟信号通过延迟单元第一级进入后，依次经过三级同相器2延迟整形，然后通过最后一级输出到粗计数器，其中同相器2可由如图4所示的偶数个逻辑电路3组成，也可由其他电路构成。输入信号传播经历两个环路组成一个环振周期，相当于经过了8级延迟单元，每级延迟单元固有延迟时间为0.78ns，则环振周期为8×0.78=6.24ns，环振周期的倒数为频率约为160MHZ。

以13 bit序列为例进行具体电路设计和说明本方案的工作原理，其中低三位Q1、Q2、Q3由细计数器输出，高十位Q4～Q13由粗计数器输出，位数的序列可以根据实际需要进行组合。

译码电路延迟环路中的延迟单元后三级延迟均为同相延时，多路复用选择器１构成延迟单元第一级反相延时。延迟单元的四级输出构成8个相位状态，经过缓冲级后进入译码电路，译码可以得出低三位的二进制计数。根据译码逻辑，当有一个信号传入延迟环路时，每个延迟单元输出的节点相位信息有对应的真值表。根据译码真值表，可以得到Q1、Q2和Q3的译码表达式如下：

同理：

其中a为延迟单元第一级输出节点，b为延迟单元第二级输出节点，c为延迟单元第三级输出节点，d为延迟单元第四级输出节点，

考虑到细计数器的三位输出信号的延迟一致性，采用相同的译码电路，得到低三位的译码电路如图3所示。Q1 、Q2由两个异或门与一个与门组成， Q3采用异或门和与门共同组成，其中异或门一端接d另一端接低电平GND，异或门的输出端接两输入与门，与门另一端接高电平VDD。三个译码电路延时相同，数据同时输出。

粗计数，根据实际需求合理选择反馈回路的输入路径及位置。本设计方案以10 bit 伪随机码计数器开环结构为例：除第8级，第一级触发器外，其它每级触发器是将前一级的Q端接入本级的D端。第一级触发器D端是将第10级的触发器的Q接入，第8级触发器D 端是第7级和第10级的Q端通过同或门后再接入。所有时钟端C接细计数的Q3端，粗计数器与细计数器的复位通过复位信号Reset端输入。

细计数器部分的延迟线输入的仿真如图5所示，每个延迟单元的延迟时间控制在0.78ns左右，环振频率约为160MHZ，4个延迟单元的延时分布均匀，占空比控制在50%左右。图6为译码输出波形，通过译码电路将图5中的波形转换为图6输出低三位的二进制码，Q1为最低位，频率约为640MHZ；Q2为中位，频率约为320MHZ；Q3为最高位，频率约为160MHZ。粗计数部分输出的仿真如图7所示，Q4为最低位，粗计数第一级输出波形图，Q5~Q13为前一级输出延迟一个时钟周期输出的波形图，Q13为最高位，输出信号可在片外进行译码读出相应10进制数。

本发明的另一目的是将本发明两段式时间数字转换电路TDC用于阵列型红外三维成像读出电路，可根据需要将电路配置于象素外、象素内或部分置于象素外；为了节约象素面积可以将整个两段式时间数字转换电路TDC配置在象素外；为了兼顾象素面积和***精度也可以将两段式时间数字转换电路TDC的细计数部分配置在象素外将粗计数部分配置在象素内；在象素面积比较充分的情况下可以考虑将整个两段式时间数字转换电路TDC配置在象素内部。如图8所示，两段式时间数字转换电路TDC在象素阵列外，其计数输出连接到每个象素内，当整个***激光信号发现时，两段式时间数字转换电路TDC进行计数，当有光信号返回时，象素中的传感器会接收到信号，会产生停止信号STOP，则象素会将当前的两段式时间数字转换电路TDC的计数保存下来。对各个像素来说的起始时间相同，停止信号STOP时间不同，则计数时间会有差异，再将时间差异转换成距离差异就可以达到成像的目的。

电路典型条件下环振的工作频率仅为160MHZ，芯片功耗4mW，时间分辨率小于1ns，满足阵列型红外传感读出电路中电路面积小、功耗低、时间分辨率高的应用需求。

Claims

1.一种两段式时间数字转换电路，其特征在于：包括第一计数器和第二计数器，其中所述第一计数器包括n级延迟单元、译码电路、锁存器；所述第二计数器采用伪随机码计数器结构，其中，外部输入信号依次经过n级延迟单元后输出至第二计数器，所述第二计数器对延迟单元的输出信号进行处理，然后将处理后的信号输入到锁存器；同时n级延迟单元产生2ⁿ个相位状态输出到译码电路，所述译码电路将2ⁿ个相位状态译码成二进制码并输入到锁存器；在锁存器中，所述二进制码与所述第二计数器输入到锁存器的信号合并，并通过外部停止脉冲信号对合并后的信号进行锁存控制，锁存后的信号作为所述两段式时间数字转换电路的输出信号，其中n为大于0的自然数。

2.根据权利要求1所述的一种两段式时间数字转换电路，其特征在于：所述延迟单元采用环形延迟线的方式，内部产生时钟。

3.根据权利要求1所述的一种两段式时间数字转换电路，其特征在于：所述伪随机码计数器结构由触发器及逻辑门电路组合连接构成反馈回路。

4.根据权利要求1、2或3所述的一种两段式时间数字转换电路，其特征在于：所述第一计数器和第二计数器采用门控开关控制。

5.一种权利要求1-3任一所述的两段式时间数字转换电路在阵列红外传感器输出电路中的应用，其特征在于：将所述两段式时间数字转换电路配置于阵列红外传感器输出电路的象素外、象素内或部分置于象素外。