CN101572551B - 时间数字转换器及方法 - Google Patents

Abstract

一种时间数字转换器及方法，所述时间数字转换器通过至少4个触发器在各自对应的参考时钟下获得待测信号的瞬态值形成离散信号，所述各个触发器对应的参考时钟相应的有效边沿依次延迟，并通过获取当待测信号向有效边沿翻转以及从有效边沿翻转对应的两个离散信号之间的距离来计算待测信号的有效电平时间，以数字信号的形式输出。所述时间数字转换器节省了硬件数量，也减小了芯片面积。

Description

时间数字转换器及方法

技术领域

本发明涉及一种时间数字转换器及方法。

背景技术

时间数字转换器(TDC，Time-to-digital Converter)是一种把时间间隔转换成数字信号的计时器。最基本的时间数字转换器是利用振荡器计数的方法，即一个计数器在待测时间范围内，对一串数字脉冲进行计数，通过将在待测时间内计数得到的数字脉冲的个数作为表示待测时间的数字信号输出。尽管现有的振荡器计数可以实现稳定的高速脉冲，但是随之而来的功耗和噪声是难以接受的。

专利号为7205924的美国专利公开了一种时间数字转换器500的结构。参照图1所示，包括用于将待测信号HCLK的相位取反的反相器518、用于调整所接收的互补输入信号HCLK和HCLK的相位差的差分信号产生电路502、与差分信号产生电路502相连的冗余单元504、以及与冗余单元504相连且由48个延迟单元506组成的延迟链。所述差分信号产生电路502由4个与非门508构成，且为双端输出。所述冗余单元504包括两个反相器510，所述反相器分别与差分信号产生电路502的双端输出相连。所述延迟单元506包括两个完全相同的反相器512和反相器516以及触发器514，所述反相器512和反相器516分别与冗余单元504的两个反相器的输出相连，所述触发器514为双端输入，单端输出的触发器，所述触发器514的双端输入也分别与冗余单元的两个反相器的输出相连。

对所述时间数字转换器测量待测信号HCLK的时间并输出数字信号的工作原理说明如下：差分信号产生电路502接收待测信号HCLK以及经反相器518的反相待测信号HCLK，输出一组相位互相相反的互补信号，至由延迟单元506组成的延迟链中，当参考时钟FREF到来的时候，每一个延迟单元506中的触发器514接收经前一个延迟单元延迟的互补信号并输出，从而延迟链输出一连串的高电平和低电平，高电平的个数表示待测信号单个脉冲的高电平宽度，低电平的个数表示待测信号两个相邻的高电平脉冲之间间隔的宽度。根据这个工作原理，如果为了使所述时间数字转换器输出的数字信号达到更高的精度，就需要采用具有更小延迟时间的延迟单元506。而在待测信号具有比较长的脉冲宽度时，则就需要非常多的延迟单元506，这样就会增大芯片面积，另外，若要将其中的每一个延迟单元506的延迟时间都做的很小，并且都是相等的，无疑实现起来也较困难。。

发明内容

本发明提供一种时间数字转换器及方法，解决现有技术时间数字转换器面积较大的问题。

为解决上述问题，本发明提供一种时间数字转换器，包括：

至少四个触发器，用于在对应的参考时钟达到有效边沿时，输出所获得的待测信号的瞬态值形成离散信号，其中所述各个触发器对应的参考时钟相应的有效边沿依次延迟；

至少两个开始信号单元，用于在所获得的连续三个离散信号表示待测信号向有效边沿翻转时，在对应的参考时钟达到有效边沿时输出有效开始信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述开始信号单元对应；

至少两个脉冲单元，用于在所获得的连续三个离散信号的中间一个离散信号连续两次为同一有效值时，在所对应的参考时钟状态达到有效边沿时输出脉冲信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

至少两个结束信号单元，用于在所获得的连续三个离散信号表示待测信号从有效边沿翻转时，在所对应的参考时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述结束信号单元对应；

计数单元，用于对所获得的脉冲信号计数；

第一编码单元，用于根据所获得的有效开始信号得到输出有效开始信号的开始信号单元地址；

第二编码单元，用于根据所获得的有效结束信号得到输出有效结束信号的结束信号单元地址；

减法单元，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。

本发明还提供一种时间数字转换器，包括：

至少四个触发器，用于在对应的参考时钟达到有效边沿时，输出所获得的待测信号的瞬态值形成离散信号，其中所述各个触发器对应的参考时钟相应的有效边沿依次延迟；

至少两个逻辑单元，用于在所获得的连续三个离散信号表示待测信号向有效边沿翻转时，在对应的参考时钟达到有效边沿时输出有效开始信号；用于在对应的触发器输出的离散信号连续两次为同一有效值时，在所对应的参考时钟状态达到有效边沿时输出脉冲信号；用于在所获得的连续三个离散信号表示待测信号从有效边沿翻转时，在所对应的参考时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

计数单元，用于对所获得的脉冲信号计数；

第一编码单元，用于根据所获得的有效开始信号得到输出有效开始信号的开始信号单元地址；

第二编码单元，用于根据所获得的有效结束信号得到输出有效结束信号的结束信号单元地址；

减法单元，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。

相应地，本发明还公开了一种时间数据转换方法，包括下列步骤：

在对应的参考时钟达到有效边沿时，输出所获得的待测信号的瞬态值形成离散信号；

在所获得的连续三个离散信号表示待测信号向有效边沿翻转时，在对应的参考时钟达到有效边沿时输出有效开始信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

在所获得的连续三个离散信号的中间一个离散信号连续两次为同一有效值时，在所对应的参考时钟状态达到有效边沿时输出脉冲信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

在所获得的连续三个离散信号表示待测信号从有效边沿翻转时，在所对应的参考时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

对所述脉冲信号计数；

根据所获得的有效开始信号得到输出有效开始信号的开始信号单元地址；

根据所获得的有效结束信号得到输出有效结束信号的结束信号单元地址；

计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。

与现有技术相比，上述公开的时间数字转换器及方法具有以下优点：上述公开的时间数字转换器及方法通过至少4个触发器在各自对应的参考时钟下获得待测信号的瞬态值形成离散信号，所述各个触发器对应的参考时钟相应的有效边沿依次延迟，并通过获取当待测信号向有效边沿翻转以及从有效边沿翻转对应的两个离散信号之间的距离来计算待测信号的有效电平时间，以数字信号的形式输出。由于将所述两个离散信号之间的距离结合所述参考时钟的相位延迟就可计算出所述距离对应的时间，即所述待测信号的有效电平时间。因此，所述待测信号的有效电平时间仅和所述参考时钟的相位延迟有关，输出的代表时间的数字信号也较准确。并且，用以获取所述待测信号瞬态值的触发器数量固定，而无需像现有技术般通过延迟链来匹配待测信号的有效电平时间。使得触发器可以重复利用，只需较少的触发器就可以获得较大的时间数字转换范围，因而节省了硬件数量，也减小了芯片面积。

附图说明

图1是现有计数时间数字转换器电路图；

图2是本发明时间数字转换器的第一种实施方式示意图；

图3是图2所示的时间数字转换器的脉冲单元的电路图；

图4是图2所示的时间数字转换器的开始信号单元的电路图；

图5是图2所示的时间数字转换器的结束信号单元的电路图；

图6是图2所示的时间数字转换器的第一编码单元或第二编码单元的编码器电路图；

图7是本发明时间数字转换器的第二种实施方式示意图；

图8是图7所示时间数字转换器的逻辑单元电路图；

图9是本发明时间数据转换方法的一种实施方式流程图。

具体实施方式

本发明所公开的时间数字转换器通过至少4个触发器在各自对应的参考时钟下获得待测信号的瞬态值形成离散信号，所述各个触发器对应的参考时钟相应的有效边沿依次延迟，并通过获取当待测信号向有效边沿翻转以及从有效边沿翻转对应的两个离散信号之间的距离来计算待测信号的有效电平时间，以数字信号的形式输出。

参照图2所示，本发明时间数字转换器的第一种实施方式包括：

至少四个触发器1a、1b、1c、1d，用于在对应的参考时钟达到有效边沿时，输出所获得的待测信号的瞬态值形成离散信号，其中所述各个触发器对应的参考时钟相应的有效边沿依次延迟；

至少两个开始信号单元2、2′，用于在所获得的连续三个离散信号表示待测信号向有效边沿翻转时，在对应的参考时钟达到有效边沿时输出有效开始信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述开始信号单元对应；

至少两个脉冲单元3、3′，用于在所获得的连续三个离散信号的中间一个离散信号连续两次为同一有效值时，在所对应的参考时钟状态达到有效边沿时输出脉冲信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

至少两个结束信号单元4、4′，用于在所获得的连续三个离散信号表示待测信号从有效边沿翻转时，在所对应的参考时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述结束信号单元对应；

计数单元5，用于对所获得的脉冲信号计数；

第一编码单元6，用于根据所获得的有效开始信号得到输出有效开始信号的开始信号单元地址；

第二编码单元7，用于根据所获得的有效结束信号得到输出有效结束信号的结束信号单元地址；

减法单元8，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。

下面通过一个具体的例子来使得上述的说明更加清楚。

所述时间数字转换器是通过触发器在参考时钟下接收待测信号来形成离散信号。若有多个触发器，并且控制每个触发器的参考时钟相位都不同的话，那么所述多个触发器在各自对应的参考时钟下接收到的待测信号的瞬态值就不同，因而输出的离散信号也是不同的。所述参考时钟通常由自由环振(FRO，Free-running Ring Oscillator)提供。例如所述自由环形振荡器提供32个不同参考时钟，所述32个参考时钟中后一个参考时钟的有效边沿相对前一个参考时钟的相应有效边沿有一定的相位延迟，例如第二个参考时钟比第一个参考时钟延迟50ps，第三个参考时钟比第二个参考时钟延迟50ps...。

继续参照图2所示，所述触发器的数量与所述自由环振提供的参考时钟个数对应。例如，所述自由环振提供32个参考时钟，则所述触发器的数量也是32个，所述触发器为上升沿D触发器，所述D触发器在对应的参考时钟的上升沿，输出此时所获得的待测信号的瞬态值形成离散信号。下面为了叙述统一及方便，作以下设定：触发器的数量为N，N＝1、2、3.....32，第1至第N触发器从左至右依次对应第一个参考时钟、第二个参考时钟、第三个参考时钟...第N个参考时钟。例如，在第一个参考时钟上升沿时，待测信号此时的瞬态值为低电平“0”，则第一个触发器输出的离散信号也是“0”；而由于第二个参考时钟的上升沿相对于第一个参考时钟的上升沿有延迟，在第二个参考时钟的上升沿时，待测信号的瞬态值可能已经翻转为高电平“1”了，则第二个触发器输出的离散信号就是“1”。

所述脉冲单元的数量与所述触发器的数量相同，也为32个。假设当前脉冲单元为第N个脉冲单元，对应第N个触发器，则所述第N个触发器左边相邻的触发器是第N-1个触发器，所述第N个暂存的单元右边相邻的触发器是第N+1个触发器。而所述各个触发器对应的参考时钟也分别为第N-1个参考时钟、第N个参考时钟和第N+1个参考时钟。参照图3所示，所述脉冲单元包括：用于将第N-1个触发器输出的离散信号取反的非门；用于将经取反的离散信号、第N个触发器输出的离散信号、第N+1个触发器输出的离散信号进行与运算的与门、T端与所述与门12的输出相连的T触发器13，选择端s与所述T触发器13的输出相连，根据T触发器13的输出将第一输入端in1或第二输入端in2上的信号输出的选择单元15。所述第一输入端in1连接第N个参考时钟，第二输入端in2连接常数0单元。所述脉冲单元还包括用于对T触发器进行清0以使得T触发器变成初始状态的或门11，所述或门11连接第N-1个触发器的输出以及第N个触发器的输出，当第N-1个和第N个触发器的输出为“0”的时候，对所述的T触发器13清0。

例如，当第N-1个触发器、第N个触发器和第N+1个触发器输出的离散信号为011时，第N-1个触发器的输出离散信号“0”经非门10取反后，变为“1”。第N个触发器的输出离散信号“1”和第N+1个触发器的输出离散信号“1”和经取反后的第N-1个触发器的信号经与门12的与运算后向T触发器13的T端输出“1”。所述T触发器为下降沿T触发器，由下降沿T触发器的原理，当T为1的时候，在时钟的下降沿，T触发器会将初始状态翻转并输出，而T为0时，在时钟的下降沿，T触发器的输出保持不变。所述T触发器的初始状态一般设置为“0”。因此，当与门12向T触发器的T端输出“1”时，在第N个参考时钟的下降沿，T触发器13将初始状态翻转并输出“1”。而选择单元15的选择端s，当s为1的时候选择第一输入端in1的信号输出，当s为0的时候选择第二输入端in2的信号输出。由于T触发器13的输出为“1”，连接T触发器13输出的选择单元15的选择端s也为“1”。因此，当T触发器13在第N个参考时钟下降沿输出1，选择单元15选择第一输入端in1上的第N个参考时钟输出，因为这时第N个参考时钟还处于低电平“0”，所以选择单元15的输出信号暂时还是“0”。而当第N个参考时钟上升沿到来的时候，选择单元就会输出高电平信号“1”。当第N个参考时钟的下一个下降沿到来的时候，如果第N-1，第N个触发器的输出还是为高电平“1”，则由于T触发器的T端为“0”，T触发器的输出保持不变，因此选择单元15仍然选择第N个参考时钟输出，则在第N个参考时钟的上升沿到来时，选择单元15继续输出高电平“1”。直到第N-1个、第N个触发器同时输出低电平时，才停止输出脉冲信号。这样如果第N个触发器连续输出n个高电平，则脉冲单元3会输出n个高电平的脉冲信号。

根据上述的描述，只有当第N-1个、第N个以及第N+1个触发器的输出为011时，T触发器13才会输出高电平，选择单元15才会有高电平的脉冲信号输出。因而此时除了第N个脉冲单元外，其他的脉冲单元的输出都是低电平。

所述开始信号单元与所述脉冲单元配套，数量也为32个。假设当前开始信号单元为第N个开始信号单元，对应第N个触发器，则所述第N个触发器左边相邻的触发器是第N-1个触发器，所述第N个暂存的单元右边相邻的触发器是第N+1个触发器。而所述各个触发器对应的参考时钟也分别为第N-1个参考时钟、第N个参考时钟和第N+1个参考时钟。参照图4所示，包括：用于将第N-1个触发器输出的离散信号取反的非门20、用于将经取反的信号、第N个触发器输出的离散信号、第N+1个触发器输出的离散信号进行与运算的与门21，T端与所述与门21的输出相连的T触发器22。例如，当所述三个触发器的输出信号为011时，第N-1个触发器的输出离散信号“0”经非门20取反后，变为“1”。第N个触发器的输出离散信号“1”和第N+1个触发器的输出离散信号“1”和经取反后的第N-1个触发器的信号经与门21的与运算后向T触发器22的T端输出“1”。所述T触发器为下降沿T触发器，由下降沿T触发器的原理，当T为1的时候，在时钟的下降沿，T触发器会将初始状态翻转并输出，而T为0时，在时钟的下降沿，T触发器的输出保持不变。所述T触发器的初始状态一般设置为“0”，所述T触发器的清0由连接清0信号CLR的清0端CLR控制。因此，当与门21向T触发器22的T端输出“1”时，在第N个参考时钟的下降沿，T触发器22将初始状态翻转并输出“1”，即输出有效开始信号。

所述结束信号单元与所述开始信号单元配套，数量也为32个。假设当前结束信号单元为第N个结束信号单元，对应第N个触发器，则所述第N个触发器左边相邻的触发器是第N-1个触发器，所述第N个暂存的单元右边相邻的触发器是第N+1个触发器。而所述各个触发器对应的参考时钟也分别为第N-1个参考时钟、第N个参考时钟和第N+1个参考时钟。参照图5所示，包括：用于将第N-1个触发器输出的离散信号取反的非门30、用于将经取反的信号、第N个触发器输出的信号、第N+1个触发器输出的信号进行或非运算的或非门31，T端与所述或非门31的输出相连的T触发器32。例如，当所述三个触发器的输出信号为100时，第N-1个触发器的输出信号“1”经非门30取反后，变为“0”。第N个触发器的输出信号“0”和第N+1个触发器的输出信号“0”和经取反后的第N-1个触发器的信号经或非门31的或非运算后向T触发器32的T端输出“1”。所述T触发器是下降沿T触发器，由下降沿T触发器的原理，当T为1的时候，在时钟的下降沿，T触发器会将初始状态翻转并输出，而T为0时，在时钟的下降沿，T触发器的输出保持不变。所述T触发器的初始状态一般设置为“0”，所述T触发器的清0由连接清0信号CLR的清0端CLR控制。因此，当或非门31向T触发器32的T端输出“1”时，在第N个参考时钟的下降沿，T触发器32将初始状态翻转并输出“1”，即输出有效结束信号。

当对于具有较长高电平脉冲的待测信号进行处理时，对于同一个触发器，可能在对应的参考时钟达到上跳沿时，所接收的待测信号的瞬态值再次为“1”，这时候就需要计数单元来记录是第几次获得“1”。设定计数单元的功能为在第二次获得脉冲单元输出的高电平脉冲信号时输出“1”，即计数单元的计数结果为脉冲单元输出的高电平脉冲信号数减1。所述计数单元包括：对脉冲单元输出的脉冲信号进行或运算的或门、对所述或门的高电平输出进行计数的计数器以及将计数结果减1并输出的减法器。所述计数器的输出构成所述时间数字转换器的输出信号的高位，代表在输出所述待测信号的高电平脉冲的计算结果时应加入同一触发器两次输出“1”之间的间隔时间与同一触发器再次输出“1”的次数的乘积。例如，计数单元输出“1”，则代表同一触发器再次输出“1”的次数为1，则所述待测信号的高电平脉冲的计算结果就应加入1倍的同一触发器两次输出“1”之间的间隔时间。本例中提供32个依次具有相位延迟的参考时钟，则所述同一触发器两次输出“1”之间的间隔时间，即指第1个参考时钟的上跳沿和第32个参考时钟的上跳沿之间的时间。

由以上分析可知，满足输出有效开始信号或有效结束信号条件的信号瞬态都只有一种，因此所述32个开始信号单元或结束信号单元都只有一个会输出有效信号。所述第一编码单元和第二编码单元就是为了获知哪个开始信号单元或结束信号单元输出了有效信号。所述第一编码单元和第二编码单元的结构相同。

下面以第一编码单元为例，所述第一编码单元通过对所获取的32个开始信号单元的输出信号编码来获得输出有效开始信号的是哪个开始信号单元，假设按从左至右的顺序对第1至第32个开始信号单元编号为0～31，则可用5位2进制数来表示第1至第32个开始信号单元，并且以所述编号作为开始信号单元的地址。由于若是第1个开始信号单元输出开始信号，就是00000，无需额外编码，因此只需选取1xxxx，x1xxx，xx1xx，xxx1x，xxxx1所代表编号对应的开始信号单元的输出信号编码。

选取所述开始信号单元的输出信号的方式详述如下：假定5位2进制数从左至右的数据位为第1数据位至第5数据位，以一个编码器连接编号为1xxxx的开始信号单元的输出，1xxxx为第1数据位为1的5位2进制数，即10000～11111，分别代表的开始信号单元的编号为16～31；以一个编码器连接编号为x1xxx的开始信号单元的输出，x1xxx为第2数据位为1的5位2进制数，即01000～01111、11000～11111，分别代表的开始信号单元的编号为8～15、24～31；以一个编码器连接编号为xx1xx的开始信号单元的输出，xx1xx为第3数据位为1的5位2进制数，即00100～00111、01100～01111、10100～10111、11100～11111，分别代表的开始信号单元的编号为4～7、12～15、20～23、28～31；以一个编码器连接编号为xxx1x的开始信号单元的输出，xxx1x为第4数据位为1的5位2进制数，即00010～00011、00110～00111、01010～01011、01110～01111、10010～10011、10110～10111、11010～11011、11110～11111，分别代表的开始信号单元的编号为2～3、6～7、10～11、14～15、18～19、22～23、26～27、30～31；以一个编码器连接编号为xxxx1的开始信号单元的输出，xxxx1为第5数据位为1的5位2进制数，即00001、00011、00101、00111、01001、01011、01101、01111、10001、10011、10101、10111、11001、11011、11101、11111，分别代表的开始信号单元的编号为1、3、5、7、9、11、13、15、17、19、21、23、25、27、29、31。

通过上述选取开始信号单元的输出信号的方式可知，当所述的32个开始信号单元中有任何一个输出高电平的开始信号，连接所述开始信号单元输出的编码器都能够通过所获得的开始信号来编码，从而得到输出开始信号的是哪个开始信号单元。其中，最简单的编码方式就是将每一个编码器所获得的16个开始信号单元的输出信号进行或运算，只要所述编码器连接的16个开始信号单元中有任意一个输出高电平开始信号，所述编码器的输出就为高电平。将1xxxx，x1xxx，xx1xx，xxx1x，xxxx1对应的编码器的输出顺序排列成5位2进制数，就能够表示输出高电平开始信号的开始信号单元的编号了。

由于16位的或运算直接用或门实现延迟会非常长，本例中的编码器用或非门和与非门实现16位信号的或运算。参照图6所示，所述编码器包括四级电路，第一级电路用于接收开始信号单元的输出信号，包括2输入或非门41～48，所述的8个或非门的输入与所述的16个开始信号单元相连，例如，或非门41接收信号D1、D2，或非门42接收输出信号D3、D4，以此类推；第二级电路包括2输入与非门410～413，所述与非门410～413分别用于接收第一级的或非门41～48的输出，例如，与非门410接收或非门41和或非门42的输出，与非门411接收或非门43和或非门44的输出，以此类推；第三级电路包括2输入或非门414～415，所述或非门414～415分别用于接收第二级的与非门410～413的输出，例如，或非门414接收与非门410和与非门411的输出，或非门415接收与非门412和与非门413的输出；第四级电路包括2输入与非门416，所述与非门416用于接收或非门414和或非门415的输出。

对所述编码器举例如下：假定输出有效开始信号的为编号为8的开始信号单元。如上所述的，与编号为8的开始信号单元的输出相连的编码器为上述的连接编号为1xxxx的开始信号单元的编码器，继续参照图6所示，假定编号为8的开始信号单元的输出信号输入至所述编码器的或非门41的D1端，则D1端的信号为高电平，而所述编码器的其他输入端D2～D16由于连接的开始信号单元的输出都为低电平，则第一级或非门中只有或非门41的输出为0，其他或非门的输出都是1，第二级与非门中只有与非门410的输出为1，其他与非门的输出都是0，第三级或非门414的输出为0，或非门415的输出为1，第四级与非门416的输出为1。而其他连接编号为1xxxx，xx1xx，xxx1x，xxxx1的开始信号单元的编码器都未与编号为8的开始信号单元的输出相连，因此所述四个编码器的输出都是0，则将1xxxx，x1xxx，xx1xx，xxx1x，xxxx1对应的编码单元的输出顺序排列成5位2进制数，就是01000，即输出有效开始信号的开始信号单元地址(01000＝8)。

所述减法单元用于将第二编码单元输出的有效结束信号单元地址和第一编码单元输出的有效开始信号单元地址相减，获得接收到待测信号上跳沿的触发器和接收到待测信号下跳沿的触发器的距离。所述减法单元的输出也是5位2进制数，以所述减法单元的输出作为所述时间数字转换器的输出信号的低位。

若所述待测信号的高电平脉冲的时间小于第1个参考时钟的上跳沿和第32个参考时钟的上跳沿之间的时间，则所述时间数字转换器的高位输出为00000，而低位输出就是所述减法单元的输出。而若所述待测信号的高电平脉冲的时间大于第1个参考时钟的上跳沿和第32个参考时钟的上跳沿之间的时间，则所述时间数字转换器的高位输出为所述计数单元的输出，低位输出就是所述减法单元的输出。例如，接收到待测信号上跳沿的触发器和接收到待测信号下跳沿的触发器的距离为5，所述计数单元的输出为2，则所述时间数字转换器的输出高位为00010，低位为00101，完整输出就是0001000101。将所述10位2进制输出信号转换为10进制数就是2×32+5＝69，按之前假定的相邻参考时钟的相位延迟是50ps，那么所述待测信号的上跳沿和待测信号的下跳沿之间的时间，即待测信号的高电平脉冲宽度为69×50＝3450ps。因此，所述时间数据转换器最后输出的数字信号的值其实就是所述相邻参考时钟的相位延迟的倍数。

参照图7所示，本发明时间数字转换器第二种实施方式包括：至少四个触发器100a、100b、100c、100d；逻辑单元200、200′；计数单元500；第一编码单元600；第二编码单元700和减法单元800，所述触发器100a、100b、100c、100d；计数单元500；第一编码单元600；第二编码单元700和减法单元800分别与前述的触发器1a、1b、1c、1d；计数单元5；第一编码单元6；第二编码单元7和减法单元8完全相同，这里就不再一一描述了。而所述逻辑单元200的功能为前述的脉冲单元3，开始信号单元2和结束信号单元4的功能总和，即所述逻辑单元200用于在所获得的连续三个离散信号表示待测信号向有效边沿翻转时，在对应的参考时钟达到有效边沿时输出有效开始信号；用于在对应的触发器输出的离散信号连续两次为同一有效值时，在所对应的参考时钟状态达到有效边沿时输出脉冲信号；用于在所获得的连续三个离散信号表示待测信号从有效边沿翻转时，在所对应的参考时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟。所述逻辑单元200′的功能与所述逻辑单元200完全相同。

结合图3、图4、图5和图8所示，所述逻辑单元200、200′的电路其实就是将脉冲单元、开始信号单元和结束信号单元中具有相同功能的部件合并为共用部件，例如将脉冲单元中的非门10、开始信号单元中的非门20以及结束信号单元中的非门30合并为共用的非门10′，将脉冲单元中的与门12和开始信号单元中的与门21合并为共用的与门12′，其他部件均与对应单元中的部件相同，例如或门11′与脉冲单元中的或门11相同，T触发器13′与脉冲单元中的T触发器13相同，常数0单元14′与脉冲单元中的常数0单元14相同，选择单元15′与脉冲单元中的选择单元15相同，T触发器16′与开始信号单元中的T触发器22相同，或非门17′与结束信号单元中的或非门31相同，T触发器18′与结束信号单元中的T触发器32相同。关于其中各个部件的功能描述请参照上述第一种实施方式中对脉冲单元、开始信号单元和结束信号单元的描述，这里就不再赘述了。

相应地，本发明时间数字转换方法的一种实施方式，参照图9所示，包括：

步骤s1，在对应的参考时钟达到有效边沿时，输出所获得的待测信号的瞬态值形成离散信号；

步骤s2，在所获得的连续三个离散信号表示待测信号向有效边沿翻转时，在对应的参考时钟达到有效边沿时输出有效开始信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

步骤s3，在所获得的连续三个离散信号的中间一个离散信号连续两次为同一有效值时，在所对应的参考时钟状态达到有效边沿时输出脉冲信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

步骤s4，在所获得的连续三个离散信号表示待测信号从有效边沿翻转时，在所对应的参考时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

步骤s5，对所述脉冲信号计数；

步骤s6，根据所获得的有效开始信号得到输出有效开始信号的开始信号单元地址；

步骤s7，根据所获得的有效结束信号得到输出有效结束信号的结束信号单元地址；

步骤s8，计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。

所述时间数据转换方法请参照上述对于时间数据转换器的说明，这里就不再赘述了。

综上所述，上述公开的时间数字转换器通过至少4个触发器在各自对应的参考时钟下获得待测信号的瞬态值形成离散信号，所述各个触发器对应的参考时钟相应的有效边沿依次延迟，并通过获取当待测信号向有效边沿翻转以及从有效边沿翻转对应的两个离散信号之间的距离来计算待测信号的有效电平时间，以数字信号的形式输出。由于将所述两个离散信号之间的距离结合所述参考时钟的相位延迟就可计算出所述距离对应的时间，即所述待测信号的有效电平时间。因此，所述待测信号的有效电平时间仅和所述参考时钟的相位延迟有关，输出的代表时间的数字信号也较准确。并且，用以获取所述待测信号瞬态值的触发器数量固定，而无需像现有技术般通过延迟链来匹配待测信号的有效电平时间。使得触发器可以重复利用，只需较少的触发器就可以获得较大的时间数字转换范围，因而节省了硬件数量，也减小了芯片面积。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种时间数字转换器，其特征在于，包括：

至少四个触发器，用于在对应的参考时钟达到有效边沿时，输出所获得的待测信号的瞬态值形成离散信号，其中所述各个触发器对应的参考时钟相应的有效边沿依次延迟；

至少两个开始信号单元，每个开始信号单元对应连接于编号连续的三个所述触发器，用于在所获得的连续三个离散信号表示待测信号向有效边沿翻转时，在编号连续的三个触发器的中间一个触发器所对应的参考时钟达到有效边沿时输出有效开始信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟，并且中间一个离散信号对应的参考时钟编号与所述输出有效开始信号的开始信号单元的编号对应；

至少两个脉冲单元，每个脉冲单元对应连接于编号连续的三个所述触发器，用于在所获得的连续三个离散信号的中间一个离散信号连续两次为同一有效值时，在编号连续的三个触发器的中间一个触发器所对应的参考时钟状态达到有效边沿时输出脉冲信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

至少两个结束信号单元，每个结束信号单元对应连接于编号连续的三个所述触发器，用于在所获得的连续三个离散信号表示待测信号从有效边沿翻转时，在编号连续的三个触发器的中间一个触发器所对应的参考时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟，并且中间一个离散信号与所述结束信号单元对应；

计数单元，对应连接于编号连续的两个所述脉冲单元，用于对所获得的脉冲信号计数；

第一编码单元，用于根据所获得的有效开始信号得到输出有效开始信号的开始信号单元地址；

第二编码单元，用于根据所获得的有效结束信号得到输出有效结束信号的结束信号单元地址；

减法单元，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。

2.如权利要求1所述的时间数字转换器，其特征在于，所述触发器为D触发器。

3.如权利要求1所述的时间数字转换器，其特征在于，所述脉冲单元包括，用于将所获得的连续三个离散信号中，所对应参考时钟的延迟最小的离散信号取反的非门；用于将经取反的离散信号以及其他两个离散信号进行与运算的与门；T端与所述与门的输出相连的T触发器；选择端与所述T触发器的输出相连，根据T触发器的输出将第一输入端或第二输入端上的信号输出作为脉冲信号的选择单元。

4.如权利要求1所述的时间数字转换器，其特征在于，所述开始信号单元包括，用于将所获得的连续三个离散信号中，所对应参考时钟的延迟最小的离散信号取反的非门；用于将经取反的离散信号以及其他两个离散信号进行与运算的与门；T端与所述与门的输出相连，输出开始信号的T触发器。

5.如权利要求1所述的时间数字转换器，其特征在于，所述结束信号单元包括，用于将所获得的连续三个离散信号中，所对应参考时钟的延迟最小的离散信号取反的非门；用于将经取反的离散信号以及其他两个离散信号进行或非运算的或非门；T端与所述或非门的输出相连，输出结束信号的T触发器。

6.一种时间数字转换器，其特征在于，包括：

至少四个触发器，用于在触发器对应的参考时钟达到有效边沿时，输出所获得的待测信号的瞬态值形成离散信号，其中所述各个触发器对应的参考时钟相应的有效边沿依次延迟；

至少两个逻辑单元，每个逻辑单元对应连接于编号连续的三个所述触发器，用于在所获得的连续三个离散信号表示待测信号向有效边沿翻转时，在编号连续的三个触发器的中间一个触发器对应的参考时钟达到有效边沿时输出有效开始信号；用于在编号连续的三个触发器的中间一个触发器输出的离散信号连续两次为同一有效值时，在编号连续的三个触发器的中间一个触发器所对应的参考时钟状态达到有效边沿时输出脉冲信号；用于在所获得的连续三个离散信号表示待测信号从有效边沿翻转时，在编号连续的三个触发器的中间一个触发器所对应的参考时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

计数单元，用于对所获得的脉冲信号计数；

第一编码单元，用于根据所获得的有效开始信号得到输出有效开始信号的开始信号单元地址；

第二编码单元，用于根据所获得的有效结束信号得到输出有效结束信号的结束信号单元地址；

减法单元，用于计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。

7.如权利要求6所述的时间数字转换器，其特征在于，所述触发器为D触发器。

8.如权利要求6所述的时间数字转换器，其特征在于，所述逻辑单元包括，用于将所获得的连续三个离散信号中，所对应参考时钟的延迟最小的离散信号取反的非门；用于将经取反的离散信号以及其他两个离散信号进行与运算的与门；T端与所述与门的输出相连的T触发器；选择端与所述T触发器的输出相连，根据T触发器的输出将第一输入端或第二输入端上的信号输出作为脉冲信号的选择单元；T端与所述与门的输出相连，输出开始信号的T触发器；用于将经取反的离散信号以及其他两个离散信号进行或非运算的或非门；T端与所述或非门的输出相连，输出结束信号的T触发器。

9.一种时间数字转换方法，其特征在于，包括下列步骤：

基于参考时钟采集待测信号，在对应的参考时钟达到有效边沿时，输出所获得的待测信号的瞬态值形成离散信号；

在所获得的连续三个离散信号表示待测信号向有效边沿翻转时，在连续三个离散信号的中间一个离散信号对应的参考时钟达到有效边沿时输出有效开始信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

在所获得的连续三个离散信号的中间一个离散信号连续两次为同一有效值时，在连续三个离散信号的中间一个离散信号所对应的参考时钟状态达到有效边沿时输出脉冲信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

在所获得的连续三个离散信号表示待测信号从有效边沿翻转时，在连续三个离散信号的中间一个离散信号所对应的参考时钟状态达到有效边沿时输出有效结束信号，所述连续三个离散信号对应的参考时钟相应的有效边沿依次延迟；

对所述脉冲信号计数；

根据所获得的有效开始信号得到输出有效开始信号的开始信号单元地址；

根据所获得的有效结束信号得到输出有效结束信号的结束信号单元地址；

计算所述输出有效开始信号的开始信号单元地址和输出有效结束信号的结束信号单元地址的距离。

10.如权利要求9所述的时间数字转换方法，其特征在于，所述输出脉冲信号包括：将所获得的连续三个离散信号中，所对应参考时钟的延迟最小的离散信号取反；将经取反的离散信号以及其他两个离散信号进行与运算；根据所述与运算的结果输出触发信号；根据所述触发信号输出脉冲信号。

11.如权利要求9所述的时间数字转换方法，其特征在于，所述输出开始信号包括：将所获得的连续三个离散信号中，所对应参考时钟的延迟最小的离散信号取反；将经取反的离散信号以及其他两个离散信号进行与运算；根据所述与运算的结果输出触发信号；根据所述触发信号输出开始信号。

12.如权利要求9所述的时间数字转换方法，其特征在于，所述输出结束信号包括：将所获得的连续三个离散信号中，所对应参考时钟的延迟最小的离散信号取反；将经取反的离散信号以及其他两个离散信号进行或非运算；根据所述或非运算的结果输出触发信号；根据所述触发信号输出结束信号。

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