KR101179748B1 - 펄스폭 조정 회로, 펄스폭 조정 방법, 및 반도체 시험 장치 - Google Patents

펄스폭 조정 회로, 펄스폭 조정 방법, 및 반도체 시험 장치 Download PDF

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Abstract

주어진 펄스 신호의 펄스폭을 조정한 출력 신호를 출력하는 펄스폭 조정 회로로서, 펄스 신호를 지연시킨 제1 지연 신호를 출력하는 제1 지연 회로와, 제1 지연 회로와 다른 지연량으로 펄스 신호를 지연시킨 제2 지연 신호를 출력하는 제2 지연 회로와, 제1 지연 회로에 있어서의 지연량과 제2 지연 회로에 있어서의 지연량의 차분에 따른 펄스폭을 가지는 출력 신호를, 제1 지연 신호와 제2 지연 신호에 기초하여 출력하는 출력부를 포함하는 펄스폭 조정 회로를 제공한다.
Figure R1020067016782
펄스폭, 지연, 루프, H 논리, L 논리

Description

펄스폭 조정 회로, 펄스폭 조정 방법, 및 반도체 시험 장치{PULSE WIDTH ADJUSTING CIRCUIT, PULSE WIDTH ADJUSTING METHOD, AND SEMICONDUCTOR TESTING APPARATUS}
본 발명은, 주어진 펄스 신호의 펄스폭을 조정한 출력 신호를 출력하는 펄스폭 조정 회로, 및 펄스폭 조정 방법에 관한 것이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대하여는, 다음의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고, 본 출원의 기재의 일부로 한다.
일본특허출원 제2004-011412호 출원일 2004년 1월 20일
종래, 주어진 펄스 신호의 펄스폭을 조정하는 회로로서, 도 1에 나타난 바와 같은 펄스폭 조정 회로 300이 알려져 있다. 펄스폭 조정 회로 300은, 조정부 302에 있어서 펄스폭을 조정하는 회로이다. 조정부 302는, 가변 지연회로 304 및 논리곱 회로 306을 포함하고 있고, 주어진 펄스 신호의 반전 신호와, 가변 지연회로 304에서 지연시킨 펄스 신호의 논리곱을 산출함으로써, 가변 지연회로 304에 있어서의 지연량에 따른 펄스폭을 포함하는 펄스 신호를 생성한다(예를 들면, 특허문헌 1 참조). 또한, 조정부 302가 생성한 펄스 신호는, 지연회로 308에 의해서 원하는 타이밍으로 지연시켜 외부로 출력된다.
또한, 펄스폭 조정회로 300은, 조정부 302가 생성하는 펄스 신호의 펄스폭을 측정하는 기능을 포함한다. 이 경우, 우선 펄스폭 조정회로 300은, 조정부 302가 생성한 펄스 신호의 하강 에지를 기준으로 한 펄스를 생성하고, 생성한 펄스를 조정부 302에 귀환 입력하며, 루프를 형성한다. 그리고 당해 루프에 있어서의 주기를, 카운터 316에 의해서 산출한다. 다음으로 펄스폭 조정 회로 300은, 조정부 302가 생성한 펄스 신호의 상승 에지를 기준으로 한 펄스를 생성하고, 생성한 펄스를 조정부 302에 귀환 입력하며, 유사하게 주기를 산출한다. 이러한 주기의 차분(差分)으로부터, 조정부 302가 생성하는 펄스 신호의 펄스폭을 산출하고 있다.
도 2는, 종래의 펄스폭 조정 회로 300에 있어서, 펄스폭을 측정하는 경우의 동작을 나타내는 도면이다. 도 2(a)는, 펄스 신호의 상승 에지를 기준으로 하여 생성한 펄스를 귀환 입력한 경우의 동작을 나타내고, 도 2(b)는, 펄스 신호의 상승 에지를 기준으로 하여 생성한 펄스를 귀환 입력한 경우의 동작을 나타낸다. 도 2(a)에 나타난 바와 같이, 우선 조정부 302에 입력 펄스가 주어지고, 논리곱 회로 306은, 당해 펄스의 펄스폭을 P1으로 조정한 펄스 신호를 출력한다. 그리고 지연 회로 308은, 펄스 신호를 지연시켜 출력한다. 그러나 그러한 지연량은, 펄스 신호의 상승 에지에 대하여는 Tpd1이 되고, 펄스 신호의 하강 에지에 대하여는 Tpd1'가 되어, 다른 지연량이 된다.
그리고, 배타적 논리합 회로 310은, 당해 펄스 신호를 반전시켜 출력한다. 이때, 펄스 신호는, 배타적 논리합 회로 310에 있어서 지연되지만, 지연 회로 308과 유사하게, 펄스 신호의 상승 에지에 대한 지연량은 Tpd2가 되고, 펄스 신호의 하강 에지에 대한 지연량은 Tpd2'가 되어, 다른 지연량이 된다.
미분 회로 312는, 배타적 논리합 회로 310으로부터 수취한 펄스 신호의 하강 에지를 기준으로 하여, 펄스폭이 P2인 펄스 신호를 생성하고, 적분 회로 314는, 미분 회로 312로부터 수취한 펄스 신호의 펄스폭을 P2+P3로 조정하여 출력한다. 여기서, 펄스폭 P2+P3는, 처음에 조정부 302에 주어진 입력 펄스의 펄스폭과 동일하다. 그리고, 적분 회로 314는, 펄스폭을 조정한 펄스 신호를 조정부 302에 공급하고, 펄스 신호를 루프시킨다. 당해 루프의 주기 T1은, 다음 식으로 표시된다.
T1=Tpd1+Tpd2+P2+P3
다음으로, 펄스 신호의 하강 에지를 기준으로 하여 생성한 펄스를 귀환 입력하는 경우, 도 2(b)에 나타난 바와 같이, 배타적 논리합 회로 310은, 수취한 펄스 신호를 그대로 출력한다. 그리고, 미분 회로 312는, 배타적 논리합 회로 310으로부터 수취한 펄스 신호의 하강 에지를 기준으로 하여, 펄스폭이 P2인 펄스 신호를 생성하고, 적분 회로 314는, 펄스폭이 P2+P3인 펄스 신호를 루프시킨다. 당해 루프의 주기 T2는, 다음 식으로 표시된다.
T2=P1+Tpd1'+Tpd2'+P2+P3
여기서, 주기 T2와 주기 T1의 차분을 산출하면,
T2-T1=P1+(Tpd1'-Tpd1)+(Tpd2'-Tpd2)
이 된다. 종래의 펄스폭 조정 회로 300에 있어서는, 조정부 302가 조정하는 펄스폭으로 하여, 당해 차분을 산출하고 있다. 이때, Tpd1'=Tpd1, Tpd2'=Tpd2이면, 당해 차분으로부터 펄스폭 P1을 정밀하게 측정할 수 있지만, 상승, 하강 에지의 방향에 의해서, 지연 회로 308 및 배타적 논리합 회로 310에 있어서의 지연량이 다르기 때문에, 산출한 펄스폭에는 오차가 생겨 버린다. 이 때문에, 조정부 302가 생성하는 펄스 신호의 펄스폭을 정밀하게 측정할 수 없고, 펄스폭을 정밀하게 조정할 수 없다. 또한, 다른 문제로서, 가변 지연회로 304의 오프셋 지연량이 있다.
도 3은, 가변 지연 회로 304의 구성을 나타내는 도면이다. 가변 지연 회로 304는, 조(粗)지연 회로부 318과 정(精)지연 회로부 305를 포함한다. 정지연 회로부 305는, 조지연 회로부 318보다 작은 스텝으로 지연을 생성하는 회로이다. 조지연 회로부 318과 정지연 회로부 305는 직렬로 접속되고, 조지연 회로부 318에 있어서의 지연량 및 정지연 회로부 305에 있어서의 지연량의 합에 의해서 펄스 신호가 지연된다.
조지연 회로부 318은, 예를 들면 직렬로 접속된 복수의 인버터를 각각 병렬로 설치하고, 펄스 신호를 몇 단의 인버터열에 통과시킬지를 선택함으로써, 지연량을 제어하는 회로이다. 또한, 정지연 회로부 305는, 2개의 인버터와, 가변 용량 소자로 된 지연 소자를 직렬로 복수 접속하고, 가변 용량 소자의 용량을 변화시킴으로써 지연량을 제어하는 회로이다. 정지연 회로부 305에 있어서의 최대의 지연량은, 조지연 회로부 318에 있어서의 지연 분해능과 동일하게 된다. 이와 같은 구성에 의해, 지연량의 가변폭이 크고, 또한 지연량의 분해능이 높으며, 지연 설정 스텝이 작은 회로가 된다.
지연량 회로부 305는, 직렬로 설치된 인버터를 통과시키기 위해, 지연량을 최소로 한 경우에도, 소정의 오프셋 지연이 생겨 버린다. 이와 같은 오프셋 지연을 작게 하려고 한 경우, 인버터와 가변 용량 소자의 단수를 줄일 필요가 있지만, 정지연 회로부 305의 지연량을 조지연 회로부 318의 지연 분해능의 범위에서 변화시키려 한 경우, 정지연 회로부 305에 있어서의 인버터와 가변 용량 소자의 단수는 5~6단 정도 필요하게 된다. 이 때문에, 오프셋 지연을 작게 한 정지연 회로부 305를 구성하는 것은 곤란하다. 이 때문에, 종래의 펄스폭 조정 회로 300에서는, 펄스폭이 작은 펄스 신호를 생성하는 것과, 고분해능으로 펄스폭의 조정을 행하는 것을 양립하는 것이 곤란했다.
특허문헌1: 일본특허공개공보 제1998-303709호
상술한 바와 같이, 종래의 회로에 있어서는, 펄스폭이 작은 펄스 신호를 생성하는 것과, 고분해능으로 펄스폭의 조정을 행하는 것을 양립하는 것이 곤란하다는 과제가 있다. 또한, 생성한 펄스 신호의 펄스폭을 정밀하게 측정할 수 없고, 펄스폭을 정밀하게 조정하는 것이 곤란하다는 과제가 있다.
이 때문에 본 발명은, 상술한 과제를 해결할 수 있는 펄스폭 조정 회로 및 펄스폭 조정 방법, 및 당해 회로를 이용한 반도체 시험 장치를 제공하는 것을 목적으로 한다. 이 목적은, 청구 범위에 있어서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한 종속항은 본 발명의 더욱 유리한 구체적인 예를 규정한다.
상기 과제를 해결하기 위해서, 본 발명의 제1의 형태에 있어서는, 주어진 펄스 신호의 펄스폭을 조정한 출력 신호를 출력하는 펄스폭 조정 회로로서, 펄스 신호를 지연시킨 제1 지연 신호를 출력하는 제1 지연 회로와, 제1 지연 회로와 다른 지연량으로 펄스 신호를 지연시킨 제2 지연 신호를 출력하는 제2 지연 회로와, 제1 지연 회로에 있어서의 지연량과 제2 지연 회로에 있어서의 지연량의 차분에 따른 펄스폭을 갖는 출력 신호를, 제1 지연 신호와 제2 지연 신호에 기초하여 출력하는 출력부를 포함하며, 제2 지연 회로의 지연 분해능은 제1 지연 회로의 지연 분해능보다 높은 펄스폭 조정 회로를 제공한다.
출력부는, 변화의 방향이 동일하게 되는 에지를 제1 지연 신호 및 제2 지연 신호의 각각으로부터 선택하고, 선택한 2개의 에지에 기초하여 출력 신호의 상승 에지 및 하강 에지를 생성해도 좋다.
출력부는, 제1 지연 신호에 기초하여 H 논리를 출력하고, 제2 지연 신호에 기초하여 L 논리를 출력하는 세트 리세트 래치 회로를 포함하며, 펄스폭 조정 회로는, 제1 지연 신호 및 제2 지연 신호를 수취하고, 제1 지연 신호와 제2 지연 신호가 동시에 세트 리세트 래치 회로를 동작시키지 않는 펄스폭으로서 실질적으로 동일한 크기의 펄스폭으로, 제1 지연 신호와 제2 지연 신호의 펄스폭을 조정하여 세트 리세트 래치 회로에 공급하는 프리 펄서를 더 포함해도 좋다.
펄스폭 조정 회로는, 출력 신호의 펄스폭을 측정하는 측정부를 더 포함하고, 출력부는, 프리 펄서가 출력하는 제1 지연 신호 및 제2 지연 신호를 각각 통과시키는 기능을 더 포함하며, 측정부는, 출력부가 통과시킨 제1 지연 신호 또는 제2 지연 신호를 수취하고, 당해 지연 신호의 펄스폭을 펄스 신호의 펄스폭과 실질적으로 동일한 펄스폭으로 조정하며, 제1 지연 회로 및 제2 지연 회로에 펄스 신호로서 입력하는 루프 수단과, 루프 수단이 제1 지연 신호를 루프시킨 경우의 제1 루프 주기와, 루프 수단이 제2 지연 신호를 루프시킨 경우의 제2 루프 주기를 측정하는 주기 측정부와, 제1 루프 주기와, 제2 루프 주기의 차분에 기초하여, 출력 신호의 펄스폭을 산출하는 연산부를 포함해도 좋다.
프리 펄서는, 제1 지연 신호의 펄스폭을 조정하는 제1 펄서와, 제2 지연 신호의 펄스폭을 조정하는 제2 펄서와, 제1 펄서에, 펄스폭을 조정한 제1 지연 신호를 출력시킬 것인지, 펄스폭을 조정하지 않은 채 제1 지연 신호를 출력시킬 것인지, 또는 세트 리세트 래치 회로에 제2 지연 신호를 통과시키기 위한 신호를 출력시킬 것인지를 제어하는 제1 제어 수단과, 제2 펄서에, 펄스폭을 조정한 제2 지연 신호를 출력시킬 것인지, 펄스폭을 조정하지 않은 채 제2 지연 신호를 출력시킬 것인지, 또는 세트 리세트 래치 회로에 제1 지연 신호를 통과시키기 위한 신호를 출력시킬 것인지를 제어하는 제2 제어 수단을 포함해도 좋다.
펄스폭 조정 회로는, 외부로 출력하기 위한 출력 신호를 생성하는 실동작 모드와, 제1 루프 주기를 측정하는 전연(前緣) 측정 동작 모드와, 제2 루프 주기를 측정하는 후연(後緣) 측정 동작 모드를 포함하고 있고, 펄스폭 조정 회로가 실동작 모드에서 동작하는 경우에, 제1 제어 수단은, 제1 펄서에, 펄스폭을 조정한 제1 지연 신호를 출력시키고, 제2 제어 수단은, 제2 펄서에, 펄스폭을 조정한 제2 지연 신호를 출력시키며, 펄스폭 조정 회로가 전연 측정 동작 모드에서 동작하는 경우에, 제1 제어 수단은, 제1 펄서에, 펄스폭을 조정하지 않은 채 제1 지연 신호를 출력시키고, 제2 제어수단은, 제2 펄서에, 세트 리세트 래치 회로에 제1 지연 신호를 통과시키기 위한 신호를 출력시키며, 펄스폭 조정 회로가 후연 측정 동작 모드에서 동작하는 경우에, 제1 제어 수단은, 제1 펄서에, 세트 리세트 래치 회로에 제2 지연 신호를 통과시키기 위한 신호를 출력시키고, 제2 제어 수단은, 제2 펄서에, 펄스폭을 조정하지 않은 채 제2 지연 신호를 출력시켜도 좋다.
세트 리세트 래치 회로는, 실동작 모드에 있어서 제2 지연 신호에 따라 출력 신호의 하강 에지를 생성하는 경로와, 후연 측정 동작 모드에 있어서 제2 지연 신호를 통과시키는 경로의 스큐(skew)를 저감하기 위한 지연 수단을, 제2 지연 신호를 통과시키는 경로에 포함해도 좋다.
제1 펄서는, 제1 지연 신호를 수취하고, 제1 제어 수단으로부터 수취하는 제1 제어 신호와의 논리곱의 반전 신호를 출력하는 제1 논리곱 회로와, 제1 지연 신호의 반전 신호를 수취하고, 제1 제어 수단으로부터 수취하는 제2 제어 신호와의 논리곱의 반전 신호를 출력하는 제2 논리곱 회로와, 제2 논리곱 회로가 출력하는 신호를 지연시키는 제3 지연 회로와, 제1 논리곱 회로가 출력하는 신호와, 제3 지연 회로가 출력하는 신호와의 논리곱의 반전 신호를 출력하는 제3 논리곱 회로를 포함하고, 제1 제어 수단은, 펄스폭 조정 회로가 실동작 모드에서 동작하는 경우에, 제1 제어 신호 및 제2 제어 신호로서 H 논리를 출력하고, 펄스폭 조정 회로가 후연 측정 동작 모드에서 동작하는 경우에, 제1 제어 신호 또는 제2 제어 신호의 일방으로서 H 논리를 출력하며, 제1 제어 신호 또는 제2 제어 신호의 타방으로서 L 논리를 출력하고, 펄스폭 조정 회로가 전연 측정 동작 모드에서 동작하는 경우에, 제1 제어 신호로서 H 논리를 출력하며, 제2 제어 신호로서 L 논리를 출력해도 좋다.
제2 펄서는, 제2 지연 신호를 수취하고, 제2 제어 수단으로부터 수취하는 제3 제어 신호와의 논리곱의 반전 신호를 출력하는 제4 논리곱 회로와, 제2 지연 신호의 반전 신호를 수취하며, 제2 제어 수단으로부터 수취하는 제4 제어 신호와의 논리곱의 반전 신호를 출력하는 제5 논리곱 회로와, 제5 논리곱 회로가 출력하는 신호를 지연시키는 제4 지연 회로와, 제4 논리곱 회로가 출력하는 신호와, 제4 지연 회로가 출력하는 신호와의 논리곱의 반전 신호를 출력하는 제6 논리곱 회로를 포함하고, 제2 제어 수단은, 펄스폭 조정 회로가 실동작 모드에서 동작하는 경우에, 제3 제어 신호 및 제4 제어 신호로서 H 논리를 출력하며, 펄스폭 조정 회로가 후연 측정 동작 모드에서 동작하는 경우에, 제1 제어 신호 및 제2 제어 신호로서 L 논리를 출력하고, 펄스폭 조정 회로가 전연 측정 동작 모드에서 동작하는 경우에, 제1 제어 신호 또는 제2 제어 신호의 일방으로서 H 논리를 출력하며, 제1 제어 신호 도는 제2 제어 신호의 타방으로서 L 논리를 출력해도 좋다.
본 발명의 제2 형태에 있어서는, 펄스폭 조정 회로를 사용하여 주어진 펄스 신호의 펄스폭을 조정한 출력 신호를 출력하는 펄스폭 조정 방법으로서, 펄스 신호를 지연시킨 제1 지연 신호를 생성하는 제1 지연 단계와, 제1 지연 단계와 다른 지연량으로 펄스 신호를 지연시킨 제2 지연 신호를 생성하는 제2 지연 단계와, 제1 지연 신호와 제2 지연 신호에 기초하여, 제1 지연 단계에 있어서의 지연량과 제2 지연 단계에 있어서의 지연량의 차분에 따른 펄스폭을 갖는 출력 신호를 생성하는 출력 단계를 포함하며, 제2 지연 단계에서는, 제1 지연 단계에서보다 높은 지연 분해능으로 펄스 신호를 지연시키는 펄스폭 조정 방법을 제공한다.
제1 지연 단계에 있어서의 지연량을 측정하는 전연 측정 동작 단계와, 제2 지연 단계에 있어서의 지연량을 측정하는 후연 측정 동작 단계와, 전연 측정 동작 단계, 및 후연 측정 동작 단계에 있어서 측정한 각각의 지연량에 기초하여, 제1 지연 단계 및 제2 지연 단계에 있어서의 각각의 지연량을 조정하는 지연량 조정 단계를 더 포함하고, 출력 단계는, 지연량 조정 단계에 있어서 지연량을 조정한 후에, 출력 신호를 외부에 출력해도 좋다.
본 발명의 제3의 형태에 있어서는, 반도체 회로를 시험하는 반도체 시험 장치로서, 반도체 회로를 시험하는 시험 패턴을 생성하는 패턴 발생기와, 시험 패턴에 기초하여, 반도체 회로에 공급하는 시험 신호를 성형하는 파형 성형기와, 시험 신호의 위상을 규정하는 타이밍 신호를 파형 성형기에 공급하는 타이밍 신호 발생 회로와, 반도체 회로가 출력하는 출력 신호에 기초하여, 반도체 회로의 양부를 판정하는 판정기를 포함하고, 타이밍 신호 발생 회로는, 주어진 펄스 신호의 펄스폭을 조정한 타이밍 신호를 출력하는 펄스폭 조정 회로로서, 펄스 신호를 지연시킨 제1 지연 신호를 출력하는 제1 지연 회로와, 제1 지연 회로와 다른 지연량으로 펄스 신호를 지연시킨 제2 지연 신호를 출력하는 제2 지연 회로와, 제1 지연 회로에 있어서의 지연량과 제2 지연 회로에 있어서의 지연량의 차분에 따른 펄스폭을 갖는 타이밍 신호를, 제1 지연 신호와 제2 지연 신호에 기초하여 출력하는 출력부를 포함하며, 제2 지연 회로의 지연 분해능은 제1 지연 회로의 지연 분해능보다 높은 반도체 시험 장치를 제공한다.
또한, 상기의 발명의 개요는, 본 발명의 필요한 특징의 전체를 열거한 것은 아니며, 이러한 특징군의 서브 콤비네이션도 또한, 발명이 될 수 있다.
본 발명에 의하면, 고분해능의 펄스폭으로, 또한 지연 회로에 있어서의 오프셋 지연량보다 작은 펄스폭의 출력 신호를 생성할 수 있다. 또한, 출력 신호의 펄스폭을 정밀하게 측정할 수 있다.
도 1은, 종래의 펄스폭 조정 회로 300을 나타내는 도면이다.
도 2는, 종래의 펄스폭 조정 회로 300에 있어서, 펄스폭을 측정하는 경우의 동작을 나타내는 도면이다. 도 2(a)는, 펄스 신호의 상승 에지를 기준으로 하여 생성한 펄스를 귀환 입력한 경우의 동작을 나타내고, 도 2(b)는, 펄스 신호의 하강 에지를 기준으로 하여 생성한 펄스를 귀환 입력한 경우의 동작을 나타낸다.
도 3은, 종래의 가변 지연 회로 304의 구성을 나타내는 도면이다.
도 4는, 본 발명의 실시 형태에 의한 펄스폭 조정 회로 100의 구성의 일례를 나타내는 도면이다.
도 5는, 펄스폭 조정부 10의 구성의 일례를 나타내는 도면이다.
도 6은, 실동작 모드시에 있어서의 펄스폭 조정부 10의 동작을 설명하는 도면이다.
도 7은, 각각의 동작 모드시에 있어서의 제1 펄서 26의 동작을 설명하는 도면이다. 도 7(a)는, 실동작 모드시에 있어서의 제1 펄서 26의 동작을 설명하는 도 면이고, 도 7(b)는, 전연 측정 동작 모드시에 있어서의 제1 펄서 26의 동작을 설명하는 도면이며, 도 7(c)는, 후연 측정 동작 모드시에 있어서의 제1 펄서 26의 동작을 설명하는 도면이다.
도 8은, 펄스폭 조정 회로 100을 이용한 펄스폭 조정 방법의 일례를 나타내는 흐름도이다.
도 9는, 반도체 회로 450을 시험하는 반도체 시험 장치 400의 구성의 일례를 나타내는 도면이다.
[부호의 설명]
10…펄스폭 조정부, 12…제1 지연 회로, 14…선택부, 16…인버터, 18…제2 지연 회로, 20…지연 소자, 22…인버터, 24…가변 용량 소자, 26…제1 펄서, 28…제1 논리곱 회로, 30…인버터, 32…제2 논리곱 회로, 34…제3 지연 회로, 36…제3 논리곱 회로, 38…제2 펄서, 40…제4 논리곱 회로, 42…인버터, 44…제5 논리곱 회로, 46…제4 지연 회로, 48…제6 논리곱 회로, 50…출력부, 52…세트 리세트 래치 회로, 54…논리합 회로, 56…논리합 회로, 58…버퍼, 60…선택부, 100…펄스폭 조정 회로, 102…가변 지연 회로, 104…미분 회로, 106…적분 회로, 108…카운터, 110…연산부, 112…루프 경로, 114…루프 수단, 300…펄스폭 조정 회로, 302…조정부, 304…가변 지연 회로, 305…정지연 회로부, 306…논리곱 회로, 308…지연 회로, 310…배타적 논리합 회로, 312…미분 회로, 314…적분 회로, 316…카운터, 318…조지연 회로부
이하, 발명의 실시의 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 청구범위에 속하는 발명을 한정하는 것이 아니며, 또한 실시 형태 중에 설명되고 있는 특징의 조합의 전부가 발명의 해결 수단에 필수적인 것으로 한정되지는 않는다.
도 4는, 본 발명의 실시 형태에 의한 펄스폭 조정 회로 100의 구성의 일례를 나타내는 도면이다. 펄스폭 조정 회로 100은, 주어진 펄스 신호의 펄스폭을 조정한 출력 신호를 출력하는 것이며, 외부에 출력하기 위한 출력 신호를 생성하는 실동작 모드와, 출력 신호의 펄스폭을 측정하기 위한 전연 측정 동작 모드 및 후연 측정 동작 모드를 포함한다. 전연 측정 동작 모드는, 예를 들면 도 2(a)에 있어서 설명한 동작과 유사한 동작을 행하고, 후연 측정 동작 모드에는, 예를 들면 도 2(b)에 있어서 설명한 동작과 유사한 동작을 행한다. 또한, 펄스폭 조정 회로 100은, 펄스폭 조정부 10, 가변 지연 회로 102, 루프 수단 114, 카운터 108, 및 연산부 110을 포함한다.
펄스폭 조정부 10은, 펄스 신호가 주어지고, 당해 펄스 신호의 펄스폭을 조정한 출력 신호를 출력한다. 가변 지연 회로 102는, 펄스폭 조정부 10에 있어서 펄스폭이 조정된 출력 신호를 수취하고, 원하는 시간 지연시켜 출력한다.
또한, 루프 수단 114, 카운터 108, 및 연산부 110은, 펄스폭 조정부 10이 출력하는 출력 신호의 펄스폭을 측정하는 측정부로서 기능한다. 전연 측정 동작 모 드 및 후연 측정 동작 모드시에 있어서, 루프 수단 114는, 출력 신호의 펄스폭을, 펄스폭 조정부 10에 주어진 펄스 신호의 펄스폭과 실질적으로 동일한 펄스폭으로 조정하고, 펄스폭 조정부 10에 펄스 신호로서 입력한다. 본 예에 있어서 루프 수단 114는, 미분 회로 104, 적분 회로 106, 및 루프 경로 112를 포함한다.
미분 회로 104는, 출력 신호의 펄스폭을 축소하고, 미리 정해진 펄스폭으로 조정하여 출력한다. 미분 회로 104 및 적분 회로 106은, 펄스폭 조정부 10과 실질적으로 동일한 구성이어도 좋다. 또한, 적분 회로 106은, 미분 회로 104가 펄스폭을 조정한 출력 신호의 펄스폭을 확대하고, 펄스 신호와 실질적으로 동일한 펄스폭으로 조정한다. 그리고, 루프 경로 112는, 적분 회로 106과 펄스폭 조정부 10을 전기적으로 접속하고, 적분 회로 106이 펄스폭을 조정한 출력 신호를, 펄스 신호로서 펄스폭 조정부 10에 입력하며, 루프를 형성한다.
카운터 108은, 당해 루프에 있어서의 펄스를 계수한다. 연산부 110은, 카운터 108의 계수 결과에 기초하여, 루프의 주기를 측정하는 주기 측정부로서 기능한다. 또한, 연산부 110은, 측정한 주기에 기초하여, 펄스폭 조정부 10이 출력하는 출력 신호의 펄스폭을 측정한다. 펄스폭의 산출 방법은, 도 7에 있어서 후술한다.
도 5는, 펄스폭 조정부 10의 구성의 일례를 나타내는 도면이다. 펄스폭 조정부 10은, 제1 지연 회로 12, 제2 지연 회로 18, 제1 펄서 26, 제2 펄서 38, 및 출력부 50을 포함한다.
제1 지연 회로 12는, 펄스 신호를 수취하고, 당해 펄스 신호를 지연시킨 제1 지연 신호를 출력한다. 본 예에 있어서 제1 지연 회로 12는, 2개의 인버터 16을 직렬로 접속한 복수의 인버터열과, 선택부 14를 포함한다. 인버터열은 각각 직렬로 접속되고, 초단의 인버터열에 펄스 신호가 입력된다. 그리고, 선택부 14는, 몇 개의 인버터열이 출력한 신호를 선택하고, 선택한 신호를 제1 지연 신호로서 출력한다. 선택부 14가 어느 신호를 선택하는지에 의해, 제1 지연 회로 12에 있어서의 지연량을 제어할 수 있다.
제2 지연 회로 18은, 제1 지연 회로 12와 다른 지연량으로 펄스 신호를 지연시킨 제2 지연 신호를 출력한다. 본 예에 있어서는, 제2 지연 회로 18은, 제1 지연 회로 12보다 큰 지연량으로 펄스 신호를 지연시킨다. 또한, 제1 지연 회로 12와 제2 지연 회로 18은, 다른 지연 분해능으로 펄스 신호를 지연시키는 것이 바람직하다. 본 예에 있어서는, 제2 지연 회로 18은, 제1 지연 회로 12보다 큰 지연 분해능으로, 즉 작은 지연 스텝으로 펄스 신호를 지연시킨다. 또한, 제2 지연 회로 18의 지연량의 가변폭은, 제1 지연 회로 12에 있어서의 지연 분해능과 실질적으로 동일한 크기인 것이 바람직하다. 본 예에 있어서 제2 지연 회로 18은, 직렬로 접속된 복수의 지연 소자(20-1 ~ 20-n, 단 n은 2 이상의 정수, 이하 20으로 총칭한다)를 포함한다. 각각의 지연 소자 20은, 직렬로 접속된 2개의 인버터 22와, 2개의 인버터 22의 접속 경로와 접지 전위의 사이에 설치된 가변 용량 소자 24를 포함한다. 가변 용량 소자 24의 용량을 제어함으로써, 각각의 지연 소자 20에 있어서의 지연량을 제어한다.
제1 지연 회로 12 및 제2 지연 회로 18은, 펄스폭 조정 회로 100의 동작 모드에 의하지 않고, 상술한 동작을 행한다. 다음으로, 실동작 모드시에 있어서의 제1 펄서 26, 제2 펄서 38, 및 출력부 50의 동작에 대해 설명한다.
출력부 50은, 제1 지연 회로 12에 있어서의 지연량과, 제2 지연 회로 18에 있어서의 지연량의 차분에 따른 펄스폭을 포함하는 출력 신호를, 제1 지연 신호와 제2 지연 신호에 기초하여 출력한다. 또한, 출력부 50은, 변화의 방향이 동일하게 되는 에지를 제1 지연 신호 및 제2 지연 신호의 각각으로부터 선택하고, 선택한 2개의 에지에 기초하여 출력 신호의 상승 에지 및 하강 에지를 생성한다. 예를 들면, 출력부 50은, 제1 지연 신호의 하강 에지에 따라 출력 신호의 상승 에지를 생성하고, 제2 지연 신호의 하강 에지에 따라 출력 신호의 하강 에지를 생성한다.
본 예에 있어서 출력부 50은, 제1 지연 신호에 기초하여 H 논리를 출력하고, 제2 지연 신호에 기초하여 L 논리를 출력하는 세트 리세트 래치 회로 52를 포함한다. 세트 리세트 래치 회로 52는, 제1 지연 신호의 하강 에지에 따라 H 논리를 정출력 단자 Q로부터 출력하고, 제2 지연 신호의 하강 에지에 따라 L 논리를 정출력 단자 Q로부터 출력한다. 또한, 세트 리세트 래치 회로 52의 부출력 단자/Q는, 정출력 단자 Q의 반전 신호를 출력한다. 이와 같은 구성에 의해, 출력부 50은, 제1 지연 회로 12에 있어서의 지연량과, 제2 지연 회로 18에 있어서의 차분에 따른 펄스폭을 가지는 출력 신호를 출력할 수 있다.
또한, 제1 펄서 26 및 제2 펄서 38은, 제1 지연 신호 및 제2 지연 신호를 수취하고, 제1 지연 신호와 제2 지연 신호가 동시에 세트 리세트 래치 회로 52를 동작시키지 않는 펄스폭으로서 세트 리세트 래치 회로 52에 공급하는 프리 펄서로서 기능한다. 제1 펄서 26은, 제1 지연 신호의 펄스폭을 조정하여 세트 리세트 래치 회로 52의 세트 단자/S에 공급하고, 제2 펄서 38은, 제2 지연 신호의 펄스폭을 조정하여 세트 리세트 래치 회로 52의 리세트 단자/R에 공급한다. 본 예에 있어서 세트 리세트 래치 회로 52는, 부논리 동작이기 위해, 제1 펄서 26 및 제2 펄서 38은, 펄스폭을 조정한 제1 지연 신호 및 제2 지연 신호를 반전하여 세트 리세트 래치 회로 52에 공급한다. 제1 펄서 26 및 제2 펄서 38의 구성은, 도 7에 있어서 설명한다.
또한, 출력부 50은, 프리 펄서가 출력하는 제1 지연 신호 및 제2 지연 신호를 각각 통과시키는 기능을 포함한다. 펄스폭 조정 회로 100이 전연 측정 동작 모드인 경우, 출력부 50은 제1 지연 신호를 통과시키고, 펄스폭 조정 회로 100이 후연 측정 동작 모드인 경우, 출력부 50은 제2 지연 신호를 통과시킨다. 이때 루프 수단 114(도 4 참조)는, 출력부 50이 통과시킨 제1 지연 신호 또는 제2 지연 신호를 수취하고, 당해 지연 신호의 펄스폭을 펄스 신호의 펄스폭과 실질적으로 동일한 펄스폭으로 조정하며, 제1 지연 회로 및 제2 지연 회로에 펄스 신호로서 입력한다.
그리고, 카운터 108(도 4 참조)은, 루프 수단 114가 제1 지연 신호를 루프시킨 경우의, 당해 루프에 있어서의 펄스를 계수하고, 연산부 110(도 4 참조)은, 카운터 108의 계수 결과에 기초하여, 루프 수단 114가 제1 지연 신호를 루프시킨 경우의 제1 루프 주기를 측정한다. 또한 유사하게 연산부 110은, 루프 수단 114가 제2 지연 신호를 루프시킨 경우의 제2 루프 주기를 측정한다. 그리고 연산부 110은, 제1 루프 주기와, 제2 루프 주기의 차분에 기초하여, 출력 신호의 펄스폭을 산출한다. 이와 같은 구성에 의해, 펄스폭 조정부 10이 생성하는 출력 신호의 펄스 폭을 측정할 수 있다.
도 6은, 실동작 모드시에 있어서의 펄스폭 조정부 10의 동작을 설명하는 도면이다. 또한, 제1 지연 회로 12 및 제2 지연 회로 18에, 도 6에 나타난 바와 같은 펄스 신호가 입력된다. 제1 지연 회로 12는, 펄스 신호를 지연량 Tpd1 만큼 지연시킨 제1 지연 신호를 출력하고, 제2 지연 회로 18은, 펄스 신호를 지연량 Tpd2 만큼 지연시킨 제2 지연 신호를 출력한다.
그리고, 제1 펄서 26은, 제1 지연 신호의 펄스폭을 조정한 신호의 반전 신호를, 제1 지연 신호의 하강 에지에 따라 출력하고, 제2 펄서 38은, 제2 지연 신호의 펄스폭을 조정한 신호의 반전 신호를, 제2 지연 신호의 하강 에지에 따라 출력한다.
그리고, 출력부 50은, 제1 펄서 26이 출력하는 신호의 하강 에지에 따라 H 논리가 되고, 제2 펄서 38이 출력하는 신호의 하강 에지에 따라 L 논리가 되는 출력 신호를 출력한다. 이와 같은 동작에 의해, 출력부 50은, 제1 지연 회로 12에 있어서의 지연량과, 제2 지연 회로 18에 있어서의 지연량의 차분에 따른 펄스폭을 가지는 출력 신호를 생성한다. 본 예에 있어서의 펄스폭 조정부 10에 의하면, 제1 지연 신호에 의해서 출력 신호의 상승 에지를 생성하고, 제2 지연 신호에 의해서 출력 신호의 하강 에지를 생성하고 있기 때문에, 고분해능의 제2 지연 회로 18의 지연 분해능으로 펄스폭을 제어할 수 있고, 또한 제2 지연 회로 18에 있어서의 오프셋 지연량보다 작은 펄스폭의 출력 신호를 생성할 수 있다. 또한, 출력 신호의 상승 에지 및 하강 에지를, 제1 지연 신호 및 제2 지연 신호의 에지 중, 변화의 방 향이 동일한 에지에 기초하여 생성하고 있기 때문에, 에지의 변화의 방향에 기초한 지연 오차의 영향을 저감하여, 정밀하게 펄스폭을 조정할 수 있다.
도 7은, 각각의 동작 모드시에 있어서의 제1 펄서 26의 동작을 설명하는 도면이다. 도 7(a)는, 실동작 모드시에 있어서의 제1 펄서 26의 동작을 설명하는 도면이고, 도 7(b)는, 전연 측정 동작 모드시에 있어서의 제1 펄서 26의 동작을 설명하는 도면이며, 도 7(c)는, 후연 측정 동작 모드시에 있어서의 제1 펄서 26의 동작을 설명하는 도면이다.
우선, 도 5를 이용하여 프리 펄서의 구성을 설명한다. 프리 펄서는 상술한 바와 같이 제1 펄서 26 및 제2 펄서 38을 포함한다. 제1 펄서 26은, 제1 논리곱 회로 28, 제2 논리곱 회로 32, 제3 논리곱 회로 36, 제3 지연 회로 34, 및 인버터 30을 포함한다. 제1 논리곱 회로 28은, 제1 지연 신호를 수취하고, 제1 제어 수단(도면에는 나타나 있지 않음)으로부터 수취하는 제1 제어 신호와의 논리곱의 반전 신호를 출력한다.
인버터 30은, 제1 지연 신호를 수취하고, 제1 지연 신호의 반전 신호를 출력한다. 제2 논리곱 회로 32는, 제1 지연 신호의 반전 신호를 수취하고, 제1 지연 수단으로부터 수취하는 제2 제어 신호와의 논리곱의 반전 신호를 출력한다. 제3 지연 회로 34는, 제2 논리곱 회로 32가 출력하는 신호를 지연시켜 출력한다. 또한, 제3 논리곱 회로 36은, 제1 논리곱 회로 28이 출력하는 신호와, 제3 지연 회로 34가 출력하는 신호와의 논리곱의 반전 신호를 출력한다.
여기서, 제1 제어 수단은, 펄스폭 조정 회로 100의 동작 모드에 따라, 제1 제어 신호 및 제2 제어 신호를 공급한다. 본 예에 있어서 제1 제어 수단은, 제1 펄서 26에, 펄스폭을 조정한 제1 지연 신호를 출력시킬 것인지, 펄스폭을 조정하지 않은 채 제1 지연 신호를 출력시킬 것인지, 또는 세트 리세트 래치 회로 52에 제2 지연 신호를 통과시키기 위한 신호를 출력시킬 것인지를 제어한다.
또한 제2 펄서 38은, 제4 논리곱 회로 40, 제5 논리곱 회로 44, 제6 논리곱 회로 48, 제4 지연 회로 46, 및 인버터 42를 포함한다. 제4 논리곱 회로 40은, 제2 지연 신호를 수취하고, 제2 제어 수단(도면에는 나타나 있지 않음)으로부터 수취하는 제3 제어 신호와의 논리곱의 반전 신호를 출력한다.
인버터 42는, 제2 지연 신호를 수취하고, 제2 지연 신호의 반전 신호를 출력한다. 제5 논리곱 회로 44는, 제2 지연 신호의 반전 신호를 수취하고, 제2 제어 수단으로부터 수취하는 제4 제어 신호와의 논리곱의 반전 신호를 출력한다. 제4 지연 회로 46은, 제5 논리곱 회로 44가 출력하는 신호를 지연시켜 출력한다. 또한, 제6 논리곱 회로 48은, 제4 논리곱 회로 40이 출력하는 신호와, 제4 지연 회로 46이 출력하는 신호와의 논리곱의 반전 신호를 출력한다.
여기서, 제2 제어 수단은, 펄스폭 조정 회로 100의 동작 모드에 따라, 제3 제어 신호 및 제4 제어 신호를 공급한다. 본 예에 있어서 제2 제어 수단은, 제2 펄서 38에, 펄스폭을 조정한 제2 지연 신호를 출력시킬 것인지, 펄스폭을 조정하지 않은 채 제2 지연 신호를 출력시킬 것인지, 또는 세트 리세트 래치 회로 52에 제1 지연 신호를 통과시키기 위한 신호를 출력시킬 것인지를 제어한다. 제1 제어 수단 및 제2 제어 수단은, 외부로부터 제어 신호를 수취하고, 각각 제1 펄서 26 및 제2 펄서 38에 공급하기 위한 단자이어도 좋다.
도 7(a)에 나타난 바와 같이, 펄스폭 조정 회로 100이 실동작 모드에서 동작하는 경우에는, 제1 제어 수단은, 제1 펄서 26에, 펄스폭을 조정한 제1 지연 신호를 출력시킨다. 즉, 제1 제어 수단은, 제1 제어 신호 및 제2 제어 신호로서 H 논리를 출력한다. 이 경우, 도 7(a)에 나타난 바와 같이, 제1 펄서 26의 제3 논리곱 회로 36은, 제1 지연 신호의 펄스폭을, 제3 지연 회로 34의 지연량에 따른 펄스폭으로 조정하여 출력한다.
이 경우, 제2 제어 수단은, 제2 펄서 38에, 펄스폭을 조정한 제2 지연 신호를 출력시킨다. 즉, 제2 제어 수단은, 제3 제어 신호 및 제4 제어 신호로서 H 논리를 출력한다. 이 경우, 제2 펄서 38의 동작은, 도 7(a)에 나타난 제1 펄서 26의 동작과 유사하고, 제2 지연 신호의 펄스폭을, 제4 지연 회로 46의 지연량에 따른 펄스폭으로 조정하여 출력한다.
또한 이 경우, 세트 리세트 래치 회로 52는, 제1 펄서 26 및 제2 펄서 38로부터, 펄스폭이 조정된 제1 지연 신호 및 제2 지연 신호를 수취하고, 정출력 단자 Q로부터 출력 신호를 출력한다. 또한, 출력부 50은, 세트 리세트 래치 회로 52의 정출력 단자 Q가 출력하는 신호와, 부출력 단자/Q가 출력하는 신호의 어느 하나를 선택하여 출력하는 선택부 60을 더 포함한다. 펄스폭 조정 회로 100이 실동작 모드에서 동작하는 경우, 선택부 60은 정출력 단자 Q가 출력하는 신호를 선택하여 가변 지연 회로 102에 출력한다. 이와 같은 동작에 의해, 펄스폭 조정 회로 100은, 펄스폭이 조정된 출력 신호를 외부로 출력한다.
또한, 도 7(b)에 나타난 바와 같이, 펄스폭 조정 회로 100이 전연 측정 동작 모드에서 동작하는 경우에는, 제1 제어 수단은, 제1 펄서 26에, 펄스폭을 조정하지 않은 채 제1 지연 신호를 출력시킨다. 제1 제어 수단이 제1 제어 신호 또는 제2 제어 신호의 일방을 H 논리로 출력하고, 제1 제어 신호 또는 제2 제어 신호의 타방을 L 논리로 출력함으로써, 제1 펄서 26에 펄스폭을 조정하지 않은 채 제1 지연 신호를 출력시킬 수 있다. 예를 들면, 제1 제어 수단은, 제1 제어 신호로서 H 논리를 출력하고, 제2 제어 신호로서 L 논리를 출력한다. 이 경우, 도 7(b)에 나타난 바와 같이, 제3 지연 회로 34의 출력은 H 논리로 고정되고, 제3 논리곱 회로 36은, 제1 지연 신호를 통과시킨다.
이 경우, 제2 제어 수단은, 제2 펄서 38에, 세트 리세트 래치 회로 52에 제1 지연 신호를 통과시키기 위한 신호를 출력시킨다. 즉, 제2 제어 수단은, 제3 제어 신호 및 제4 제어 신호로서 모두 L 논리를 출력한다. 이 경우의 제2 펄서 38의 동작은, 도 7(c)에 있어서 후술하는 제1 펄서 26의 동작과 유사하게 되고, 세트 리세트 래치 회로 52의 리세트 단자/R에, L 논리 고정의 신호를 공급한다.
또한 이 경우, 세트 리세트 래치 회로 52는, 세트 단자/S에 펄스폭이 조정되지 않은 제1 지연 신호가 공급되고, 리세트 단자/R에는 L 논리 고정의 신호가 공급된다. 이 경우, 세트 리세트 래치 회로 52의 정출력 단자 Q로부터는, 제1 지연 신호를 1회 반전한 신호가 출력되고, 부출력 단자/Q는, H 논리로 고정된다. 그리고, 선택부 60은, 세트 리세트 래치 회로 52의 정출력 단자 Q로부터 수취한 신호를 출력한다. 그리고 선택부 60이 출력한 제1 지연 신호는, 루프 수단 114에 의해 루프 되고, 연산부 110은, 제1 지연 신호를 루프시킨 제1 루프 주기를 연산한다.
또한, 도 7(c)에 나타난 바와 같이, 펄스폭 조정 회로 100이 후연 측정 동작 모드에서 동작하는 경우에는, 제1 제어 수단은, 제1 펄서 26에, 세트 리세트 래치 회로 52에 제2 지연 신호를 통과시키기 위한 신호를 출력시킨다. 본 예에 있어서 세트 리세트 래치 회로 52는 부논리 동작이기 위해, 제1 제어 수단은, 제1 펄서 26의 출력을 L 논리로 고정한다. 즉, 제1 제어 수단은, 제1 제어 신호 및 제2 제어 신호로서 L 논리를 출력한다. 이 경우, 도 7(c)에 나타난 바와 같이, 제1 논리곱 회로 28의 출력 및 제3 지연 회로 34의 출력은 H 논리로 고정되고, 제3 논리곱 회로 36의 출력도, L 논리로 고정된다.
이 경우, 제2 제어 수단은, 제2 펄서 38에, 펄스폭을 조정하지 않은 채 제2 지연 신호를 출력시킨다. 제2 제어 수단이 제3 제어 신호 또는 제4 제어 신호의 일방을 H 논리로 출력하고, 제3 제어 신호 또는 제4 제어 신호의 타방을 L 논리로 출력함으로써, 제2 펄서 38에 펄스폭을 조정하지 않은 채 제2 지연 신호를 출력시킬 수 있다. 예를 들면, 제2 제어 수단은, 제3 제어 신호로서 H 논리를 출력하고, 제4 제어 신호로서 L 논리를 출력한다. 이 경우의 제2 펄서 38의 동작은, 도 7(b)에 나타난 제1 펄서 26의 동작과 유사하게 되고, 제4 지연 회로 46의 출력은 H 논리로 고정되며, 제6 논리곱 회로 48은, 제2 지연 신호를 통과시킨다.
또한 이 경우, 세트 리세트 래치 회로 52는, 리세트 단자/R에 펄스폭이 조정되지 않은 제2 지연 신호가 공급되고, 세트 단자/R에는 L 논리 고정의 신호가 공급된다. 이 때문에, 세트 리세트 래치 회로 52의 정출력 단자 Q는, H 논리로 고정되 고, 부출력 단자/Q로부터는, 제2 지연 신호를 1회 반전한 신호가 출력된다. 그리고, 선택부 60은, 세트 리세트 래치 회로 52의 부출력 단자/Q로부터 수취한 신호를 출력한다. 그리고 선택부 60이 출력하는 제2 지연 신호는, 루프 수단 114에 의해 루프되고, 연산부 110은, 제2 지연 신호를 루프시킨 제2 루프 주기를 연산한다.
그리고, 연산부 110은, 제2 루프 주기와 제1 루프 주기의 차분에 기초하여, 펄스폭 조정부 10이, 실동작 모드시에 출력하는 출력 신호의 펄스폭을 산출한다. 제2 루프 주기와 제1 루프 주기의 차분은, 제2 지연 회로 18에 있어서의 제2 지연량과, 제1 지연 회로 12에 있어서의 제1 지연량의 차분과 같고, 이러한 지연량의 차분은, 실동작 모드시에 출력하는 출력 신호의 펄스폭과 같다. 이 때문에, 연산부 110은, 실동작 모드시에 출력하는 출력 신호의 펄스폭을 측정할 수 있다.
또한, 펄스폭 조정부 10은, 측정한 펄스폭이 원하는 펄스폭과 실질적으로 같아지도록, 제1 지연 회로 12 및 제2 지연 회로 18에 있어서의 각각의 지연량을 조정하는 수단을 더 포함하는 것이 바람직하다. 또한, 측정한 제1 지연량 및 제2 지연량이, 미리 정해진 지연량과 실질적으로 같아지도록, 제1 지연 회로 12 및 제2 지연 회로 18에 있어서의 각각의 지연량을 조정해도 좋다. 이와 같은 구성에 의해, 원하는 펄스폭으로 정밀하게 제어된 출력 신호를 생성할 수 있다.
또한, 본 예에 있어서의 펄스폭 조정부 10에 의하면, 제1 지연 신호 및 제2 지연 신호를 모두 1회 반전한 신호를 루프시켜, 루프 주기를 측정하기 위해, 가변 지연 회로 102 등의 루프 경로에 있어서의, 각각의 지연 신호의 지연량은 같다. 즉, 가변 지연 회로 102 등에 있어서, 신호의 에지의 방향에 의한 지연 오차가 생 기지 않는다. 이 때문에, 실동작 모드시에 출력하는 출력 신호의 펄스폭을 정밀하게 측정할 수 있고, 정밀하게 펄스폭을 조정한 출력 신호를 생성할 수 있다.
또한, 출력부 50은, 세트 리세트 래치 회로 52의 부출력 단자/Q와, 선택부 60의 사이에, 버퍼 58을 더 포함하는 것이 바람직하다. 실동작 모드에 있어서 제2 지연 신호에 따라 상기 출력 신호의 하강 에지를 생성하는 경로와, 후연 측정 동작 모드에 있어서 제2 지연 신호를 통과시키는 경로는 다르다. 즉, 실동작 모드시에 있어서는, 제2 지연 신호가 리세트 단자/R에 입력되고, 논리합 회로 56 및 논리합 회로 54를 동작시킴으로써, 제2 지연 신호에 따른 신호가 정출력 단자 Q로부터 출력된다. 이것에 대해, 후연 측정 동작 모드에 있어서는, 제2 지연 신호가 리세트 단자/R에 입력되고, 논리합 회로 56을 통과하여 부출력 단자/Q로부터 출력된다. 이 때문에, 실동작 모드시에 있어서의 경로와, 후연 측정 동작 모드시에 있어서의 경로가 다르고, 스큐가 생긴다. 당해 스큐는, 펄스폭 측정에 있어서 미소(微小)한 오차를 생기게 한다. 버퍼 58은, 당해 스큐를 저감시키기 위한 지연 수단으로서 기능한다. 이와 같은 구성에 의해, 더욱 정밀하게 펄스폭을 측정할 수 있다.
도 8은, 펄스폭 조정 회로 100을 이용한 펄스폭 조정 방법의 일례를 나타내는 흐름도이다. 당해 펄스폭 조정 방법은, 도 4 내지 도 7에 있어서 설명한 펄스폭 조정 회로 100의 모든 기능을 이용하여, 펄스폭의 조정 및 펄스폭의 측정을 행하여도 좋다. 본 예에 있어서는, 펄스폭의 조정을 행하는 예를 설명한다.
우선, 제1 지연 단계 S202에 있어서, 펄스폭 조정 회로 100에 주어진 펄스 신호를 지연시킨 제1 지연 신호를 생성한다. S202는, 도 5에 있어서 설명한 제1 지연 회로 12를 이용하여 행하여도 좋다.
다음으로, 제2 지연 단계 S204에 있어서, 제1 지연 단계와 다른 지연량으로 펄스 신호를 지연시킨 제2 지연 신호를 생성한다. S204는, 도 5에 있어서 설명한 제2 지연 회로 18을 이용하여 행하여도 좋다.
그리고, 출력 단계 S206에 있어서, 제1 지연 단계에 있어서의 지연량과 제2 지연 단계에 있어서의 지연량의 차분에 따른 펄스폭을 가지는 출력 신호를, 제1 지연 신호와 제2 지연 신호에 기초하여 생성한다. S206은, 도 5에 있어서 설명한 출력부 50을 이용하여 행하여도 좋다.
본 예에 있어서의 펄스폭 조정 방법에 의하면, 고분해능의 제2 지연 회로 18의 지연 분해능으로 펄스폭을 제어할 수 있고, 또한 제2 지연 회로 18에 있어서의 오프셋 지연량보다 작은 펄스폭의 출력 신호를 생성할 수 있다.
또한, 도 4 내지 도 7에 있어서 설명한 펄스폭 조정 회로 100은, 예를 들면 반도체 회로를 시험하는 반도체 시험 장치에 있어서, 시험 타이밍을 규정하는 타이밍 신호 발생 회로로서 이용해도 좋다.
도 9는, 반도체 회로 450을 시험하는 반도체 시험 장치 400의 구성의 일례를 나타내는 도면이다. 반도체 시험 장치 400은, 패턴 발생기 410, 타이밍 신호 발생 회로 420, 파형 성형기 430, 및 판정기 440을 포함한다.
패턴 발생기 410은, 반도체 회로 450을 시험하는 시험 패턴을 생성한다. 시험 패턴은, 예를 들면 1/0의 패턴으로 나타나는 디지털 신호이다. 파형 성형기 420은, 시험 패턴을 수취하고, 수취한 시험 패턴에 기초하여, 반도체 회로 450에 공급하는 시험 신호를 성형한다. 예를 들면, 파형 성형기 420은, 주어진 타이밍 신호에 동기하여, 시험 패턴의 디지털 값에 따른 전압 레벨을 나타내고, 타이밍 신호와 실질적으로 동위상의 시험 신호를 생성한다.
타이밍 신호 발생 회로 430은, 주어진 펄스 신호의 펄스폭을 소정의 펄스폭으로 조정하고, 펄스 신호의 각각의 펄스를 소정의 위상으로 지연시킨 타이밍 신호를, 파형 성형기 420에 공급한다. 예를 들면, 펄스 신호는, 시험 사이클과 실질적으로 동일한 주기를 갖는 레이트 신호이고, 타이밍 신호 발생 회로 430은, 펄스 신호의 각각의 펄스의 펄스폭을 소정의 펄스폭으로 조정하며, 펄스 신호의 각각의 펄스의 위상을 각각의 원하는 위상으로 제어한다.
타이밍 신호 발생 회로 430은, 도 4 내지 도 7에 있어서 설명한 펄스폭 조정 회로 100과 동일한 기능 및 구성을 포함해도 좋다. 이 경우, 펄스폭 조정부 10에 있어서, 펄스 신호의 각각의 펄스의 펄스폭을 조정하고, 가변 지연 회로 102에 있어서, 각각의 펄스의 위상을 제어한다.
판정기 440은, 반도체 회로 450이 출력하는 출력 신호에 기초하여, 반도체 회로 450의 양부를 판정한다. 예를 들면 판정기 440은, 패턴 발생기 410으로부터 주어진 기대값 신호와, 당해 출력 신호를 비교함으로써, 반도체 회로 450의 양부를 판정한다.
본 예에 있어서의 반도체 시험 장치 400에 의하면, 도 4 내지 도 7에 있어서 설명한 바와 같이, 타이밍 신호의 펄스폭을 정밀하게 제어할 수 있다. 이 때문에, 반도체 회로 450의 시험을 정밀하게 행할 수 있다.
이상, 본 발명을 실시의 형태를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 가하는 것이 가능하다는 것이 당업자에게 명백하다. 그러한 다양한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 특허청구범위의 기재로부터 명백하다.
이상으로부터 명백한 바와 같이, 고분해능의 펄스폭으로, 또한 지연 회로에 있어서의 오프셋 지연량보다 작은 펄스폭의 출력 신호를 생성할 수 있다. 또한, 출력 신호의 펄스폭을 정밀하게 측정할 수 있다.

Claims (13)

  1. 주어진 펄스 신호의 펄스폭을 조정한 출력 신호를 출력하는 펄스폭 조정 회로에 있어서,
    상기 펄스 신호를 지연시킨 제1 지연 신호를 출력하는 제1 지연 회로와,
    상기 제1 지연 회로와 다른 지연량으로 상기 펄스 신호를 지연시킨 제2 지연 신호를 출력하는 제2 지연 회로와,
    상기 제1 지연 회로에 있어서의 지연량과 상기 제2 지연 회로에 있어서의 지연량의 차분에 따른 펄스폭을 갖는 상기 출력 신호를, 상기 제1 지연 신호와 상기 제2 지연 신호에 기초하여 출력하는 출력부를 포함하고,
    상기 제2 지연 회로의 지연 분해능은 상기 제1 지연 회로의 지연 분해능보다 높은 펄스폭 조정 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 출력부는, 변화의 방향이 동일하게 되는 에지를 상기 제1 지연 신호 및 상기 제2 지연 신호의 각각으로부터 선택하고, 선택한 2개의 에지에 기초하여 상기 출력 신호의 상승 에지 및 하강 에지를 생성하는 펄스폭 조정 회로.
  4. 제1항에 있어서,
    상기 출력부는, 상기 제1 지연 신호에 기초하여 H 논리를 출력하고, 상기 제2 지연 신호에 기초하여 L 논리를 출력하는 세트 리세트 래치 회로를 포함하며,
    상기 펄스폭 조정 회로는,
    상기 제1 지연 신호 및 상기 제2 지연 신호를 수취하고, 상기 제1 지연 신호와 상기 제2 지연 신호가 동시에 상기 세트 리세트 래치 회로를 동작시키지 않는 펄스폭으로서 실질적으로 동일한 크기의 펄스폭으로, 상기 제1 지연 신호와 상기 제2 지연 신호의 펄스폭을 조정하여 상기 세트 리세트 래치 회로에 공급하는 프리 펄서를 더 포함하는 펄스폭 조정 회로.
  5. 제4항에 있어서,
    상기 펄스폭 조정 회로는, 상기 출력 신호의 펄스폭을 측정하는 측정부를 더 포함하고,
    상기 출력부는, 상기 프리 펄서가 출력하는 상기 제1 지연 신호 및 상기 제2 지연 신호를 각각 통과시키는 기능을 더 포함하며,
    상기 측정부는,
    상기 출력부가 통과시킨 상기 제1 지연 신호 또는 상기 제2 지연 신호를 수취하고, 당해 지연 신호의 펄스폭을 상기 펄스 신호의 펄스폭과 실질적으로 동일한 펄스폭으로 조정하며, 상기 제1 지연 회로 및 제2 지연 회로에 상기 펄스 신호로서 입력하는 루프 수단과,
    상기 루프 수단이 상기 제1 지연 신호를 루프시킨 경우의 제1 루프 주기와, 상기 루프 수단이 상기 제2 지연 신호를 루프시킨 경우의 제2 루프 주기를 측정하는 주기 측정부와,
    상기 제1 루프 주기와, 상기 제2 루프 주기의 차분에 기초하여, 상기 출력 신호의 펄스폭을 산출하는 연산부를 포함하는 펄스폭 조정 회로.
  6. 제5항에 있어서,
    상기 프리 펄서는,
    상기 제1 지연 신호의 펄스폭을 조정하는 제1 펄서와,
    상기 제2 지연 신호의 펄스폭을 조정하는 제2 펄서와,
    상기 제1 펄서에, 펄스폭을 조정한 상기 제1 지연 신호를 출력시킬 것인지, 펄스폭을 조정하지 않은 채, 상기 제1 지연 신호를 출력시킬 것인지, 또는 상기 세트 리세트 래치 회로에 상기 제2 지연 신호를 통과시키기 위한 신호를 출력시킬 것인지를 제어하는 제1 제어 수단과,
    상기 제2 펄서에, 펄스폭을 조정한 상기 제2 지연 신호를 출력시킬 것인지, 펄스폭을 조정하지 않은 채, 상기 제2 지연 신호를 출력시킬 것인지, 또는 상기 세트 리세트 래치 회로에 상기 제1 지연 신호를 통과시키기 위한 신호를 출력시킬 것인지를 제어하는 제2 제어 수단을 포함하는 펄스폭 조정 회로.
  7. 제6항에 있어서,
    상기 펄스폭 조정 회로는, 외부로 출력하기 위한 상기 출력 신호를 생성하는 실동작 모드와, 상기 제1 루프 주기를 측정하는 전연(前緣) 측정 동작 모드와, 상기 제2 루프 주기를 측정하는 후연(後緣) 측정 동작 모드를 포함하고,
    상기 펄스폭 조정 회로가 상기 실동작 모드에서 동작하는 경우에,
    상기 제1 제어 수단은, 상기 제1 펄서에, 펄스폭을 조정한 상기 제1 지연 신호를 출력시키고,
    상기 제2 제어 수단은, 상기 제2 펄서에, 펄스폭을 조정한 상기 제2 지연 신호를 출력시키며,
    상기 펄스폭 조정 회로가 상기 전연 측정 동작 모드에서 동작하는 경우에,
    상기 제1 제어 수단은, 상기 제1 펄서에, 펄스폭을 조정하지 않은 채 상기 제1 지연 신호를 출력시키고,
    상기 제2 제어 수단은, 상기 제2 펄서에, 상기 세트 리세트 래치 회로에 상기 제1 지연 신호를 통과시키기 위한 신호를 출력시키며,
    상기 펄스폭 조정 회로가 상기 후연 측정 동작 모드에서 동작하는 경우에,
    상기 제1 제어 수단은, 상기 제1 펄서에, 상기 세트 리세트 래치 회로에 상기 제2 지연 신호를 통과시키기 위한 신호를 출력시키고,
    상기 제2 제어 수단은, 상기 제2 펄서에, 펄스폭을 조정하지 않은 채 상기 제2 지연 신호를 출력시키는 펄스폭 조정 회로.
  8. 제7항에 있어서,
    상기 세트 리세트 래치 회로는, 상기 실동작 모드에 있어서 상기 제2 지연 신호에 따라 상기 출력 신호의 하강 에지를 생성하는 경로와, 상기 후연 측정 동작 모드에 있어서 상기 제2 지연 신호를 통과시키는 경로의 스큐(skew)를 저감하기 위한 지연 수단을, 상기 제2 지연 신호를 통과시키는 경로에 포함하는 펄스폭 조정 회로.
  9. 제8항에 있어서,
    상기 제1 펄서는,
    상기 제1 지연 신호를 수취하고, 상기 제1 제어 수단으로부터 수취하는 제1 제어 신호와의 논리곱의 반전 신호를 출력하는 제1 논리곱 회로와,
    상기 제1 지연 신호의 반전 신호를 수취하고, 상기 제1 제어 수단으로부터 수취하는 제2 제어 신호와의 논리곱의 반전 신호를 출력하는 제2 논리곱 회로와,
    상기 제2 논리곱 회로가 출력하는 신호를 지연시키는 제3 지연 회로와,
    상기 제1 논리곱 회로가 출력하는 신호와, 상기 제3 지연 회로가 출력하는 신호와의 논리곱의 반전 신호를 출력하는 제3 논리곱 회로를 포함하고,
    상기 제1 제어 수단은,
    상기 펄스폭 조정 회로가 상기 실동작 모드에서 동작하는 경우에, 상기 제1 제어 신호 및 상기 제2 제어 신호로서 H 논리를 출력하고,
    상기 펄스폭 조정 회로가 상기 후연 측정 동작 모드에서 동작하는 경우에, 상기 제1 제어 신호 및 상기 제2 제어 신호로서 L 논리를 출력하며,
    상기 펄스폭 조정 회로가 상기 전연 측정 동작 모드에서 동작하는 경우에, 상기 제1 제어 신호 또는 상기 제2 제어 신호의 일방으로서 H 논리를 출력하고, 상기 제1 제어 신호 또는 상기 제2 제어 신호의 타방으로서 L 논리를 출력하는 펄스폭 조정 회로.
  10. 제8항에 있어서,
    상기 제2 펄서는,
    상기 제2 지연 신호를 수취하고, 상기 제2 제어 수단으로부터 수취하는 제3 제어 신호와의 논리곱의 반전 신호를 출력하는 제4 논리곱 회로와,
    상기 제2 지연 신호의 반전 신호를 수취하며, 상기 제2 제어 수단으로부터 수취하는 제4 제어 신호와의 논리곱의 반전 신호를 출력하는 제5 논리곱 회로와,
    상기 제5 논리곱 회로가 출력하는 신호를 지연시키는 제4 지연 회로와,
    상기 제4 논리곱 회로가 출력하는 신호와, 상기 제4 지연 회로가 출력하는 신호와의 논리곱의 반전 신호를 출력하는 제6 논리곱 회로를 포함하고,
    상기 제2 제어 수단은,
    상기 펄스폭 조정 회로가 상기 실동작 모드에서 동작하는 경우에, 상기 제3 제어 신호 및 상기 제4 제어 신호로서 H 논리를 출력하며,
    상기 펄스폭 조정 회로가 상기 후연 측정 동작 모드에서 동작하는 경우에, 상기 제3 제어 신호 또는 상기 제4 제어 신호의 일방으로서 H 논리를 출력하고, 상기 제3 제어 신호 또는 상기 제4 제어 신호의 타방으로서 L 논리를 출력하며,
    상기 펄스폭 조정 회로가 상기 전연 측정 동작 모드에서 동작하는 경우에, 상기 제3 제어 신호 및 상기 제4 제어 신호로서 L 논리를 출력하는 펄스폭 조정 회로.
  11. 펄스폭 조정 회로를 사용하여 주어진 펄스 신호의 펄스폭을 조정한 출력 신호를 출력하는 펄스폭 조정 방법에 있어서,
    상기 펄스 신호를 지연시킨 제1 지연 신호를 생성하는 제1 지연 단계와,
    상기 제1 지연 단계와 다른 지연량으로 상기 펄스 신호를 지연시킨 제2 지연 신호를 생성하는 제2 지연 단계와,
    상기 제1 지연 신호와 상기 제2 지연 신호에 기초하여, 상기 제1 지연 단계에 있어서의 지연량과 상기 제2 지연 단계에 있어서의 지연량의 차분에 따른 펄스폭을 갖는 상기 출력 신호를 생성하는 출력 단계를 포함하고,
    상기 제2 지연 단계에서는, 상기 제1 지연 단계에서보다 높은 지연 분해능으로 상기 펄스 신호를 지연시키는 펄스폭 조정 방법.
  12. 제11항에 있어서,
    상기 제1 지연 단계에 있어서의 지연량을 측정하는 전연(前緣) 측정 동작 단계와,
    상기 제2 지연 단계에 있어서의 지연량을 측정하는 후연(後緣) 측정 동작 단계와,
    상기 전연 측정 동작 단계, 및 상기 후연 측정 동작 단계에서 측정한 각각의 상기 지연량에 기초하여, 상기 제1 지연 단계 및 상기 제2 지연 단계에 있어서의 각각의 상기 지연량을 조정하는 지연량 조정 단계를 더 포함하고,
    상기 출력 단계는, 상기 지연량 조정 단계에서 상기 지연량을 조정한 후에, 상기 출력 신호를 외부로 출력하는 펄스폭 조정 방법.
  13. 반도체 회로를 시험하는 반도체 시험 장치에 있어서,
    상기 반도체 회로를 시험하는 시험 패턴을 생성하는 패턴 발생기와,
    상기 시험 패턴에 기초하여, 상기 반도체 회로에 공급할 시험 신호를 성형하는 파형 성형기와,
    상기 시험 신호의 위상을 규정하는 타이밍 신호를 상기 파형 성형기에 공급하는 타이밍 신호 발생 회로와,
    상기 반도체 회로가 출력하는 출력 신호에 기초하여, 상기 반도체 회로의 양부를 판정하는 판정기를 포함하고,
    상기 타이밍 신호 발생 회로는, 주어진 펄스 신호의 펄스폭을 조정한 타이밍 신호를 출력하는 펄스폭 조정 회로로서,
    상기 펄스 신호를 지연시킨 제1 지연 신호를 출력하는 제1 지연 회로와,
    상기 제1 지연 회로와 다른 지연량으로 상기 펄스 신호를 지연시킨 제2 지연 신호를 출력하는 제2 지연 회로와,
    상기 제1 지연 회로에 있어서의 지연량과 상기 제2 지연 회로에 있어서의 지연량의 차분에 따른 펄스폭을 갖는 상기 타이밍 신호를, 상기 제1 지연 신호와 상기 제2 지연 신호에 기초하여 출력하는 출력부를 포함하고,
    상기 제2 지연 회로의 지연 분해능은 상기 제1 지연 회로의 지연 분해능보다 높은 반도체 시험 장치.
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