CN103618501A - 基于fpga的交流采样同步倍频器 - Google Patents

Abstract

本发明涉及一种基于FPGA的交流采样同步倍频器。为了保证电能质量监测***中电力参数的准确性，需要对其进行交流采样。而在交流采样中，需要进行同步倍频。传统的由锁相环CD4046做成的频率跟踪电路来进行倍频，很难进行倍频倍数的改变。本文利用verilogHDL语言，针对传统倍频电路的限制，通过计数分频的方式实现了抖动信号源、任意低频、任意高倍的倍频算法。最后通过matlab仿真，以及提供的FPGA器件搭建硬件电路后，用示波器测试，都证实了算法的正确性可用性。本发明兼容性好，可移植性强，适用于各种需要倍频信号的场合，成本低经济效益好。

Description

基于FPGA的交流采样同步倍频器

技术领域

本发明涉及基于FPGA的任意倍频算法和误差补偿算法两部分。尤其是误差补偿算法中，实现了对截断误差部分的全部补偿。 

背景技术

随着电力***的快速发展，电网的容量、结构都在发生巨大的变化，仪器仪表行业也在不断的进行改进。在电能质量监测中，对基本电力参数采样和计算的方法一般有两种，分别是交流采样法和直流采样法。直流采样法对采样值只做一次比例变换，其测量精度受限较多，误差大，不稳定，所以通常要想获得高精度高稳定性的电参数，需要进行交流采样。 

交流采样是按一定的规律对信号的瞬时值进行采样，按照采样的基本定理，采样频率需要高于被测信号最高频率的2倍以上。在电力***中常用的是同步交流采样。传统的用硬件实现同步采样是使用专门的硬件电路产生同步于被测信号的同步脉冲。应用锁相环芯片CD4046实现同步等间隔采样很难对倍频倍数进行随意的改变。 

为了解决这样一个问题，本发明提供了一种基于FPGA的任意倍频算法。本发明采用了FPGA基准时钟比较大的特点，利用大时钟分频来得到输入信号倍频的方式，并将非整数分频截取的余数部分，实现了全部补偿。本发明可以实现倍频倍数的任意改变，而且精度较高，可用性强，可以应用于多种需要倍频的场合。 

发明内容

为了解决倍频***中倍频倍数无法轻易改变，以及对输入信号源频率的要求等问题，本发明提供了一种基于FPGA的任意倍频算法。它由同步模块、计数器模块，除法模块和补偿模块四部分构成。 

所述的同步模块负责将输入信号与***时钟信号同步，其中输入信号为需要倍频的初始信号，同步模块使输入信号与***的时钟信号起始点在同一时刻，即使有误差，误差也在一个***时钟周期之内。所述的计数器模块接收同步后的信号，以***时钟为基准，对输入时钟信号进行计数。换句话说就是看看在输入信号的一个周期内，包含了多少个***时钟信号周期。所述的除法模块利用计数器计数完成后的计数值，同时将倍频倍数以及***时钟信号以及计数值一并送入其中，除法模块根据计数值和倍频倍数进行一系列的算法流程后输出倍频后的信号。所述的补偿模块根据倍频后信号的截断误差对余数进行适当的补偿，从而减小截断误差带来的影响。 

本发明采用了双输入单输出方式，两个输入信号分别是将要倍频的原始信号和***的时钟信号，单输出就是倍频后将要使用的信号。利用verilog HDL语言，经过FPGA内部复杂的逻辑门，获得需要输出信号。本发明实现了抖动信号源，任意低频输入信号倍频和任意高倍数（倍频后的信号频率不超过基准时钟频率）倍频。本发明兼容性好，可移植性强，适用于各种需要倍频的场合。 

附图说明

图1是交流同步采样倍频算法结构图。 

具体实施方式

具体实施方式参照附图1，首先将输入信号和***时钟信号进行同步预处理，使得输入信号和***时钟同步，其中输入信号为需要倍频的初始信号，同步模块使输入信号与***的时钟信号起始点在同一时刻，即使有误差，误差也在一个***时钟周期之内。同步后的信号送入计数器，以***时钟为基准，对输入时钟信号进行计数。换句话说就是看看在输入信号的一个周期内，包含了多少个***时钟信号周期。举个例子，假设***的时钟信号为5MHz，那么***时钟周期大概为2ns，输入信号为50Hz，其周期为0.02s。单纯从数字上可以看出，一个输入信号周期中，包含了10⁵个***时钟周期。所以在输入信号的两个上升沿之间，计数器计数值也应为10⁵。 

一个输入信号包含的***时钟周期数是一个固定不变的数，因此倍频后的输出信号包含的***时钟周期数也应该是一个固定不变的数^[4]。以上例为例，假设倍频倍数为100倍，那么输出信号包含的***时钟周期个数就应该为10³个。 

    计数器计数完成后将倍频倍数、***时钟信号以及计数值同时送入除法模块，除法模块根据计数值和倍频倍数进行一系列的算法流程后输出倍频后的信号。从原理可以看出，输入信号倍频后的频率不可能大于***时钟频率，因为本算法对输入时钟频率的倍频问题最终归结为对***时钟信号的分频问题。若倍频倍数为K，首先以***时钟为基准对输入信号的两个上升沿之间进行计数，得到一个输入信号周期的计数值N，要得到倍频K倍后的信号，则以N/K个数（取整数）作为下一个周期***时钟的分频系数，将此值称为分频计数字，记为[N/K]。下面详细说明分频计数字的推导。 

考虑到输入信号的抖动性，分频计数字并不是一个稳定不变的数字。随着输入信号的抖动，分频计数字也会在一个数值范围内进行波动。假设电网频率波动在10%以内的话，则输入信号频率范围在45Hz~55Hz之间。在一个输入信号周期内，理论上最多能采到***时钟的个数为10⁵×（1+10%）=110000，最少能采到的***时钟个数为10⁵×（1-10%）=90000。若要倍频1024倍的话，则分频计数字的值应该在90000/1024=87.89到110000/1024=107.42之间。这里我们取整数作为下一周期的分频计数字。对于余数部分的处理，在下面的补偿算法中予以详细介绍。 

根据算法，输入信号一个周期的计数值N除以倍频系数K后得到的整数值作为下一周期的分频系数，故下一个周期输出信号包含K个间隔相等的脉冲。由于标准的***时钟不变，上一周期输入信号频率的抖动会直接导致计数器值的变化，故本周期的输出信号只与上一周期的输入信号有关。由于每次的分频计数字都是取N/K的整数部分，可以看出误差主要来源于取整后的截断误差。传给分频器的值[N/K]([K]表示取不大于K的整数)总是小于等于N/K的真实值。设余数L=Mod(N/K)，那么L一定在0到K-1之间。所以倍频的倍数越大，则[N/K]的值越小，余数L越大，这样就会出出现L>[N/K]的情况，这样一来倍频倍数就会大于K。参照2.2中的例子，假设此时输入信号频率为45Hz，计数器在输入信号一个周期内采样值为N=110000，对于1024倍分频，则[N/K]=107，余数是432，大于得到的商107，若此时在下一周期按107分频的话，那么实际上得到的脉冲个数为[110000/107]=1028>1024。考虑到最极端的情况下，余数L=K-1，此时输出频率最大为： 

         （1）

其中为***时钟频率，若理想的输出频率为

，那么最大的相对误差为

                                 （2）

从（2）可以看出，当N一定时，K越大，相对误差越大。特别的，这样进行截断分频输出的算法误差是存在累计的，随着时间的推移，累计误差造成的影响会越来越大。

由以上可知，倍频后信号的输出误差主要来源于截断误差，因此提出在倍频器中引入一补偿算法，对余数进行适当的补偿，从而减小截断误差带来的影响^[9]。其基本思想为，将上一周期余数以1为单位补偿于下一周期的脉冲中。举个例子来说，若在上一周期得到的商[N/K]=M，余数为L，则在下一周期的前L个脉冲中，每个脉冲宽度为M+1，从L到K个脉冲，每个脉冲宽度为M，这样就能实现对余数L的全部补偿。举例如下： 

脉冲序列：脉冲1 … 脉冲L 脉冲L+1 … 脉冲n

脉冲宽度：M+1 …   M+1    M   …   M

与无补偿电路的倍频算法相比，输出的脉冲将延至一个***时钟周期。假设极端情况下，余数L=K-1，那么输出脉冲的频率至多为

   （3）

最大相对误差为：

                                             （4）

由此可以看出，经过补偿后的电路，其误差与倍频倍数K无关，不存在误差累计，解决了传统无补偿倍频***中误差累计的缺点。

 本发明采用可编程器件FPGA作为载体，利用verilog HDL语言对其进行编程。通过四个模块的相互协作，实现了抖动信号源任意低频，任意高倍的倍频输出信号。本发明兼容性好，可移植性强，成本低经济效益好。 

  

Claims (4)

1.一种基于FPGA的交流采样同步倍频器，它包括同步倍频算法和误差补偿两部分，其特征是可以实现任意低频率抖动信号源的任意倍数倍频（倍频后频率不超过FPGA时钟频率），经过补偿后的误差可以控制在0.1%以内，它包括四个主要模块，分别是同步模块，计数器模块，除法模块和补偿模块。

2.根据权利要求1所述的同步倍频器，其倍频算法是从FPGA***基准时钟分频得来的。

3.根据权利要求1所述的同步倍频器，其补偿算法是根据余数不同，选择相应的余数的脉冲，分别增加一个宽度，进行的全部补偿。

4.根据权利要求1所述的的同步倍频器，其计数器模块是以***时钟为基准对输入原始信号在一个周期内进行计数。

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