CN101771400B - 用于连续单元中建立/保持表征的方法和*** - Google Patents

Abstract

本发明提供了一种片上逻辑单元时序表征(characterization)电路，以及一种导出顺序单元上的建立(setup)/保持表征的方法和一种表征逻辑单元的传播时延的方法。要被表征建立/保持时间的连续单元彼此靠近地复制形成。第一时钟信号在第一连续单元的第二时钟信号的转换时被采样，建立时间通过第一时序的输出信号中的状态转换来确定。第二时钟信号在另一个连续单元的第一时钟信号的转换时被采样，保持时间通过第二连续单元的输出信号中的状态转换来确定。

Description

用于连续单元中建立/保持表征的方法和***

技术领域

本发明一般涉及集成电路，更具体地涉及用于集成电路中连续单元的建立(setup)/保持时间表征的方法和***。 

背景技术

在设计高级数字集成电路(IC)时，设计者通常会依靠电子设计自动化(EDA)软件来帮助创建电路原理设计，其包括数百万或数千万的独立元件连接到一起完成高复杂度的电路功能。这样的器件包括，除其他以外，基本逻辑单元来完成基本逻辑功能。这些基本逻辑单元可以是组合单元，如逻辑门、加法器和连续单元，如触发器、锁存器和存储器。这些基本逻辑单元的信息代表性地存储在标准单元库中，其可以包括数千个可用于实现高级IC设计的基本逻辑单元。这些基本逻辑单元也一般称为设计库单元。 

代表性地，库单元信息包括单元传播时延、单元管脚电容、单元输出摆动等等。对于连续单元，如寄存器和锁存器，库单元信息也包括建立和保持时间条件。时间信息如单元传播时延和建立/保持时间条件代表性地存储在单元时间库中。单元时间库中的数据的精度是确定特定的电路设计可以运行的全部时间性能的重要因素。例如，连续单元的建立和保持时间条件用于验证同步电路设计的时间。如果时间约束的表征是不准确的，那么结果非常可能是幸运或麻烦的。幸运的情况下可以导致某个制造出的电路失效，然而麻烦的情况可能导致不必要的电路性能降低，使得它更难达到目标频率。 

图1为了描述建立/保持时间条件和传输延迟(有时也称为单元时间弧)的目的示出了简化D触发器10。简化D触发器10包括数据输入端D、时钟输入端CK和输出端Q。建立时间条件(Ts)为在时钟信号CK的时钟采 样沿到达之前数据在数据输入管脚D上有效(如稳定)所需要的最小时间期限。这个条件的原因是信号的传播速度依赖于传播它的介质。特别对于D触发器，由于在D触发器的输入管脚处的杂散电容充电所需要的时间，这个条件是必要的，因此需要数据比特在时钟沿到达之前处于数据输入管脚D。 

保持时间(Th)可以被看作建立时间关于参考时钟沿的倒数。保持时间条件为在参考时钟沿之前数据在数据输入管脚D有效(如稳定)所需要的最小时间期限，为了保证在参考沿获取的输入数据不发生变化。该条件对于保证数据比特D持续保持时间对于用于有源器件的内部晶体管切换状态足够长是必要的。 

传播时延(Tpd)作为不能立即切换状态的有源器件和输入信号通过它的输入路径到达输出路径的时间延迟的组合而发生。切换时间是传播时延的代表性原因。传播时延一般由逻辑单元(组合的或时序的)在输入改变之后改变状态所耗费的时间的总量来表示。 

表征用于连续单元的建立/保持时间的一般方法代表性地在多个连续单元上进行，因为单个连续单元上的建立/保持时间代表性的非常小，并且单个连续单元上的建立/保持时间表征精度被现存的表征建立的测量误差所限制。为了检测信号沿和检验延迟的信号沿位置，代表性地采用复杂的模拟表征电路，其需要增加IC衬底面积。现有的表征建立的另一个问题在于，表征精度限制于被表征的多个连续单元的工艺、工作电压和工作温度之间的偏差。现有的表征建立的这些以及其他的问题限制了表征精度在数十微微秒范围之上。 

发明内容

为了减少IC衬底面积，并且为了使表征精度不限制在数十微微秒范围之上，提出了本发明。本发明的优选的实施例总地解决或避开了上述以及其他的问题，并且达到了期望的技术效果，本发明提供了一种导出连续单元上的建立/保持表征的方法和一种表征逻辑单元的传播时延的方法。 

根据本发明的优选的实施例，一种在集成电路元件中建立和保持表征(characterization)的方法，包括生成第一和第二周期信号的步骤，所述第 一周期信号的频率大于所述第二周期信号。该方法还包括将第一周期信号耦合到第一连续单元的时钟管脚，将第二周期信号耦合到第一连续单元的数据输入管脚，以使第二周期信号在第一连续单元的第一周期信号的转换时被采样。该方法进一步包括将第一周期信号耦合到第二连续单元的数据输入管脚，将第二周期信号耦合到第二连续单元的时钟管脚，以使第一周期信号在第二连续单元的第二周期信号的转换时被采样，其中第二连续单元与第一连续单元基本相同。该方法进一步包括根据第一连续单元的输出信号的第一状态转换确定第一建立时间，根据第二连续单元的输出信号的第一状态转换确定第一保持时间。 

根据本发明的另一个优选的实施例，一种用于集成电路单元表征的方法，包括提供具有交叉连接的输入的第一和第二连续单元，第一和第二连续单元基本相同，其中第一连续单元的时钟输入连接到第二连续单元的数据输入，以形成第一节点。第二连续单元的时钟输入连接到第一连续单元的数据输入，以形成第二节点。该方法还包括为第一节点提供第一周期信号和为第二节点提供第二周期信号，其中第一和第二周期信号同时由触发信号激发。该方法进一步包括检测第一连续单元的输出信号的第一状态转换，获取直到第一连续单元的第一状态转换为止第一周期信号经过的周期的第一数目，检测第二连续单元的输出信号的第二状态转换，获取直到第二连续单元的第二状态转换为止第二周期信号经过周期的第二数目。 

根据本发明的又一个优选的实施例，提提供了一种用于集成电路单元时序表征电路的***，包括用于生成第一时钟信号的第一电路，用于生成第二时钟信号的第二电路，第二时钟信号的频率大于第一时钟信号的频率。该***还包括用于同时激发第一和第二时钟信号的触发电路，用于调整第一和第二时钟信号之间的相位的预置电路。该***进一步包括第一连续单元，其中第一时钟信号在第二时钟信号的转换时被采样，以及第二连续单元，其中第二时钟信号在第一时钟信号的转换时被采样。该***进一步包括用于检测第一连续单元的输出信号的第一状态转换的第一取数单元，和用于计数直到第一连续单元的输出信号的第一状态转换为止第二时钟信号经过周期的第一数目的第一计数器。该***另外包括用于检测第二连续单 元的输出信号的第二状态转换的第二取数单元，和用于计数直到第二连续单元的输出信号的第二状态转换为止第一时钟信号经过周期的第二数目的第二计数器。 

根据本发明，表征***显著简化了，需要较少的芯片面积。并且，本发明的表征***提供了完全数字化的表征结果，从而改进了表征精度和效率。 

附图说明

为了更加全面的理解本发明及其有益效果，以下结合附图进行说明，其中： 

图1为现有的D触发器的建立/保持时间条件的示意图； 

图2为示出的实施例的连续单元建立/保持时序表征电路的结构图； 

图3为示出的实施例的寄存器信号的时序图； 

图4a-4c为示出的实施例的寄存器信号的时序图； 

图5a-5b为示出的实施例的寄存器信号的时序图； 

图6a为示出的实施例的逻辑单元传播时延表征电路的结构图； 

图6b为示出的实施例的寄存器信号的时序图。 

具体实施方式

下面详细讨论本发明优选的实施例的制造和使用。然而应当理解的是，示出的实施例提供了很多可在广泛多种场景中实施的发明构思。所讨论的特定的实施例仅是制造和使用本发明的特定方法，并不是对本发明的范围的限制。 

以下将结合特定的环境下优选的实施例描述本发明，即用于在集成电路的连续单元中建立/保持表征的方法和***。本发明的实施例可以提供具有更高精度的连续单元的建立/保持时间的表征。也可以采用优选的实施例更高精度地表征库单元，例如组合单元或连续单元，的传播时延。与传统的库单元表征方法相比较，优选的实施例中的表征***显著简化了，需要较少的芯片面积。另外，优选实施例的表征***提供了完全数字化的表征结果，这样改进了表征精度和效率。 

图2示出了根据本发明的优选的实施例的连续单元建立/保持时序表征电路100的结构图。表征电路100包括第一环形振荡器110a和第二环形振 荡器110b。第一和第二环形振荡器110a和110b具有匹配的配置，每个一般包括奇数个(例如5个)反相器111连接为循环通路。在一个实施例中，环形振荡器110a和110b具有基本相同的电路布局，并形成为彼此靠近，例如，在硅衬底上的65nm互补金属氧化物半导体(CMOS)技术。在另外的实施例中，也使用了具有其他电路配置的环形振荡器110a和110b，可以使用高级工艺技术形成，例如45nm或32nm CMOS工艺技术。 

在运行中，环形振荡器110a和110b振荡并分别向输出端“a”和“b”输出具有振荡频率f₀的第一周期时钟信号S₀(也称为第一时钟信号S₀)和具有振荡频率f₁的第二周期时钟信号S₁(也称为第二时钟信号S₁)。另外，触发信号“开始”连接到环形振荡器110a的输出级和环形振荡器110b的输出级，这样来自环形振荡器110a的第一时钟信号S₀和来自环形振荡器110b的第二时钟信号S₁可以同时被激发。在图2中，触发信号“开始”连接到三态缓冲器112，其通过触发信号“开始”的低-高转换而启动。 

在优选的实施例中，第一时钟信号S₀的频率f₀和第二时钟信号S₁的频率f₁些微不同，但是彼此非常接近。例如，在使用高级工艺技术形成的单元建立/保持时序表征电路100中，时钟信号S₀的周期(T₀)和时钟信号S₁的周期(T₁)的差别非常小，ΔT(ΔT＝|T₀-T₁|)优选为小于5皮秒(ps)。在一个实施例中，频率差是自然产生的，因为环形振荡器110a和110b的振荡频率f₀和f₁(从而周期T₀和T₁)对于工艺、运行电压和运行温度的变化非常敏感。尽管可以采用精细的布局工作来减少环形振荡器110a和110b中的工艺、运行电压和运行温度变化(有时也称PVT变化)的失配，但是该失配可能不能完全消除，这样造成了f₀和f₁之间轻微的偏差。在另一个实施例中，需要在f₀和f₁之间预设偏差；环形振荡器110a和110b从而通过计算布局、运行电压和其他有效参数之间的失配来实现。在一个可替换和/或附加的实施例中，可以实现具有环形振荡器110a和110b的附加的电路控制机构，这样第一时钟信号S₀的频率f₀和第二时钟信号S₁的频率f₁可以独立进行调整。 

预置电路单元120连接到第一环形振荡器110a和第二振荡器110b之间。在一个实施例中，预置电路单元120包括可调的相位切换电路，其能 够实现时钟信号S₀和S₁其中一个或两个的相位切换，这样可以获得信号S₀和S₁之间预设的相位偏差。例如，通过调整预置电路单元120、时钟信号S₀和S₁可以设置为同相(即相位偏差为0度)，反相(即相位偏差为180度)，或设置为其他预设相位差。换言之，时钟信号S₀和S₁可以被同时激发具有同步的上升沿或同步的下降沿。时钟信号S₀和S₁也可以同时被激发，信号S₀和S₁的其中一个为上升沿，另外一个为下降沿。数字计数器130a和130b被形成并连接到环形振荡器110a和110b的输出端。当环形振荡器110a和110b被触发为激发时钟信号S₀和S₁，数字计数器130a和130b可以用于以下面示出的实施例所描述的方式计数时钟信号S₀和S₁的时钟脉冲的整数数目。 

表征电路100也包括被表征的时序库单元150(有时也称为被测器件，或DUT)。DUT 150连接到环形振荡器110a和110b的输出端“a”和“b”之间。DUT 150上的建立/保持时间被测量，这样可以获得与DUT 150相同的时序库单元的建立/保持表征。在一个实施例中，DUT 150包括寄存器150a及其复制品150b，其中时钟信号S₀连接到寄存器150a的时钟管脚(CK)和寄存器150b的数据输入管脚(D)，时钟信号S₁连接到寄存器150b的时钟管脚(CK)和寄存器150a的数据输入管脚(D)。寄存器150a和150b的建立/保持时间可以通过，除了其他方式以外，检测寄存器150a的输出管脚QS上的信号电平转换和寄存器150b的输出管脚QH上的信号电平转换而被表征。在一个实施例中，QS和QH的电平转换分别通过第一取数单元140a和第二取数单元140b被检测。为了使PVT变化的影响最小化，寄存器150a和150b优选布局为彼此尽可能靠近。 

图3示出了一个时序图，其中绘制了寄存器150a的CK管脚、D管脚和输出管脚QS的波形。当触发信号“开始”到达时(例如从低到高转换)，由环形振荡器110a和110b生成的时钟信号S₀和S₁同时被激发，具有同步的上升沿。信号S₀的频率f₀轻微高于信号S₁的频率f₁(即T₀小于T₁)。如前面所述，信号S₀连接到寄存器150a的CK管脚，用作寄存器150a的时钟信号，同时信号S₁连接到寄存器150a的D管脚，用于寄存器150a的输入信号。在当前的实施例中，寄存器150a为正沿触发。当时钟信号CK (S₀)变换时，数据信号D(S₁)的状态在时钟信号CK(S₀)的每个上升沿被采样到寄存器150a，并输出到输出管脚QS。 

需要注意的是，为了简化描述，各个信号的状态转换假定为发生在信号转换沿的中点(50％)。本领域技术人员将认识到转换点可以被定义在中点以外的各自状态转换沿的不同电平。 

为了满足建立条件，数据信号D需要在时钟信号CK的时钟采样沿到达之前在一段时间内是有效的(即稳定的)。建立条件“T_{s_f}”(情景180)需要数据信号D在采样时钟沿之前和输出Q从“高”到“低”转换之后，在一段时间内为“高”。类似地，建立条件“T_{s_r}”(情景190)需要数据信号D在采样时钟沿之前和输出Q从“低”到“高”转换之后，在一段时间内为“低”。在寄存器150a上表征“T_{s_f}”和“T_{s_r}”的技术将在下面结合附图4a-4c进行描述。 

图3也示出了，为了满足保持条件，数据信号D需要在时钟信号CK沿捕捉到它之后在一段时间内是有效的(即稳定的)。保持条件“T_{h_r}”(情景280)需要数据信号D在时钟捕捉沿之后和输出Q从“低”到“高”转换之前，在一段时间内保持“低”。类似地，保持条件“T_{h_f}”(情景290)需要数据信号D在时钟捕捉沿之后和输出Q从“高”到“低”转换之前在一段时间内保持“高”。表征寄存器150b上的“T_{h_r}”和“T_{h_f}”的技术将在下面结合附图5a-5b进行描述。 

图4a-4c共同用于示出本发明的优选实施例的用于确定寄存器150a的建立时间的方法。图4a示出了在寄存器150a上建立时间表征开始之后CK管脚、D管脚和输出管脚QS的前几个周期的波形。寄存器150a的建立时间“T_{s_f}”通过从时钟采样沿202朝向数据信号转换沿204反向延伸到标志建立条件的垂直线200的箭头示出。图4a示出了在示出的波形中满足了建立条件，其中数据信号D在要求的建立时间“T_{s_f}”的时间内保持稳定(如低)。数据信号转换204发生在要求的建立时间“T_{s_f}”之前。图4a展示了当时钟信号CK和数据信号D的波形随时间进行时，因为数据信号D和时钟信号CK之间频率失配，时钟采样沿202和在前的数据信号转换沿204之间的时间差逐渐减小。换言之，随着时间的经过，时钟采样沿202逐渐 向在前的数据信号转换沿204移动。这个趋势的速度依赖于信号S₀和S₁之间的频率差，可以理解的是，频率差越大，时钟采样沿接近之前的数据信号转换沿204越快。 

图4b示出了一个情景，当时钟采样沿202随着时间继续向在前的数据信号转换沿204移动时，给定的建立条件“T_{s_f}”不能被满足。在300所示的时刻，当标示为垂直线200的建立条件与在前的表示数据信号D从“高”到“低”的状态转换的数据信号转换沿204的中点重合时，“T_{s_f}”开始不能被满足。这可以使被表征的寄存器150a进入亚稳状态，这可以导致寄存器150a不能在时钟采样沿202采样到数据信号D的实际状态，从而例如，在当前的实施例中，导致输出信号QS的状态转换205为从低到高。需要注意的是，寄存器150a这样的失效，更多时是一个渐进的过程，而不是瞬间的事件。当时钟采样沿202向在前的数据信号转换沿204移动的时候，如310时刻的情景，给定的建立条件更加不能满足，这会进一步降低寄存器150a的性能。最终，在输出信号QS中以虚线示出的状态转换205，如果其没有发生在300时刻，则更可能发生在310时刻。随着时间的经过，寄存器150a的降级逐步增强，直到寄存器150a完全失效，这造成输出信号QS的状态转换。在实施例中展示出，输出信号QS的状态转换205发生在寄存器150a的建立侵犯(violation)开始发生的时候(即，300时刻)。在另外的实施例中，输出信号QS的状态转换205(虚线)发生在寄存器150a的建立侵犯(即310时刻)之后的下一个时钟采样沿。 

取数单元140a(图2)用于检测输出信号QS的状态转换205。一旦状态转换205被检测到，取数单元140a即停止数字计数器130a的计数。作为结果，可以获得在输出信号QS的状态转换205之前时钟信号S₀所经过的时钟周期的数目。寄存器150a的建立时间“T_{s_f}”为300时刻的时钟采样沿202和数据信号转换沿204之间的时间间隔，其通过输出信号QS的状态转换表示。这样“T_{s_f}”可以通过下式获得： 

T_{s_f}＝N₁×(T₁-T₀)＝N₁×ΔT    (1) 

其中T₀为时钟信号S₀的周期，T₁为数据信号S₁的周期，ΔT＝T₁_T₀，N₁为在S₀被触发信号“开始”激发之后，直到输出信号QS的状态转换被 检测到之前，时钟信号S₀经过的时钟脉冲的整数数目。在优选的实施例中，ΔT大约为2ps，大约300ps的寄存器150a建立时间“T_{s_f}”在大约150个时钟信号CK(如S₀)周期后通过上述技术得到。 

图4c示出了当前实施例的另一个情景，其中当时钟采样沿202随时间继续向在前的“低”到“高”数据信号D转换沿206移动时，给定的建立条件“T_{s_f}”不能满足。在360所示的时刻，当标识为垂直线210的建立条件与表示数据信号D从“低”到“高”的状态转换的在前的数据信号转换沿260一致时，给定的建立条件“T_{s_f}”开始失效。这将使被建立表征的寄存器150a以与上述当建立条件“T_{s_f}”失效发生在寄存器150a上时相似的方式进入“继稳(meta-stable)”状态。从而，寄存器150a的失效可以导致状态转换305，例如，输出信号QS从“高”到“低”。类似于当寄存器150a的建立条件“T_{s_f}”失效时导致状态转换205的机制，状态转换305可能发生在当寄存器150a的建立失效“T_{s_f}”开始发生时(即360时刻)。然而，当寄存器150a进一步降级时，如果状态转换305没有发生在360时刻，那么状态转换305更可能发生在下一个时钟采样沿(即370时刻)。 

取数单元140a(图2)用于检测输出信号QS的状态转换305。数字计数器130a用于记录在输出信号QS的状态转换305之前时钟信号S₀所经过的时钟周期的数目。寄存器150a的建立时间“T_{s_r}”为360时刻时钟采样沿202和数据信号转换沿206之间的时间间隔，在输出信号QS中通过“高”到“低”的状态转换表示。从而“T_{s_f}”可以通过下式获得： 

T_{s_r}＝N₂×(T₁-T₀)＝N₂×ΔT    (2) 

其中T₀为时钟信号S₀的周期，T₁为数据信号S₁的周期，ΔT＝T₁-T₀，N₂为在S₀被触发信号“开始”激发之后直到输出信号QS的状态转换305被检测到之前，时钟信号S₀经过的时钟脉冲的整数数目。在优选的实施例中，ΔT为大约2ps，大约为360ps的建立时间“T_{s_r}”在大约180个时钟信号CK(即S₀)周期后通过以上技术获得。 

图5a-5b共同用于示出在本发明的优选的实施例中确定寄存器150b的保持时间的方法。上述的建立/保持时序表征电路100可以用于复制品寄存器150b上的保持时间表征。可以使用类似的表征建立。例如，当触发信号 (图2)“开始”到达(例如，设置为状态“高”)时，时钟信号S₀和S₁同时从环形振荡器110a和110b被激发，具有同步的上升沿。信号S₀的频率f₀轻微高于信号S₁的频率f₁(即T₀小于T₁)。信号S₀连接到寄存器150b的D管脚用作寄存器150b的输入信号，同时信号S₁连接到寄存器150b的CK管脚用作寄存器150b的时钟信号。在一个实施例中，寄存器150b为正沿触发。当时钟信号CK(S₁)变换时，数据信号D(S₀)的状态在时钟信号CK(S₁)的每个上升沿被采样到寄存器150b中，并被输出到输出管脚QH。输出管脚QH的信号预置为状态“低”。 

图5a示出了时序图，其中绘制出了寄存器150b的CK管脚、D管脚和输出管脚QH的波形。为了满足保持条件“T_{h_f}”，数据信号D需要在时钟信号(S₁)捕获沿402之后保持一段时间为有效的(即稳定的)。寄存器150b的保持时间“T_{h_f}”通过从时钟捕获沿402向数据信号下降沿404的时间延伸至标志保持条件的垂直线230的箭头来表示。图5a示出，保持时间“T_{h_f}”在400时刻满足，其中数据信号D在要求的保持时间“T_{h_f}”期间内保持稳定(例如，高)。数据信号转换沿404发生在要求的保持时间“T_{h_f}”之后。图5a也示出了当时钟信号CK和数据信号D的波形随时间进行时，由于数据信号D(S₀)和时钟信号CK(S₁)之间的频率失配，时钟捕获沿402和在后的数据信号转换沿404之间的时间间隔逐渐缩小了。在图5a的表征建立(即T₀小于T₁)中，时钟捕获沿402逐渐向在后的数据信号转换沿404移动。这个趋势在400时刻和410时刻明确示出。该趋势的速度依赖于信号S₀和S₁之间的频率偏差，可以理解的是，频率偏差越大，信号捕获沿越快接近在后的数据信号转换沿404。 

在420时刻，保持条件“T_{h_f}”不能满足，其中表示为垂直线230的保持条件与在后的数据信号D的信号下降沿404的中点一致。这将使被表征的寄存器150b进入继稳状态，这可以导致寄存器150b在时钟捕获沿402不能保持数据信号D的实际状态，并导致输出信号QH的状态转换，例如，在当前的表征建立中从低到高。430时刻示出了由于更加过度的保持时间“T_{h_f}”侵犯从而导致寄存器150的完全失效。与由于建立时间侵犯造成的寄存器150a的性能降低相类似，由于保持时间侵犯造成的寄存器150b的 性能降低也是渐进的过程，这意味着输出信号QH的状态转换405如果没有发生在420时刻则将发生在430时刻。 

取数单元140b(图2)用于检测输出信号QH的状态转换405。采用数字计数器130b记录在输出信号QH的状态转换405之前，时钟信号S₁所经过的时钟周期的数目。寄存器150b的保持时间“T_{h_f}”为420时刻时钟捕获沿402和数据信号下降沿404之间的时间间隔，可以通过下式获得： 

T_{h_f}＝N₃×(T₁-T₀)＝N₃×ΔT    (3) 

其中T₀为时钟信号S₀的周期，T₁为数据信号S₁的周期，ΔT＝T₁-T₀，N₃为S₀被触发信号“开始”激发之后直到输出信号QH的状态转换405被检测到之前时钟信号S₀所经过的时钟脉冲的整数数目。在一个实施例中，ΔT为大约2ps，大约为250ps的建立时间“T_{h_f}”在大约125个时钟信号CK(即S₀)周期后通过以上技术获取。 

图5b示出了当前实施例的另一个情景，其中当时钟捕获沿402随时间逐渐靠近在后的数据信号D的上升沿410的时候，给定的保持条件“T_{h_r}”不能被满足。寄存器150b的保持时间“T_{h_r}”通过从时钟捕获沿402向数据信号上升沿410延伸至表示保持条件的垂直线240的箭头表示。图5b示出，在500时刻满足保持时间“T_{h_r}”，其中数据信号D在要求的保持时间“T_{h_r}”期间内保持低。数据信号从低到高的转换410发生在要求的保持时间“T_{h_r}”之后。图5b也示出了当时钟信号CK和数据信号D随时间进行时，由于数据信号D(S₀)和时钟信号CK(S₁)之间的频率失配，时钟捕获沿402逐渐接近在后的数据信号上升沿410。这个趋势在500到530时刻示出。该趋势的速度依赖于信号S₀和S₁之间的频率偏差，频率偏差越大，该趋势发展得越快。 

在520时刻，保持条件“T_h-r”不能被满足，这时表示为垂直线240的保持条件与在后的数据信号D的信号上升沿410一致。“T_{h_r}”上保持时间侵犯的开始将由于与上述相似的原因使被表征的寄存器150b进入继稳状态，这可以导致寄存器150b在时钟沿402时不能保持数据信号D的实际状态并导致输出信号QH的状态转换505，例如，在当前的表征建立中从高到低。530时刻示出由于更加过度的保持时间“T_{h_r}”侵犯寄存器150b 完全失效。与由于保持时间“T_{h_f}”侵犯造成的性能降低相类似，由于保持时间“T_{h_r}”侵犯造成的寄存器150b的性能降低逐渐恶化直到寄存器150b的完全失效。如上所述，输出信号QH的状态转换505将发生在520和530时刻之间。 

取数单元140b(图2)用于检测输出信号QH的状态转换505。采用数字计数器130b记录在输出信号QH的状态转换505之前时钟信号S₁所经过的时钟周期的数目。寄存器150b的保持时间“T_{h_r}”为520时刻时钟捕获沿402和数字信号上升沿410之间的时间间隔，其可以通过下式获得： 

T_{h_r}＝N₄×(T₁-T₀)＝N₄×ΔT    (4) 

其中T₀为时钟信号S₀的周期，T₁为数据信号S₁的周期，ΔT＝T₁-T₀，N₄为在S₁被触发信号“开始”激发之后直到输出信号QH的状态转换505被检测到之前时钟信号S₁所经过的时钟脉冲的整数数目。在优选的实施例中，ΔT为大约2ps，大约为230ps的建立时间“T_{h_r}”在大约114个时钟信号CK(即S₁)周期后通过上述技术获得。 

需要注意的是，图4a-4c和图5a-5b中的信号CK、D和QH的波形用于表示建立和保持时间侵犯怎样逐渐发展的趋势。例如，在图5a中，400到430时刻的波形以连续的方式表示，其示出了保持侵犯“T_{h_f}”的发生的过程。然而，实际上，这个过程是逐渐发生的，可能对于400时刻的波形发展到420时刻的波形花费了很多个时钟周期，例如，并不是如图5a所示的仅仅使用了两个时钟周期。 

在以上关于在连续单元中表征建立/保持时间的描述中，表征条件使用了信号S₀的频率f₀轻微大于信号S₁的频率f₁(即，T₀很少量的小于T₁)。需要注意的是，表征条件仅为了描述和比较不同建立/保持时间的场景的一致性的目的。只要发生在连续单元的建立/保持侵犯触发了输出信号的状态转换，造成的状态转换可以被检测到并且所经过的时钟周期数目可以通过特定的电路设备计数，那么这样的条件在实践优选的实施例时不是必需的。然而，从以上描述可以理解，为了获得高的表征精度，在建立/保持侵犯触发的状态转换发生在DUT的输出信号中，例如寄存器150a和150b的QS和QH，之前，代表性地期望经过了大数目的时钟周期。因此，需要信号 S₁的频率f₁非常接近信号S₀的频率f₀(即T₀和T₁差别非常小的数量)。例如，在优选的实施例中对于信号S₀和S₁，ΔT(ΔT＝|T₁-T₀|)于5ps。 

图6a示出了上述的表征电路100用于表征逻辑单元155的传播时延(也可替换地称为DUT 155)。DUT 155的输入管脚，如输入管脚A，连接到触发信号“开始”，同时DUT 155的输出管脚，如输出管脚Z，连接到第一环形振荡器110a。DUT 155可以为组合单元，如缓冲器、反相器、NAND或NOR门，多路复用器(MUX)和加法器。在图6a示出的实施例中，DUT155连接在环形振荡器110a和触发信号“开始”之间。 

图6b为时序图，示出了DUT 155连接到表征电路100中用于传播时延表征时，寄存器150a的CK管脚、D管脚、输出管脚QS的波形。在当前的实施例中，表征建立类似于图2中所述的用于测量逻辑单元155的传播时延。当触发信号“开始”被激发时(例如，设置为状态“高”)，时钟信号S₀和S₁从环形振荡器110a和110b被激发，由于DUT 155的传播时延具有偏移的上升沿。例如，时钟信号S₀的频率f₀轻微大于时钟信号S₁的频率f₁(即T₀小于T₁)。如图所示，在触发信号“开始”通过DUT 155之后，时钟信号S₀中出现时间延迟Dt。随后时钟信号S₀连接到寄存器150a的CK管脚，用作寄存器150a的时钟信号，同时信号S₁连接到寄存器150a的D管脚，用作寄存器150a的输入信号。当时钟信号CK(S₀)变换时，数据信号D(S₁)的状态在时钟信号CK(S₀)的每个上升沿被采样进寄存器150a，并被输出到输出管脚QS。随着时间，时钟信号S₀的时钟采样沿继续向在后的数据信号S₁转换沿移动。在600所示的时刻，类似于上述的机制，寄存器150a的建立侵犯，如“T_{s_f}”侵犯，可以导致寄存器150a不能运行并导致寄存器150a的输出信号QS的状态转换605，例如，从低到高。 

取数单元140a(图2)可以用于检测输出信号QS的状态转换605。可以采用数字计数器130a记录在输出信号QS的状态转换605之前，时钟信号S₀所经过的时钟周期的数目N₁。可以采用数字计数器130b记录在输出信号QS的状态转换605之前，时钟信号S₁所经过的时钟周期的数目N5.DUT 155的传播时延Dt可以由下式获得： 

Dt＝(N₅-N₁)×ΔT    (5) 

其中，ΔT＝T₁-T₀，T₀为时钟信号S₀的周期，T₁为数据信号S₁的周期。 

在DUT 155的传播时延被表征用于下降转换的情况下，环形振荡器110a和110b的输出级代表性的包括“低激活”三态缓冲器，其在触发信号“开始”高到低时激发时钟信号S₀和S₁。可以采用附加的控制信号以便于将触发信号“开始”和环形振荡器110a和110b的输出级配置为“高激活”配置或“低激活”配置。 

尽管详细描述了本发明及其有益效果，但是应当理解的是，在不偏离限定在附加的权利要求中的本发明的精神和范围的情况下，可以做出各种变化、替代和改造。例如，在优选的实施例中，本发明的特征包括连续单元建立/保持表征和逻辑单元传播时延表征可以通过其它合适的电路结构实现。又例如，本领域的技术人员很容易理解，形成优选的实施例的材料、工艺步骤和工艺参数可以在本发明的范围内进行变化。 

此外，本申请的保护范围不限于本说明书中描述的工艺、设备、制造、物质的组成、装置、方法和步骤的具体实施例。由于本领域的普通技术人员将很容易从本发明所公开的内容得到启示，因此根据本发明的内容，目前存在的或之后开发出的、与这里所描述的相关实施例发挥基本相同的作用或达到基本相同的效果的工艺、机器、制造、物质的成分、装置、方法或步骤可能被利用。因此，所附的权利要求目的在于把工艺、机器、制造、物质的成分、装置、方法或步骤包括在其范围之内。 

Claims (13)

1.一种用于在集成电路单元中建立(setup)和保持表征(characterization)的方法，所述方法包括：

生成第一和第二周期信号，所述第一周期信号的频率大于所述第二周期信号的频率；

将所述第一周期信号连接到第一寄存器的时钟管脚，将所述第二周期信号连接到所述第一寄存器的数据输入管脚，以使得所述第二周期信号在所述第一周期信号的转换时被采样；

将所述第一周期信号连接到第二寄存器的数据输入管脚，将所述第二周期信号连接到所述第二寄存器的时钟管脚，以使得所述第一周期信号在所述第二周期信号的转换时被采样，所述第二寄存器与所述第一寄存器基本相同；

根据所述第一寄存器的输出信号的第一状态转换确定第一建立时间；以及

根据所述第二寄存器的输出信号的第一状态转换确定第一保持时间，

其中确定所述第一建立时间进一步包括：

检测所述第一寄存器的输出信号中的第一状态转换；以及

获取在检测到所述第一寄存器的第一状态转换之后所述第一周期信号所经过的周期数目，

其中检测和取数至少部分通过第一取数单元实现，所述第一取数单元连接到第一计数器和所述第一寄存器的输出信号，

其中确定所述第一保持时间进一步包括：

检测所述第二寄存器的输出信号中的第一状态转换；以及

获取在所述第二寄存器中的第一状态转换之前所述第二周期信号所经过的周期数目，其中检测和取数至少部分通过第二取数单元实现，所述第二取数单元连接到第二计数器和所述第二寄存器的输出信号。

2.根据权利要求1所述的方法，其中生成所述第一周期信号和生成所述第二周期信号基本通过触发信号同步。

3.根据权利要求1所述的方法，进一步包括：

通过检测所述第一寄存器的输出信号的第二状态转换来确定第二建立时间；以及

通过检测所述第二寄存器的输出信号的第二状态转换确定第二保持时间。

4.一种用于集成电路单元表征的方法，所述方法包括：

提供具有交叉连接的输入的第一和第二寄存器，所述第一和第二寄存器基本相同；其中所述第一寄存器的时钟输入连接到所述第二寄存器的数据输入，以形成第一节点；其中所述第二寄存器的时钟输入连接到所述第一寄存器的数据输入，以形成第二节点；

向所述第一节点提供第一周期信号，向所述第二节点提供第二周期信号，所述第一和第二周期信号由触发信号激发；

检测所述第一寄存器的输出信号中的第一状态转换；

获取直到所述第一寄存器中的所述第一状态转换时为止所述第一周期信号所经过的周期的第一数目；

检测所述第二寄存器的输出信号中的第二状态转换；以及

获取直到所述第二寄存器中的所述第二状态转换时为止所述第二周期信号所经过的周期的第二数目。

5.根据权利要求4所述的方法，进一步包括：

通过所述第一周期信号经过周期的第一数目确定所述第一寄存器的第一建立时间；以及

通过所述第二周期信号经过周期的第二数目确定所述第二寄存器的第一保持时间。

6.根据权利要求1或4所述的方法，其中所述第一和第二寄存器选自触发器、锁存器和存储器所组成的集合。

7.根据权利要求4所述的方法，其中检测所述第一状态转换至少部分地通过第一取数单元实现，其中获取所述第一数目至少部分地通过第一计数器实现。

8.根据权利要求1或4所述的方法，其中所述第一周期信号通过第一时钟源生成，所述第二周期信号通过第二时钟源生成，其中所述第一周期信号的频率大于所述第二周期信号的频率，其中所述第一和第二时钟源为具有基本相同配置的环形振荡器。

9.根据权利要求8所述的方法，进一步包括：

在所述第一时钟源和所述触发信号之间连接被测器件(DUT)；

检测所述第一寄存器的输出信号中的第三状态转换；

获取在直到所述第一寄存器中的第三状态转换时为止所述第一周期信号经过周期的第三数目；以及

通过所述第一周期信号经过周期的第三数目确定DUT的传播时延。

10.一种集成电路单元时序表征电路，包括：

第一寄存器，其连接第一时钟信号和第二时钟信号，所述第一时钟信号为所述第一寄存器的时钟，所述第二时钟信号为所述第一寄存器的输入数据；

第二寄存器，其连接所述第一时钟信号和所述第二时钟信号，所述第二时钟信号为所述第二寄存器的时钟，所述第一时钟信号为所述第二寄存器的输入数据；

第一计数器，其连接所述第一时钟信号；

第一取数单元，其连接所述第一计数器和所述第一寄存器的输出；

第二计数器，其连接所述第二时钟信号；以及

第二取数单元，其连接所述第二计数器和所述第二寄存器的输出。

11.根据权利要求10所述的集成电路单元时序表征电路，进一步包括：

连接在所述第一和第二时钟信号之间的触发电路，用于同时激发所述第一和第二时钟信号。

12.根据权利要求10所述的集成电路单元时序表征电路，进一步包括连接在所述第一和第二时钟信号之间的预置电路，用于调整所述第一和第二时钟信号之间的相位。

13.根据权利要求10所述的集成电路单元时序表征电路，进一步包括：

设置于所述第一时钟信号和所述触发电路之间的被测器件(DUT)，其中所述DUT的传播时延通过检测所述第一寄存器的输出信号中的状态转换而确定，其中所述第一和第二寄存器基本相同，选自触发器、锁存器和存储器所组成的集合。

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