CN101359014B - 内建抖动测量电路 - Google Patents

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Abstract

本发明揭露一种时间抖动测量电路与校正此抖动测量电路的校正方法。此测量电路包括：同步双相检测电路与决定电路。当处于测试模式时，可得到待测时钟信号的机率分布图。当处于校正模式时，可利用一随机时钟信号以校正同步双向检测电路。此随机时钟信号可能由外部输入或由待测电路内部的处于自由振荡的振荡器所产生。该决定电路对该同步双相检测电路所检测出的相位关系进行逻辑运算、数据栓锁与计数，以得到有关于该抖动的一计数值与机率分布。

Description

内建抖动测量电路
技术领域
本发明涉及一种抖动测量电路，且特别是涉及一种内建的时钟抖动测量电路。
背景技术
数据脉冲(Data Pulse)在传输线路上传输时，如果信号发生抖动的话，可能使时钟回复电路(Clock Recovery Circuit，CDR)或锁相环(PLL)发生问题，甚至数据可能遗失。抖动可以定义为：信号的上升缘(或下降缘)相对于其理想时间位置的时间偏移量。图1显示出抖动的定义。抖动会使得接收端的位错误率(Bit Error Rate，BER)提高，降低整个***的服务品质(Qualityof Service)。
时间误差(TIE，Time Interval Error)参数为抖动的参数之一，其意思是，在任一时间点，接收到的信号位(或脉冲)与参考时钟间的相位差。
一般而言，抖动可归类为定量性抖动(Deterministic Jitter，DJ)与随机性抖动(Random Jitter，RJ)。随机性抖动为随机产生的时序噪声水平抖动。其分布情况通常为高斯分布(Gaussian Distribution)，亦可称为正规分布(Normal Distribution)。
以目前来说，可利用外接的自动测试设备(ATE，automatic testequipment)来测量抖动。但是，因为要将信号输出至自动测试设备，所以信号得通过输出/入接脚。如此一来，所测量到的抖动可能未必是原先的抖动。此外，自动测试设备所费不赀，也会额外增加测试成本。
故而，较好能有一种能精准测量抖动的BIST电路，可降低测试成本、测试时间与减少测量仪器的使用。
发明内容
有鉴于此，本发明提供一种内建的抖动测量电路，其可精准测量抖动，又可降低测试成本、测试时间与减少测量仪器的使用。
本发明提供一种内建的抖动测量电路，其可校正同步双相检测器内的延迟缓冲器，以精准测量抖动。
本发明提供一种内建的抖动测量电路，其可在每次取样后，重置同步双相检测器，以减少磁滞效应。
本发明的范例之一提出一种内建的抖动测量电路，用于测量待测时钟信号的抖动。该抖动测量电路包括：一同步双相检测电路，对该待测时钟信号与一参考时钟信号进行不同延迟，并检测该延迟后待测时钟信号与该延迟后参考时钟信号间的相位关系；以及一决定电路，对该同步双相检测电路所检测出的相位关系进行逻辑运算、数据栓锁与计数，以得到有关于该待测时钟信号的该抖动的一计数值与机率分布。
本发明的另一范例提供一种时间差测量电路，用于测量一参考时钟信号与一待测电路所输出的一待测时钟信号间的一时间差，该待测电路至少包括一振荡源，该时间差测量电路包括：一同步双相检测电路，耦接于该待测电路，该同步双相检测电路包括一第一延迟缓冲单元与第二延迟缓冲单元，当该振荡源处于一正常运作时，得到该待测时钟信号的一相位的一机率分布图，以根据该待测时钟信号的该相位的该机率分布图来校正该第一延迟缓冲单元与第二延迟缓冲单元对该参考时钟信号所造成的一延迟时间差；以及一决定电路，耦接于该同步双相检测电路，对该同步双相检测电路所检测出的相位关系进行逻辑运算、数据栓锁与计数，以得到有关于该时间差的一计数值。
本发明的又一范例提供一种时间差测量电路，用于测量一参考时钟信号与一待测电路所输出的一待测时钟信号间的一时间差，该待测电路至少包括一振荡源，该时间差测量电路包括：一同步双相检测电路，耦接于该待测电路，该同步双相检测电路包括一第一延迟缓冲单元与第二延迟缓冲单元，当该振荡源处于一自由振荡时，得到该待测时钟信号的一相位的一机率分布图，以根据该待测时钟信号的该相位的该机率分布图来校正该第一延迟缓冲单元与第二延迟缓冲单元对该参考时钟信号所造成的一延迟时间差；以及一决定电路，耦接于该同步双相检测电路，对该同步双相检测电路所检测出的相位关系进行逻辑运算、数据栓锁与计数，以得到有关于该时间差的一计数值。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举本发明的较佳实施例，并配合附图，作详细说明如下。
附图说明
图1显示出抖动的定义。
图2显示根据本发明第一实施例的内建抖动测量电路的方块示意图。
图3显示图2的同步双相检测器与决定电路的电路方块图。
图4显示在测试模式下，待测时钟信号的相位的机率分布函数图。
图5显示在校正模式下，待测时钟信号的相位的机率分布函数图。
图6显示待测时钟信号的相位的累加机率分布函数图。
图7显示第一实施例的模拟结果。
图8显示本发明第二实施例的内建抖动测量电路的电路示意图。
附图符号说明
21：待测电路
23：同步双相检测器
25、25｀：决定电路
301-303：延迟缓冲器
304-305：相位检测单元
311-312、315-316：逻辑电路
313-314：栓锁器
317：多路复用器
318、318a、318b：计数器
具体实施方式
为了使本发明的内容更为明了，以下特举数个实施例作为本发明确实能够据以实施的范例。
图2显示根据本发明第一实施例的内建的抖动测量电路的方块示意图。此抖动测量电路主要包括：同步双相检测器23与决定电路25。此抖动测量电路用于检测待测电路21的待测时钟信号CLKtest的抖动，也就是时钟信号CLKtest相对于参考时钟信号CLKref的误差。此待测电路21可为PLL、CDR、DLL(延迟锁相环)，或其它可根据参考时钟信号而产生另一输出时钟信号的相类似电路。
同步双相检测器23用于检测此待测时钟信号CLKtest与参考时钟信号CLKref间的相位关系，并输出两信号S1/S2至决定电路25。决定电路25计数信号S1/S2以得到计数值R1/R2，并送至后端的计算单元/计算软件(未示出)，以得到抖动值与其RMS值。
图3显示出同步双相检测器23与决定电路25的电路方块图。同步双相检测器23包括：延迟缓冲器301-303与相位检测单元304-305。决定电路25包括逻辑电路311-312，栓锁器313-314，逻辑电路315-316，多路复用器317与计数器318。
延迟缓冲器301与302延迟此参考时钟信号CLKref，并产生延迟后参考时钟信号D1与D2。延迟缓冲器303延迟此待测时钟信号CLKtest，并产生延迟后输出时钟信号D3。延迟缓冲器301-303所造成的延迟不同，而且其延迟量是可调整的。比如，延迟缓冲器301所造成的延迟量最小，延迟缓冲器303所造成的延迟量略大，而延迟缓冲器302所造成的延迟量最大。
相位检测单元304-305比如是D型正反器(DFF)。相位检测单元304-305具有：数据输入端D，时钟输入端C，重置端RST与数据输出端Q。相位检测单元304-305的数据输入端D分别接受延迟后参考时钟信号D1与D2。相位检测单元304-305的时钟输入端C接受延迟后输出时钟信号D 3。相位检测单元304-305的重置端RST接受重置信号RST。相位检测单元304-305的数据输出端Q分别输出信号S1与S2。
信号S1(其值可能为1或0)代表延迟后参考时钟信号D1与延迟后输出时钟信号D3间的相位关系。信号S2(其值可能为1或0)代表延迟后参考时钟信号D2与延迟后输出时钟信号D3间的相位关系。
此外，为解决磁滞效应，在第一实施例中，每当取样一笔(也就是产生一笔信号S1/S2)时，重置信号RST便会将相位检测单元304与305重置。
逻辑电路311与312接收相位检测单元304与305的输出信号S1与S2。栓锁器313与314根据延迟后输出时钟信号D3而栓锁逻辑电路311与312的输出信号。逻辑电路315与316接收栓锁器313与314的输出信号、延迟后输出时钟信号D3与使能信号EN，其中，使能信号EN由外部测试仪器所产生。栓锁器313与314与逻辑电路315与316的组合可以产生脉冲信号。逻辑电路311与312的输出信号为1，则逻辑电路315与316输出脉冲信号；如逻辑电路311与312的输出信号为0，则逻辑电路315与316不输出脉冲信号。
多路复用器317根据选择信号SEL而选择逻辑电路315与316的输出之一。计数器318则计数多路复用器317的输出而产生计数值R1/R2。计数器318比如为涟波计数器(Ripple Counter)。利用栓锁器313/314与计数器318的组合可大幅加速抖动的测量。
第一实施例的BIST电路具有两种操作模式：测试模式与校正模式。在测试模式下，待测电路的振荡源(如电压控制振荡器VCO)会正常操作；而在校正模式下，此振荡源则处于自由振荡(free-run)下。但在本发明的另一实施例中，也可以从外部输入所需要的待测时钟信号CLKtest来做校正模式。也就是说，当处于校正模式时，所需要的随机时钟信号可能由外部输入；或者，所需要的随机时钟信号可由待测电路内部的处于自由振荡的振荡器所产生。
请参考图4，其显示在测试模式下，待测时钟信号CLKtest的相位ψd的机率分布函数图(PDF，probability distribution function)。在测试模式下，假设抖动量是正规分布的。根据信号S1/S2的值，待测时钟信号CLKtest的相位ψd可分为三个区块：小于ψ-(当S1＝0，S2＝0)；介于ψ-与ψ+之间(当S1＝1，S2＝0)；以及大于ψ+(当S1＝1，S2＝1)。
在图4中，P1-P3分别代表此三个区块的面积(P1+P2+P3＝1)，也就是，相位ψd位于哪一个区块的机率。比如说，P1＝R1/(取样数)，P2＝R2/(取样数)。符号T代表，当S1＝1与S2＝0时，相位ψd的范围。
请参考图5，其显示在校正模式下，待测时钟信号CLKtest的相位ψd的机率分布函数图。由于待测电路的振荡源处于自由振荡下，所以待测时钟信号CLKtest会随机产生。也就是说，待测时钟信号CLKtest与参考时钟信号CLKref间并无关联，而且待测时钟信号CLKtest的相位ψd的机率分布函数图会呈现均匀分布。符号T0代表参考时钟信号CLKref(也就是延迟后参考时钟信号D1)的周期。符号T代表延迟缓冲器301与302的延迟时间差。CLKrefd1与CLKrefd2分别代表图3的延迟缓冲器301与302所产生的延迟后参考时钟信号D1与D2。根据待测电路的振荡源处于自由振荡时所产生的均匀分布的统计特性，可得到：T＝P2’*T0。根据T0与P2’，可取得延迟缓冲器301与302的延迟时间差。
图6显示相位ψd的累加机率分布函数图(CDF，cumulative distributionfunction)。横轴则为待测时钟信号CLKtest的相位ψd，并以均方根(RMS)值(σ)为单位。根据P1，P2，利用图6可查得相位误差x-与x+(以σ为单位)。更根据P2’来计算T的值。再由T与x-、x+的关系，即可得到一个σ的所对应的相位大小。如果用公式表示，则为：
σ＝T/(x+-x-)
比如，当P1＝0.1100，P2＝0.5414时，所对应出的x-为-1.23而x+则为+0.39。所以，σ＝0.04/(0.39-(-1.23))＝0.025。
图7显示模拟结果。参考时钟信号CLKref为2.5GHz，待测时钟信号CLKtest的抖动的σ为10ps(即为0.025UI)。
请参考底下的2个抖动值误差比较表，以更加了解有无馈入重置信号RST至相位检测器的差别。
下表1显示不馈入重置信号RST至相位检测器所得到的抖动值误差比较表。
                                        表1
P1 P2 T 误差
  理想校正状态   0.0809   0.5686   0.0409   8.1％
P1 P2 T 误差
  校正状态1   0.0809   0.5686   0.0375   15.9％
  校正状态2   0.0809   0.5686   0.0380   14.8％
  校正状态3   0.0809   0.5686   0.0369   17.2％
在上表1中，理想校正状态指的是，在校正模式下，将图2的待测时钟信号CLKtest以可控制时钟信号(由信号产生器所产生)所取代。此可控制时钟信号的相位ψd的机率分布函数图会呈现均匀分布，且此可控制时钟信号与参考时钟间的相位差为均匀分布。如此可以进行精确的校正。校正状态1-校正状态3则代表在校正模式中，使用不同的自由振荡频率所测出的结果。
下表2显示馈入重置信号RST至相位检测器所得到的抖动误差比较表。
                                  表2
  P1   P2   T   误差
  理想校正状态   0.1100   0.5414   0.0400   1％
  校正状态1   0.1100   0.5414   0.0389   3.8％
  校正状态2   0.1100   0.5414   0.0392   3.0％
  校正状态3   0.1100   0.5414   0.0379   6.1％
由表1与表2可看出，当馈入重置信号RST至相位检测器时，所得到的抖动误差的确比较小。
图8显示本发明第二实施例的BIST电路的电路示意图。基本上，第二实施例的BIST电路的架构雷同于第一实施例的BIST电路，只是将图2的多路复用器317与计数器318替换成计数器318a与318b。至于第二实施例的运作方式基本上可由第一实施例的描述内容得知，故于此不再重述。
综上所述，本发明的上述实施例具有以下的优点：电路面积小，高操作速度与高准确性。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的申请专利范围所界定者为准。

Claims (14)

1.一种内建的抖动测量电路，用于测量一待测电路所输出的一待测时钟信号相对于一参考时钟信号的一抖动，该抖动测量电路包括：
一同步双相检测电路，耦接于该待测电路，该同步双相检测电路对该待测时钟信号与该参考时钟信号进行不同延迟，并检测该延迟后待测时钟信号与该延迟后参考时钟信号间的相位关系；以及
一决定电路，耦接于该同步双相检测电路，对该同步双相检测电路所检测出的相位关系进行逻辑运算、数据栓锁与计数，以得到有关于该待测时钟信号的该抖动的一计数值，
其中，该同步双相检测电路包括：
一第一延迟缓冲单元，延迟该参考时钟信号以产生一第一延迟后参考时钟；
一第二延迟缓冲单元，延迟该参考时钟信号以产生一第二延迟后参考时钟；以
一第三延迟缓冲单元，延迟该待测时钟信号以产生该延迟后待测时钟；
其中，该第三延迟缓冲单元的延迟量介于该第一与该第二延迟缓冲单元的延迟量之间。
2.如权利要求1所述的抖动测量电路，其中，该同步双相检测电路包括：
一第一相位检测器，耦合于该第一延迟缓冲单元与该第三延迟缓冲单元，以检测该第一延迟后参考时钟与该延迟后待测时钟信号间的相位关系；以及
一第二相位检测器，耦合于该第二延迟缓冲单元与该第三延迟缓冲单元，以检测该第二延迟后参考时钟与该延迟后待测时钟信号间的相位关系；
其中，每取样一次，该第一与第二相位检测器会被重置。
3.如权利要求2所述的抖动测量电路，其中，该决定电路包括：
一第一逻辑电路，对该第一相位检测器的一输出信号与该第二相位检测器的一输出信号进行逻辑运算；以及
一第二逻辑电路，对该第一相位检测器的该输出信号与该第二相位检测器的该输出信号进行逻辑运算。
4.如权利要求3所述的抖动测量电路，其中，该决定电路包括：
一第一数据栓锁器，根据该延迟后待测时钟信号而栓锁该第一逻辑电路的一输出信号；以及
一第二数据栓锁器，根据该延迟后待测时钟信号而栓锁该第二逻辑电路的一输出信号。
5.如权利要求4所述的抖动测量电路，其中，该决定电路包括：
一第三逻辑电路，对该第一数据栓锁器的一输出信号、该延迟后待测时钟信号与一使能信号进行逻辑运算；以及
一第四逻辑电路，对该第二数据栓锁器的一输出信号、该延迟后待测时钟信号与该使能信号进行逻辑运算。
6.如权利要求5所述的抖动测量电路，其中，该决定电路包括：
一多路复用器，从该第三逻辑电路的一输出信号与该第四逻辑电路的一输出信号择一；以及
一第一计数器，计数该多路复用器的一输出信号。
7.如权利要求5所述的抖动测量电路，其中，该决定电路包括：
一第二计数器，计数该第三逻辑电路的一输出信号；以及
一第三计数器，计数该第四逻辑电路的一输出信号。
8.一种时间差测量电路，用于测量一参考时钟信号与一待测电路所输出的一待测时钟信号间的一时间差，该待测电路至少包括一振荡源，该时间差测量电路包括：
一同步双相检测电路，耦接于该待测电路，该同步双相检测电路包括一第一延迟缓冲单元与第二延迟缓冲单元，当该振荡源处于一自由振荡时，得到该待测时钟信号的一相位的一机率分布图，以根据该待测时钟信号的该相位的该机率分布图来校正该第一延迟缓冲单元与第二延迟缓冲单元对该参考时钟信号所造成的一延迟时间差；以及
一决定电路，耦接于该同步双相检测电路，对该同步双相检测电路所检测出的相位关系进行逻辑运算、数据栓锁与计数，以得到有关于该时间差的一计数值，
其中，该第一延迟缓冲单元延迟该参考时钟信号以产生一第一延迟后参考时钟；该第二延迟缓冲单元延迟该参考时钟信号以产生一第二延迟后参考时钟；以及该同步双相检测电路更包括：一第三延迟缓冲单元，延迟该待测时钟信号以产生该延迟后待测时钟；
其中，该第三延迟缓冲单元的延迟量介于该第一与该第二延迟缓冲单元的延迟量之间。
9.如权利要求8所述的时间差测量电路，其中，该同步双相检测电路包括：
一第一相位检测器，耦合于该第一延迟缓冲单元与该第三延迟缓冲单元，以检测该第一延迟后参考时钟与该延迟后待测时钟信号间的相位关系；以及
一第二相位检测器，耦合于该第二延迟缓冲单元与该第三延迟缓冲单元，以检测该第二延迟后参考时钟与该延迟后待测时钟信号间的相位关系；
其中，每取样一次，该第一与第二相位检测器会被重置。
10.如权利要求9所述的时间差测量电路，其中，该决定电路包括：
一第一逻辑电路，对该第一相位检测器的一输出信号与该第二相位检测器的一输出信号进行逻辑运算；以及
一第二逻辑电路，对该第一相位检测器的该输出信号与该第二相位检测器的该输出信号进行逻辑运算。
11.如权利要求10所述的时间差测量电路，其中，该决定电路包括：
一第一数据栓锁器，根据该延迟后待测时钟信号而栓锁该第一逻辑电路的一输出信号；以及
一第二数据栓锁器，根据该延迟后待测时钟信号而栓锁该第二逻辑电路的一输出信号。
12.如权利要求11所述的时间差测量电路，其中，该决定电路包括：
一第三逻辑电路，对该第一数据栓锁器的一输出信号、该延迟后待测时钟信号与一使能信号进行逻辑运算；以及
一第四逻辑电路，对该第二数据栓锁器的一输出信号、该延迟后待测时钟信号与该使能信号进行逻辑运算。
13.如权利要求12所述的时间差测量电路，其中，该决定电路包括：
一多路复用器，从该第三逻辑电路的一输出信号与该第四逻辑电路的一输出信号择一；以及
一第一计数器，计数该多路复用器的一输出信号。
14.如权利要求12所述的时间差测量电路，其中，该决定电路包括：
一第二计数器，计数该第三逻辑电路的一输出信号；以及
一第三计数器，计数该第四逻辑电路的一输出信号。
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