CN106910450A - 栅极驱动电路和显示装置 - Google Patents

Abstract

本发明公开了栅极驱动电路和显示装置，所述栅极驱动电路中的每级栅极驱动单元包括：主电路，用于根据第一输入信号、第二输入信号、第一时钟信号、第二时钟信号以及第三时钟信号产生第一栅极驱动信号；以及下拉电路，用于根据所述第二时钟信号和第四时钟信号产生第一下拉信号和第二下拉信号，所述主电路的用于提供第一栅极信号的输出端与所述下拉电路分别用于提供第一下拉信号和第二下拉信号的输出端相连，以使所述第一下拉信号和所述第二下拉信号将所述第一栅极驱动信号下拉形成本级栅极驱动单元的栅极驱动信号。本发明提供的显示装置具有根据稳定的输出且可适用于窄边框的设计，应用范围更加广泛。

Description

栅极驱动电路和显示装置

技术领域

本发明涉及显示技术领域，尤其涉及栅极驱动电路和显示装置。

背景技术

显示装置一般包括显示面板、栅极驱动电路和源极驱动电路。其中，显示面板包括由多个像素单元形成的像素阵列，每个像素单元包含一个薄膜晶体管。在该像素阵列中，位于同一行的像素单元中的薄膜晶体管的栅极通过同一条扫描线与栅极驱动电路相连，栅极驱动电路通过多条扫描线逐行选通像素阵列中的各行像素单元；位于同一列的像素单元中的薄膜晶体管的源极或漏极通过同一条数据线与源极驱动电路相连，源极驱动电路通过多条数据线对各列像素单元施加灰阶电压，从而使显示面板呈现图像。

现有的栅极驱动电路为了保证输出的栅极驱动信号的稳定性，一般采用包括薄膜晶体管(Thin FilT Transistor，TFT)的降噪电路来降低噪声，但这样也会使得功耗变大、不利于电路窄边框的设计。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

本发明要解决的主要技术问题是提供一种适用于窄边框的设计且具有更好的降噪效果，输出驱动信号更加稳定的栅极驱动电路和显示装置。

根据本发明的一方面，提供了一种栅极驱动电路，包括分别用于驱动显示面板上的一条对应的栅极线的多级栅极驱动单元，所述每级栅极驱动单元包括：主电路，用于根据第一输入信号、第二输入信号、第一时钟信号、第二时钟信号以及第三时钟信号产生第一栅极驱动信号；以及下拉电路，用于根据所述第二时钟信号和第四时钟信号产生第一下拉信号和第二下拉信号，所述主电路的用于提供第一栅极信号的输出端与所述下拉电路分别用于提供第一下拉信号和第二下拉信号的输出端相连，以使所述第一下拉信号和所述第二下拉信号将所述第一栅极驱动信号下拉形成本级栅极驱动单元的栅极驱动信号。

优选地，所述下拉电路包括第一下拉模块以及第二下拉模块，所述第一下拉模块和所述第二下拉模块接收低供电电压，且所述第一下拉模块与所述主电路在第一节点处相连，所述第一下拉模块根据所述第二时钟信号和所述第一节点的电压产生所述第一下拉信号，所述第二下拉模块根据所述第四时钟信号和所述低供电电压产生所述第二下拉信号。

优选地，所述第一下拉模块包括第一电容以及第一至第五晶体管，所述第一电容的一端、所述第三晶体管的第一通路端接收所述第二时钟信号，所述第一电容的另一端、所述第三晶体管的控终端与所述第一晶体管的第一通路端相连，所述第三晶体管的第二通路端、所述第四晶体管的控制端、所述第五晶体管的控制端与所述第二晶体管的第一通路端相连，所述第一晶体管的控制端、所述第四晶体管的第一通路端连接至所述第一节点，所述第五晶体管的第一通路端用于输出第一下拉信号，所述第一晶体管的第二通路端、所述第二晶体管的第二通路端、所述第四晶体管的第二通路端以及第五晶体管的第二通路端接收所述低供电电压。

优选地，所述第二下拉模块包括第六晶体管，所述第六晶体管的控制端接收所述第四时钟信号，所述第四晶体管的第一通路端输出第二下拉信号，所述第四晶体管的第二通路端接收所述低供电电压。

优选地，所述主电路包括输入模块和输出模块，所述输入模块和所述输出模块在第一节点处相连，所述输入模块用于根据所述第一输入信号、所述第二输入信号、所述第一时钟信号以及所述第三时钟信号用于提供所述第一节点的电压，所述输出模块用于根据所述第二时钟信号和所述第一节点的电压产生第一栅极驱动信号。

优选地，所述输入模块包括第七晶体管和第八晶体管，所述第七晶体管的第一通路端接收所述第一时钟信号，所述第七晶体管的第二通路端、所述第八晶体管的第一通路端与所述第一节点相连，所述第八晶体管的第二通路端接收所述第三时钟信号，所述第七晶体管的控制端接收所述第一输入信号，所述第八晶体管的控制端接收所述第二输入信号。

优选地，所述输出模块包括第二电容和第九晶体管，所述第九晶体管的控制端、所述第二电容的一端连接至所述第一节点，所述第九晶体管的第一通路端接收所述第二时钟信号，所述第九晶体管的第二通路端与所述第二电容的另一端相连并输出所述第一栅极驱动信号。

优选地，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号的周期均相等，且所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号的占空比均为50％。

优选地，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号依次从低电平变化为高电平，且所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号由低电平变化为高电平的的间隔时间为四分之一个周期。

根据本发明的另一方面，还提供了一种显示装置，其包括如上所述的任一栅极驱动电路。

相较于现有技术，本发明显示装置的栅极驱动电路在适用于窄边框的设计的基础上具有更好的降噪效果，输出驱动信号更加稳定。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1示出本发明实施例的显示装置的结构示意图。

图2示出本发明实施例的显示装置中第i级栅极驱动单元的示意性框图。

图3示出本发明实施例的显示装置中的第i级栅极驱动单元的结构示意图。

图4示出本发明实施例的显示装置中的第i级栅极驱动单元工作时的时序示意图。

图5a至图5d中分别示出本发明实施例的显示装置中的第i级栅极驱动单元中第一节点、第二节点、第三节点以及本级栅极驱动信号的T-V曲线。

图6示出本发明实施例和现有技术的显示装置中的第i级栅极驱动单元中第三节点的T-V曲线。

图7a示出在27℃的情况下本发明实施例和现有技术的显示装置中的第i级栅极驱动单元中本级栅极驱动信号的T-V曲线。

图7b示出在70℃的情况下本发明实施例和现有技术的显示装置中的第i级栅极驱动单元中本级栅极驱动信号的T-V曲线。

图8a示出在90℃的情况下本发明实施例的显示装置中的第i级栅极驱动单元中第一节点的T-V曲线。

图8b示出在90℃的情况下本发明实施例的显示装置中的第i级栅极驱动单元中本级栅极驱动信号的T-V曲线。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

图1示出本发明实施例的显示装置的结构示意图。

如图1所示，本发明实施例的显示装置1000包括显示面板1100、栅极驱动电路1200、源极驱动电路1300以及时序控制电路1400，其中栅极驱动电路1200可以与显示面板1100集成于同一基板上以形成集成栅极驱动结构，从而实现显示装置1000的窄边框化。

显示面板1100包括排成m×n阵列的m×n个像素单元1110、n条分别传输栅极驱动信号G[1]至G[n]的扫描线以及m条分别传输数据信号D[1]至D[m]的数据线，m和n分别为非零自然数。每个像素单元1110中包含像素电极以及用于导通或关断该像素电极的晶体管，所述晶体管例如为薄膜晶体管。在显示面板1100中，位于同一行(所述“行”例如对应图中所示的横向方向)的像素单元中的各晶体管的栅极相连并向显示面板的边缘区域引出一条扫描线，n行像素单元分别通过对应的扫描线输出栅极驱动信号G[1]至G[n]；位于同一列(所述“列”例如对应图中所示的纵向方向)的像素单元中的各晶体管的源极相连并引出一条数据线，m列像素单元分别通过对应的数据线输出数据信号D[1]至D[m]；各像素单元中，晶体管的漏极与像素电极相连。

与显示面板集成与同一基板上的栅极驱动电路1200包括多个栅极驱动单元GIA[1]至GIA[n]，栅极驱动单元GIA[1]至GIA[n]分别通过n条扫描线对显示面板1100中各行像素单元施加栅极驱动信号G[1]至G[n]，从而逐行地触发显示面板1100中的各行像素单元，使被触发的像素单元行中的所有像素单元中的晶体管同时导通，以接收由源极驱动电路1300通过数据线提供的数据信号D[1]至D[m]。

时序控制电路1400用于对源极驱动电路1300和栅极驱动电路1200提供多个时钟信号以及启动信号(Start Vertical,STV)等控制信号(启动信号例如包括前级启动信号和后级启动信号)，其中，启动信号例如是一帧的开启信号。

需要说明的是，图1仅示出了显示装置中各部分电路之间或内部的部分连接关系。在以下对本发明实施例的描述中，如无特别说明，i为大于等于1且小于等于n的自然数。

图2示出本发明实施例的显示装置中第i级栅极驱动单元的示意性框图。

如图2所示，每级栅极驱动单元GIA[i]例如具有前级输入端、后级输入端、第一时钟端、第二时钟端、第三时钟端、第四时钟端、供电端以及驱动端。

各级栅极驱动单元GIA[i]的前级输入端接收第一输入信号in1，后级输入端接收第二输入信号in2，第一时钟端、第二时钟端、第三时钟端以及第四时钟端分别接收第一时钟信号clk1、第二时钟信号clk2、第三时钟信号clk3以及第四时钟信号clk4，供电端接收低供电电压VGL，驱动端输出本级栅极驱动单元的驱动信号Gn[i]。

当自然数i大于等于3且小于等于n时，第i级栅极驱动单元GIA[i]的前级输入端接收第一输入信号in1，第一输入信号in1可以为第i-2级栅极驱动单元GIA[i-2]所输出的栅极驱动信号G[i-2]，从而实现第i级栅极驱动单元GIA[i]的预充电。例如第3级栅极驱动单元GIA[3]的前级输入端接收第1级栅极驱动单元GIA[1]所输出的栅极驱动信号G[1]，第4级栅极驱动单元GIA[4]的前级输入端接收第2级栅极驱动单元GIA[2]所输出的栅极驱动信号G[2]]，以此类推。第1级栅极驱动单元GIA[1]的前级输入端接收的第一输入信号in1是由时序控制电路140直接提供或者经源极驱动电路130提供的前级启动信号STV1，第2级栅极驱动单元GIA[2]的前级输入端接收的第一输入信号in1是由时序控制电路1400直接提供或经源极驱动电路1300提供的前级启动信号STV2。

当自然数i大于等于1且小于等于n-2时，第i级栅极驱动单元GIA[i]的后级输入端接收第二输入信号in2，第二输入信号in2可以是由第i+2级栅极驱动单元GIA[i+2]输出的栅极驱动信号G[i+2]。例如第1级栅极驱动单元GIA[1]的后级输入端接收由第3级栅极驱动单元GIA[3]提供的栅极驱动信号G[3]，第2级栅极驱动单元GIA[2]的后级输入端接收由第4级栅极驱动单元GIA[4]提供的栅极驱动信号G[4]。第n级栅极驱动单元GIA[n]的后级输入端接收的第二输入信号in2是由时序控制电路1400直接提供或经源极驱动电路1300提供的后级启动信号STV3，第n-1级栅极驱动单元GIA[n-1](未画出)的后级输入端接收的第二输入信号in2是由时序控制电路1400直接提供或经源极驱动电路1300提供的后级启动信号STV4。

第i级栅极驱动单元GIA[i]包括主电路1210和下拉电路1220，其中主电路1210包括输入模块1211以及输出模块1212，下拉电路1220包括第一下拉模块1221以及第二下拉模块1222。

下面对第i级栅极驱动单元GIA[i]中各模块的连接关系与信号关系进行具体描述。

输入模块1211的输出端与第一节点Q1相连，输入模块1211用于根据该级栅极驱动单元的前级输入端接收到的第一输出信号in1、后级输入端接收到的第二输入信号in2、第一时钟端接收到的第一时钟信号clk1以及第三时钟端接收到的第三时钟信号clk3提供第一节点Q1的电压。

第一下拉模块1221与第一节点Q1相连，且根据该级栅极驱动单元的第二时钟端接收到的第二时钟信号clk2以及第一节点Q1的电压产生第一下拉信号ctl1。第一下拉模块1221的低电平供电电压等于低供电电压VGL。

第二下拉模块1222根据该级栅极驱动单元的第四时钟端接收到的第四时钟信号clk4产生第二下拉信号ctl2。第二下拉模块1222的低电平供电电压等于低供电电压VGL。

输出模块1212与第一节点Q1相连，且根据该级栅极驱动单元的第二时钟端接收到的第二时钟信号clk2以及第一节点Q1的电压产生第一栅极驱动信号gout1。

输出模块1212用于提供第一栅极驱动信号gout1的输出端与第一下拉模块1221用于提供第一下拉信号ctl1的输出端以及第二下拉模块1222用于提供第二下拉信号ctl2的输出端相连，使得第一下拉信号ctl1、第二下拉信号ctl2对第一栅极驱动信号gout1进行下拉形成本级栅极驱动信号G[i]，实现对本级栅极驱动信号G[i]的降噪稳定。

图3示出本发明实施例的显示装置中的第i级栅极驱动单元的结构示意图。需要说明的是，在本实施例中提及的晶体管均为N型薄膜晶体管，且各个晶体管的第一通路端和第二通路端可以互换(即漏极和源极可以互换)。但是本发明的实现不限于此。

如图4和图3所示，输入模块1211包括第七晶体管T7和第八晶体管T8，第七晶体管T7的控制端接收第一输入信号in1，第八晶体管T8的控制端接收第二输入信号in2，第七晶体管T7的漏极接收第一时钟信号clk1，第七晶体管T7的源极与第八晶体管T8的漏极相连用于提供第一节点Q1的电压，第八晶体管T8的源极接收第三时钟信号clk3。

第一下拉模块1221包括第一电容C1和第一至第四晶体管T4，第一电容C1的第一端、第三晶体管T3的漏极接收第二时钟信号clk2，第一电容C1的另一端、第三晶体管T3的控制端以及第一晶体管TI的漏极相连，该连接点对应为第二节点Q2，第四晶体管T4的漏极连接至第一节点Q1，第二晶体管T2的漏极、第三晶体管T3的源极、第四晶体管T4的控制端以及第五晶体管T5的控制端相连，该连接点对应为第三节点Q3，第一晶体管TI的源极、第二晶体管T2的源极以及第五晶体管T5的源极分别接收低供电电压VGL，第五晶体管T5的漏极用于输出第一下拉信号ctl1。

第二下拉模块1222包括第六晶体管T6，第六晶体管T6的控制端接收第四时钟信号clk4，第六晶体管T6的源极接收低供电电压VGL，第六晶体管T6的漏极用于输出第二下拉信号ctl2。

输出模块1212包括第二电容C2和第九晶体管T9，第二电容C2的一端和第九晶体管T9的控制端连接至第一节点Q1，第九晶体管T9的漏极接收第二时钟信号clk2，第九晶体管T9的源极和第二电容C2的另一端相连并用于输出第一栅极驱动信号gout1。

第九晶体管T9的源极、第五晶体管T5的漏极以及第六晶体管T6的漏极相连，使得第一下拉信号ctl1、第二下拉信号ctl2对第一栅极驱动信号gout1进行下拉形成本级栅极驱动信号G[i]。

在上述栅极驱动电路1200中，各级栅极驱动单元GIA[i]的工作过程分为预充电阶段、上拉阶段、下拉阶段以及稳定阶段，下面结合附图对各栅极驱动单元工作过程中的各工作阶段进行说明。

图5示出本发明实施例的显示装置中的第i级栅极驱动单元工作时的时序示意图。

如图5和图4所示，所述第一时钟信号clk1、所述第二时钟信号clk2、所述第三时钟信号clk3以及所述第四时钟信号clk4的周期均相等，且所述第一时钟信号clk1、所述第二时钟信号clk2、所述第三时钟信号clk3以及所述第四时钟信号clk4的占空比均为50％。在第i级栅极驱动单元GIA[i]工作过程中，所述第一时钟信号clk1、所述第二时钟信号clk2、所述第三时钟信号clk3以及所述第四时钟信号clk4依次从低电平变化为高电平，且所述第一时钟信号clk1、所述第二时钟信号clk2、所述第三时钟信号clk3以及所述第四时钟信号clk4由低电平变化为高电平的的间隔时间为四分之一个周期。

在预充电阶段P1：第一输入信号in1为高电平，第二输入信号in2为低电平，第七晶体管T7导通但第八晶体管T8关断，第一时钟信号clk1由低电平变为高电平，此时第一节点Q1通过第七晶体管T7被充电至第一电压，使得第九晶体管T9导通，因为第二时钟信号clk2为低电平，第九晶体管T9输出低电平的第一栅极驱动信号gout1。由于第一节点Q1被充电至第一电压，第一晶体管TI和第二晶体管T2导通，第二节点Q2和第三节点Q3均为低电平，第三晶体管T3、第四晶体管T4以及第五晶体管T5关断。第四时钟信号clk4为高电平，第六晶体管T6导通，第二下拉信号ctl2对第一栅极驱动信号gout1进行下拉形成低电平的本级栅极驱动信号G[i]。

在上拉阶段P2：第一输入信号in1和第二输入信号in2均为低电平，第七晶体管T7和第八晶体管T8均关断，由于在预充电阶段第一节点Q1已被充电至第一电压，因此第九晶体管T9导通，第二时钟信号clk2由低电平变为高电平，且由于第二电容C2的自举作用，第一节点Q1的电压被进一步上拉至第二电压，第一晶体管TI和第二晶体管T2导通，第二节点Q2和第三节点Q3继续维持低电平，第三晶体管T3、第四晶体管T4和第五晶体管T5关断，第四时钟信号clk4为低电平，第六晶体管T6关断，由于第一节点Q1的电压被进一步上拉至第二电压使得第九晶体管T9更加充分的导通，第九晶体管T9输出高电平的第一栅极驱动信号gout1(等于本级栅极驱动信号G[i])。

在下拉阶段P3：第一输入信号in1为低电平，第二输入信号in2为高电平，第七晶体管T7关断且第八晶体管T8导通，第一时钟信号clk1为低电平，第三时钟信号clk3为高电平，第八晶体管T8将第一节点Q1的电压下拉至第一电平，第一晶体管TI和第二晶体管T2导通，第三晶体管T3、第四晶体管T4和第五晶体管T5均关断，第九晶体管T9导通，因为第二时钟信号clk2为低电平，第九晶体管T9输出低电平的第一栅极驱动信号，第四时钟信号clk4为高电平，第六晶体管T6导通，第二下拉信号ctl2对第一栅极驱动信号gout1进行下拉形成低电平的本级栅极驱动信号G[i]。

在稳定阶段P4：第一输入信号in1为低电平，第二输入信号in2为高电平，第七晶体管T7关断且第八晶体管T8导通，第三时钟信号clk3为低电平，第八晶体管T8将第一节点Q1的电压进一步拉低至低电平，第一晶体管TI、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5以及第九晶体管T9均关断，第四时钟信号clk4为高电平，第六晶体管T6导通，第二下拉信号ctl2对第一栅极驱动信号gout1进行下拉形成低电平的本级栅极驱动信号G[i]。

因此，在后续的时间内(即稳定阶段之后)，需要使本级栅极驱动单元输出的本级栅极驱动信号G[i]维持在低电平，从而获得理想的波形。但是，由于第二时钟信号clk2为时钟信号，其在后续的时间内(即稳定阶段之后)，还会不停的产生脉冲，将会对本级栅极驱动单元输出的本级栅极驱动信号G[i]产生影响，为了尽可能地降低这些影响，本发明实施例利用第一电容C1、第一至第五晶体管进行改善。

具体地，在后续的时间内，第一节点Q1的电压为低电平，第一晶体管TI、第二晶体管T2、第九晶体管T9均关断，当第二时钟信号clk2由低电平变为高电平时，第二时钟信号clk2经由第二电容C2将第二节点Q2的电压上拉至高电平，使得第三晶体管T3导通，第三节点Q3的电压被第三晶体管T3上拉至高电平，使得第四晶体管T4和第五晶体管T5均导通，第一下拉信号ctl1对第一栅极驱动信号gout1进行下拉形成低电平的本级栅极驱动信号G[i]。

图5a至图5d中分别示出本发明实施例的显示装置中的第i级栅极驱动单元中第一节点、第二节点、第三节点以及本级栅极驱动信号的T-V曲线。如图5a至5d所示，可直观的观察到本发明实施例的显示装置中的第i级栅极驱动单元中第一节点、第二节点、第三节点以及本级栅极驱动信号电压随时间变化的过程，与前文对本发明实施例的显示装置中的第i级栅极驱动单元的四个工作阶段(即预充电阶段、上拉阶段、下拉阶段以及稳定阶段)中各位置电压变化情况的说明相印证，在此处不再重复叙述。

图6示出本发明实施例和现有技术的显示装置中的第i级栅极驱动单元中第三节点的T-V曲线。如图6所示，在同一时刻，本发明实施例的显示装置中的第i级栅极驱动单元中第三节点的电压，明显高于现有技术的显示装置中的第i级栅极驱动单元中第三节点的电压。

图7a示出在27℃的情况下本发明实施例和现有技术的显示装置中的第i级栅极驱动单元中本级栅极驱动信号的T-V曲线。如图7a所示，在27℃、0bias的情况下，本发明实施例的显示装置中的第i级栅极驱动单元中本级栅极驱动信号，相对于现有技术的显示装置中的第i级栅极驱动单元中本级栅极驱动信号噪音有较为明显的降低。

图7b示出在70℃的情况下本发明实施例和现有技术的显示装置中的第i级栅极驱动单元中本级栅极驱动信号的T-V曲线。如图7b所示，在70℃、-3bias的情况下，本发明实施例的显示装置中的第i级栅极驱动单元中本级栅极驱动信号，相对于现有技术的显示装置中的第i级栅极驱动单元中本级栅极驱动信号噪音有较为明显的降低。

图8a示出在90℃的情况下本发明实施例的显示装置中的第i级栅极驱动单元中第一节点的T-V曲线，图8b示出在90℃的情况下本发明实施例的显示装置中的第i级栅极驱动单元中本级栅极驱动信号的T-V曲线。在90℃、-3bias的情况下，由于温度条件较为极端，现有技术的显示装置中的第i级栅极驱动单元中的本级栅极驱动信号已不能稳定输出，而本发明实施例的显示装置中，如图8a和8b所示，其第i级栅极驱动单元中的第一节点以及本级栅极驱动信号均有较为稳定的输出，且本级栅极驱动信号中噪音电平低于2V，满足基本规格。

相对于现有技术而言，本发明在可适用于窄边框的设计的基础上，进一步降低了每级栅极驱动单元输出的栅极驱动信号中的噪声，使驱动信号更加稳定，提高了显示的可靠性，扩大了显示装置的使用范围。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括分别用于驱动显示面板上的一条对应的栅极线的多级栅极驱动单元，所述每级栅极驱动单元包括：

主电路，用于根据第一输入信号、第二输入信号、第一时钟信号、第二时钟信号以及第三时钟信号产生第一栅极驱动信号；以及

下拉电路，用于根据所述第二时钟信号和第四时钟信号产生第一下拉信号和第二下拉信号，所述主电路的用于提供第一栅极信号的输出端与所述下拉电路分别用于提供第一下拉信号和第二下拉信号的输出端相连，以使所述第一下拉信号和所述第二下拉信号将所述第一栅极驱动信号下拉形成本级栅极驱动单元的栅极驱动信号。

2.根据权利要求1所示的栅极驱动电路，其特征在于，所述下拉电路包括第一下拉模块以及第二下拉模块，所述第一下拉模块和所述第二下拉模块接收低供电电压，且所述第一下拉模块与所述主电路在第一节点处相连，

所述第一下拉模块根据所述第二时钟信号和所述第一节点的电压产生所述第一下拉信号，

所述第二下拉模块根据所述第四时钟信号和所述低供电电压产生所述第二下拉信号。

3.根据权利要求2所述的栅极驱动电压，其特征在于，所述第一下拉模块包括第一电容以及第一至第五晶体管，所述第一电容的一端、所述第三晶体管的第一通路端接收所述第二时钟信号，所述第一电容的另一端、所述第三晶体管的控终端与所述第一晶体管的第一通路端相连，所述第三晶体管的第二通路端、所述第四晶体管的控制端、所述第五晶体管的控制端与所述第二晶体管的第一通路端相连，所述第一晶体管的控制端、所述第四晶体管的第一通路端连接至所述第一节点，所述第五晶体管的第一通路端用于输出第一下拉信号，所述第一晶体管的第二通路端、所述第二晶体管的第二通路端、所述第四晶体管的第二通路端以及第五晶体管的第二通路端接收所述低供电电压。

4.根据权利要求2所述的栅极驱动电路，其特征在于，所述第二下拉模块包括第六晶体管，所述第六晶体管的控制端接收所述第四时钟信号，所述第四晶体管的第一通路端输出第二下拉信号，所述第四晶体管的第二通路端接收所述低供电电压。

5.根据权利要求1所述的栅极驱动电路，其特征在于，所述主电路包括输入模块和输出模块，所述输入模块和所述输出模块在第一节点处相连，

所述输入模块用于根据所述第一输入信号、所述第二输入信号、所述第一时钟信号以及所述第三时钟信号用于提供所述第一节点的电压，

所述输出模块用于根据所述第二时钟信号和所述第一节点的电压产生第一栅极驱动信号。

6.根据权利要求5所述的栅极驱动电路，其特征在于，所述输入模块包括第七晶体管和第八晶体管，所述第七晶体管的第一通路端接收所述第一时钟信号，所述第七晶体管的第二通路端、所述第八晶体管的第一通路端与所述第一节点相连，所述第八晶体管的第二通路端接收所述第三时钟信号，所述第七晶体管的控制端接收所述第一输入信号，所述第八晶体管的控制端接收所述第二输入信号。

7.根据权利要求5所述的栅极驱动电路，其特征在于，所述输出模块包括第二电容和第九晶体管，所述第九晶体管的控制端、所述第二电容的一端连接至所述第一节点，所述第九晶体管的第一通路端接收所述第二时钟信号，所述第九晶体管的第二通路端与所述第二电容的另一端相连并输出所述第一栅极驱动信号。

8.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号的周期均相等，且所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号的占空比均为50％。

9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号依次从低电平变化为高电平，且所述第一时钟信号、所述第二时钟信号、所述第三时钟信号以及所述第四时钟信号由低电平变化为高电平的的间隔时间为四分之一个周期。

10.一种显示装置，其特征在于，其包括如权利要求1至9所述的任一栅极驱动电路。