CN101911494A - 具有自校正相位-数字传递函数的锁相环 - Google Patents

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Abstract

一种锁相环包括相位-数字转换器部分以及新颖的校正部分。所述相位-数字转换器(PDC)部分输出第一相位误差字流。所述新颖的校正部分接收所述第一相位误差字且产生供应到环路滤波器的第二相位误差字流。所述PDC部分具有展现特定缺陷的相位-数字传递函数。在第一实例中，所述校正部分确定第一相位误差字对之间的平均差，且使用此平均差将所述第一相位误差字规格化，以校正归因于延迟元件传播延迟的改变而引起的PDC部分传递函数斜率的改变。在第二实例中，所述校正部分校正PDC部分传递函数中的增益失配。在第三实例中，所述校正部分校正PDC部分传递函数中的偏移失配。

Description

具有自校正相位-数字传递函数的锁相环
技术领域
所揭示的实施例涉及全数字锁相环(ADPLL)中的相位-数字(PDC)转换器的传递函数的校正。
背景技术
锁相环用于许多应用中，包括用于蜂窝式电话接收器和发射器的本机振荡器中。过去，大体上用模拟电路来实施如蜂窝式电话中所使用的此些锁相环。然而，最近已采用锁相环的数字实施方案。这些锁相环通常被称为全数字锁相环(ADPLL)。存在若干种类的ADPLL电路，包括(例如)所谓的相位-数字转换器PLL(PDC ADPLL)和所谓的时间-数字PLL(TDC ADPLL)。
图1(现有技术)为TDC ADPLL 1的高级简化概念电路图。TDC ADPLL 1包含输出数字调谐字流的环路滤波器2。数控振荡器(DCO)3接收数字调谐字且输出对应信号HCLK，所述对应信号HCLK的频率由数字调谐字确定。时间-数字转换器(TDC)4接收HCLK信号以及参考时钟FREF且输出相位误差字的分数部分。相位误差字指示FREF信号与HCLK信号之间的相位误差。累加器5输出相位误差字的整数部分。加法器6将对应的整数部分与分数部分相加以输出数字相位误差字流。数字相位误差字流被供应到环路滤波器2。当环路锁定时，HCLK的相位锁定到参考时钟FREF的相位。关于TDC ADPLL的额外信息，参见Staszweski等人题为“用于90-nm CMOS中的频率合成的1.3 v 20 ps时间-数字转换器(1.3 V 20 ps Time-to-Digital Converter for Frequency Synthesis in 90-nm CMOS)”(关于电路和***II的IEEE学报，第53卷，第3期，2006年3月)的文章。
图2(现有技术)为图1的TDC 4的电路图。TDC 4包括反相器链7、相关联的触发器集合8、解码器9和自校准规格化电路10-12。图3(现有技术)为说明信号FREF和HCLK在其被供应到TDC4的输入时的波形图。图4(现有技术)为说明由沿反相器链7的对应反相器输出的值D1-D10的波形图。在由波形图中的垂直虚线13指示的时间点处，触发器集合8由信号FREF的上升沿计时。接着各个反相器的值作为字Q(1∶10)并行输出到解码器9。字Q(1∶10)含有关于FREF的上升沿与HCLK的上升和下降沿之间的时间间隔的信息。由解码器9解码字Q(1∶10)以输出六位下降时间Δtf和六位上升时间值Δtr。六位下降时间值Δtf指示HCLK的下降沿与FREF的上升沿之间的时间。六位上升时间值Δtr指示HCLK的上升沿与FREF的上升沿之间的时间。如图2中所指示，在经乘法器12规格化后，值Δtf为TDC的输出OUT。如果经由反相器链的反相器的延迟归因于工艺、电压和/或温度的变化而将改变，则所得值Δtr还将改变且相位-数字转换增益将改变。TDC因此自校准以考虑由工艺、电压和温度(PVT)的改变而引起的反相器延迟变化。块10和11产生供应到乘法器12以自校准Δtr值的流的值。
图5(现有技术)为相位-数字转换器全数字锁相环(PDC ADPLL)的一个电路拓扑14的简化框图。在一个PDC ADPLL中，环路滤波器15将从相位-数字转换器16接收带正负号的数字。然而，图2的TDC ADPLL拓扑不产生Δtr值的正值和负值。此外，视环路分频器17所除的值而定，PDC ADPLL中的环路分频器17输出DIV_OUT的周期可比HCLK的周期长许多倍(例如，一千倍)。提供足够长的延迟链以俘获DIV_OUT的整个高脉冲可能不能实行且不切实际。此外，用于图2的TDC ADPLL中的技术包含将DCO输出信号HCLK供应到反相器链中。如果DCO输出信号HCLK具有例如4GHz的高频率，则接收HCLK的延迟链的反相器将以高频率切换。如果反相器为互补逻辑(CMOS)反相器，则电路的电流消耗将过高。因此，图2的现有技术为不合意的且由于多个原因而不可有效地用于PDC ADPLL中的自校准。
发明内容
相位-数字转换器全数字锁相环(PDC ADPLL)包括相位-数字转换器、数字环路滤波器、数控振荡器(DCO)和环路分频器。环路分频器由Σ-Δ调制器控制以随着时间除以分数除数值N.f，其中N为整数部分且f为分数部分。相位-数字转换器从参考信号源接收参考时钟信号XO且从环路分频器接收反馈信号DIV_OUT，且产生第二相位误差字流。第二相位误差字流被供应到数字环路滤波器。相位-数字转换器包括相位-数字转换器部分以及新颖的校正部分。相位-数字转换器部分接收参考信号XO和反馈信号DIV_OUT且产生第一相位误差字流。新颖的校正部分接收第一相位误差字流并执行新颖处理且产生第二相位误差字流。
在一个实例中，相位-数字转换器部分具有展现一斜率的相位-数字传递函数。所述斜率受相位-数字转换器部分中的延迟线中的延迟元件的传播延迟的改变影响。在一种情况下，延迟元件传播延迟的改变是归因于PVT(工艺和/或电源电压和/或温度)的改变。新颖的校正电路接收第一相位误差字流且产生第二相位误差字流，以使得相位-数字转换器部分和校正部分一起具有总相位-数字传递函数，所述相位-数字传递函数的斜率大体上不取决于延迟元件传播延迟的改变。
在一个特定实施例中，校正部分是接收第一相位误差字中的第一者dTi-1和第一相位误差字中的第二者dTi的大量数字逻辑，其中在环路分频器除以除数值N时产生所述第一相位误差字中的一者，且其中在环路分频器除以除数值N+1时产生所述第一相位误差字中的另一者。校正电路确定dTi与dTi-1之间的差，且使用此差以确定乘数值。校正部分接着使用所述乘数值将第一相位误差字规格化，以使得所得第二相位误差字的相位-数字传递函数的斜率被规格化且大体上不取决于延迟元件传播延迟的改变。在一个实例中，反馈信号DIV_OUT的周期大体上大于经由相位-数字转换器部分的整个延迟线的传播延迟时间的两倍。随着PDC ADPLL操作，校正部分调整乘数值，以使得相位-数字转换器部分和校正部分一起的总相位-数字传递函数的斜率大体上恒定。
在另一实例中，相位-数字转换器部分的相位-数字传递函数展现增益失配缺陷。校正部分与其处理第一相位误差字的第二集合不同地处理第一相位误差字的第一集合，以使得以第一方式调整相位-数字传递函数的第一部分的传递函数斜率，且使得以第二方式调整相位-数字传递函数的第二部分的传递函数斜率。结果为总相位-数字传递函数(相位-数字转换器部分和校正部分一起的)不展现增益失配。
在另一实例中，相位-数字转换器部分的相位-数字传递函数展现偏移失配缺陷。从第一相位误差字流，校正部分确定偏移的量值且接着通过偏移的经确定的量值调整第一相位误差字中的适当者，以使得(相位-数字转换器部分和校正部分一起的)总相位-数字传递函数不展现偏移失配。在一个特定实施例中，新颖的校正部分是校正延迟元件变化、增益失配和偏移失配的大量纯数字逻辑。
以上内容为概要且因此有必要含有细节的简化、概括和省略；因此，所属领域的技术人员将了解所述概要仅为说明性的且不意图以任何方式限制。如仅由权利要求书界定的本文中所描述的装置和/或工艺的其它方面、发明性特征和优点将在本文中所阐述的非限制性详细描述中变得显而易见。
附图说明
图1(现有技术)为时间-数字转换器全数字锁相环(TDC ADPLL)的电路图。
图2(现有技术)为图1的TDC ADPLL内的时间-数字转换器4的较详细电路图。
图3(现有技术)为说明信号FREF和HCLK在其被供应到图1的TDC ADPLL的TDC 4的输入时的波形图。
图4(现有技术)为说明图1的TDC ADPLL的TDC 4的操作的波形图。
图5(现有技术)为相位-数字转换器全数字锁相环(PDC ADPLL)的简化框图。
图6为根据一个新颖方面的一种特定类型的移动通信装置100的极简化的高级框图。
图7为图6的RF收发器集成电路103的较详细框图。
图8为进一步详细地展示RF收发器集成电路103的本机振荡器106的电路图。
图9A为说明在正相位条件下的本机振荡器106中的PFD 133的操作的波形图。
图9B为说明在负相位条件下的本机振荡器106中的PFD 133的操作的波形图。
图10为说明图8的本机振荡器106中的DLPDC 134如何操作的简化电路图和相关联波形图。
图11为本机振荡器106中的PDC 126的简化框图。
图12说明新颖的校正部分132如何校正DLPDC 134的相位-数字传递函数中的增益改变。
图13A和13B为说明经由新颖的校正部分132的处理的流程的流程图。
图14阐述新颖校正电路132如何校正归因于延迟元件传播延迟的改变(例如，归因于PVT变化)而引起的DLPDC相位-数字传递函数增益的改变的实例。
图15为说明图14的校正操作的曲线图。
图16说明新颖的校正部分132如何校正DLPDC相位-数字传递函数中的增益失配缺陷。
图17阐述新颖校正电路132如何校正DLPDC相位-数字传递函数中的增益失配缺陷的实例。
图18为说明图17的校正操作的曲线图。
图19说明新颖的校正部分132如何校正DLPDC相位-数字传递函数中的偏移失配缺陷。
图20阐述新颖校正电路132如何校正DLPDC相位-数字传递函数中的偏移失配缺陷的实例。
图21为说明图20的校正操作的曲线图。
图22为根据一个新颖方面的方法的简化流程图。
具体实施方式
图6为根据一个新颖方面的一种特定类型的移动通信装置100的极简化的高级框图。在此实例中，移动通信装置100为使用码分多址(CDMA)蜂窝式电话通信协议的蜂窝式电话。蜂窝式电话包括天线102和两个集成电路103和104(以及若干其它未说明的部分)。集成电路104被称为“数字基带集成电路”或“基带处理器集成电路”。集成电路103为RF收发器集成电路。RF收发器集成电路103因为其包括发射器以及接收器而被称为“收发器”。
图7为图6的RF收发器集成电路103的较详细框图。接收器包括所谓的“接收链”105以及本机振荡器(LO)106。当蜂窝式电话正进行接收时，在天线102上接收高频RF信号107。来自信号107的信息通过双工器108、匹配网络109，且通过接收链105。信号107由低噪声放大器(LNA)110放大且由混频器111下变频转换。所得的经下变频转换的信号由基带滤波器112滤波且被传递到数字基带集成电路104。数字基带集成电路104中的模/数转换器113将信号转换为数字形式且所得数字信息由数字基带集成电路104中的数字电路处理。数字基带集成电路104通过控制在本机振荡器输出114上供应到混频器111的本机振荡器信号(LO)的频率来调谐接收器。
如果蜂窝式电话正进行发射，则待发射的信息由数字基带集成电路104中的数/模转换器115转换为模拟形式且被供应到“发射链”116。基带滤波器117滤除归因于数/模转换过程的噪声。接着由本机振荡器119控制的混频器块118将信号上变频转换为高频信号。驱动放大器120和外部功率放大器121放大高频信号以驱动天线102，以使得从天线102发射高频RF信号122。
图8为进一步详细地展示本机振荡器106的电路图。本机振荡器106包括晶体振荡器123和相位-数字(PDC)全数字锁相环(ADPLL)124。数字基带集成电路104通过跨越地将控制信息发送到RF收发器集成电路103来控制本机振荡器输出信号LO的频率。此控制信息确定分数F除数值(N.f)。图8中的箭头125表示此控制信息的传递，而非借以传递所述控制信息的特定连接。控制信息可(例如)与其它信息一起跨越串行总线而从集成电路104传送到集成电路103。
PDC ADPLL 124包括相位-数字转换器(PDC)126、数字环路滤波器127、数控振荡器(DCO)128、环路分频器129和Σ-Δ调制器130。PDC 126又包括相位-数字转换器部分131和校正部分132。PDC部分131包括相位-频率检测器(PFD)133和延迟线相位-数字转换器(DLPDC)134。DCO 128接收八位数字调谐字流。在给定时间，由DCO 128接收的数字调谐字确定由DCO 128输出的本机振荡器输出信号LO的频率。此实例中的本机振荡器信号LO为4GHz范围内的数字信号。
环路分频器129通过经由线135从Σ-Δ调制器130接收的多位数字除数值对单一位本机振荡器信号分频，且将所得经分频的单一位信号DIV_OUT输出到导体136上且输出到PFD 133的第二输入137。Σ-Δ调制器130随着时间将除数值从整数值N改变到下一整数N+1，以使得LO的频率随着时间除以分数F值N.f。分数F值“N.f”中的“N”表示整数，而分数值“N.f”中的“.f”表示分数值。如上所描述，环路分频器借以分频的分数值N.f在已从数字基带集成电路104接收后为本机振荡器106所知。
PDC部分131在PFD 133的第一输入138上从晶体振荡器123接收参考时钟信号XO，且还在PFD 133的第二输入137上接收DIV_OUT信号。PDC部分131将第一相位误差字dTi流输出到导体139上。在此实例中，每一第一相位误差字为八位数字值，其第一位为正负号位。正负号位相对于输入137上的DIV_OUT信号的相位来指示输入138上的XO信号的相位。相位误差字的剩余七个位为指示两个信号相对于彼此异相的度数的数。
新颖的校正部分132接收第一相位误差字dTi流且输出第二相位误差字dTi_corr流。每一第二相位误差字也为八位数字值，其第一位为正负号位。在以下描述中进一步详细地描述新颖的校正部分132的操作。
数字环路滤波器127接收第二相位误差字dTi_corr流且输出经滤波的值流。针对由数字环路滤波器127接收的每一第二相位误差字而存在从数字环路滤波器127输出的一个此类值。由数字环路滤波器127输出的值在此处被称为数字调谐字。
PDC 126、数字环路滤波器127、DCO 128和环路滤波器129一起充当锁相环，以使得DIV_OUT的相位相对于参考时钟信号XO的相位而被锁定。DIV_OUT的频率F2与参考时钟信号XO的频率相同。在本实例中，参考时钟信号XO的频率为20 MHz。因为环路分频器129以分数F值N.f分频，所以本机振荡器输出信号LO的频率为F2*(N.f)。如果(例如)N.f为200.1，且F2为20MHz，则LO的频率F1为4.002GHz。
图9A为说明PFD 133的操作的波形图。PFD 133输出三个数字信号UP、DN和S。信号UP在参考时钟信号XO的上升沿上转变为高。信号DN在DIV_OUT信号的上升沿上转变为高。在信号UP和DN两者被断言为高后不久，使信号UP和DN两者异步地转变为低。UP和DN信号被传送到DLPDC 134。信号S为正负号信号。如果参考时钟信号XO在DIV_OUT信号转变为高之前转变为高，则正负号信号S为数字0，否则正负号信号S为数字1。
图10为说明DLPDC 134如何将UP和DN信号转换为第一相位误差字dTi的简化电路图和相关联波形图。DLPDC 134包括一对多路复用器140、141、延迟元件链142、连续逻辑元件集合143和编码器144。延迟元件链142还被称为延迟线。所说明的实例中的延迟元件为反相器。所说明的实例中的连续逻辑元件为触发器。考虑图9A中所说明的传入信号XO和DIV_OUT的正相位情形。XO的第一上升沿致使信号UP从低转变到高。正负号信号S为数字逻辑低。信号UP的低到高转变因此通过多路复用器140且作为信号D而引入到延迟线142中。上升沿经由延迟线从左到右传播。标记有“第一时间”的上部两个波形指示上升沿已传播通过延迟线的反相器中的三者的第一时间。标记有“第二时间”的下两个波形指示上升沿已传播通过延迟线的反相器中的更多者的较迟时间。接下来，在图9A的相位实例中，DIV_OUT信号转变为高。此低到高的转变致使DN信号从低转变到高。如图10中所指示，DN信号作为信号L经由多路复用器141而供应到触发器143的时钟输入引线上。所有触发器经计时以在信号L的上升沿上同时俘获数据。因为一个触发器的数据输入D耦合到延迟线中的反相器输出中的每一相应输出，所以触发器俘获指示UP的上升沿在出现L信号的上升沿之前沿延迟线142行进多远的信息。标记有“第三时间”的底部两个波形指示信号L转变为高从而致使触发器被计时的时间。箭头145指示信号D的低到高波前在出现信号L的上升沿之前沿延迟线行进多远。编码器144接收触发器143的输出以及正负号信号S，且将信息编码为八位带正负号的第一相位误差字dTi。
图9B为说明在参考时钟信号XO于DIV_OUT信号转变为高后转变为高时的PFD133的操作的波形图。如在图9A的实例中，PFD 133在DIV_OUT信号的上升沿上将信号DN断言为高且在参考时钟信号XO的上升沿上将信号UP断言为高。而且，如在图9A的实例中，在信号UP和DN两者被断言为高后不久，使信号UP和DN两者异步地转变为低。然而，在图9B的实例中，正负号信号S具有数字高值，因为信号XO在信号DIV_OUT后转变为高。因此多路复用器140将DN信号作为信号D供应到延迟线142中，且多路复用器141将UP信号作为信号L供应到触发器143的时钟输入引线上。应注意，图9A和9B的D和L波形看起来类似，即使图9A和9B的实例中的XO和DIV_OUT信号的相对相位不同也是如此。因此，在出现信号L的低到高转变之前，在图9A的实例中，D信号的低到高转变沿延迟线142行进的距离与在图9B的实例中相同。然而，与正负号信号S的值在图9A的实例中为数字低相反，在图9B的实例中，正负号信号S的值为数字高。
图11为展示带正负号的第一相位误差字dTi的表示的PDC 126的简化框图。
经由图10的延迟线142的延迟元件的延迟并不始终恒定，而是可归因于许多原因中的任一者而改变。延迟可随工艺、电源电压和/或操作温度(PVT)而改变。因为信号XO与DIV_OUT之间的相位由相位-数字转换器部分131根据许多延迟元件延迟来测量，所以如果经由延迟元件的传播延迟将改变，则即使XO对DIV_OUT信号的实际相位将保持恒定，作为来自相位-数字转换器部分131的输出的dTi第一相位误差字仍将改变。
图12说明作为标记有dTi的线146的DLPDC 134的相位-数字传递函数。随着XO对DIV_OUT信号的相位增加，从DLPDC 134输出的数字值dTi也增加。由线146表示的传递函数为线性的。遗憾的是，温度的改变可改变传递函数线146的斜率。传递函数斜率(斜率还被称为“增益”)的此些改变是不合意的且可以不合意的方式改变PDCADPLL的操作。增益的改变可(例如)改变锁相环的带宽，且因此可改变ADPLL的锁定时间。各种通信协议对接收器本机振荡器106的ADPLL的锁定时间施加不同要求。出于此原因和其它原因，需要相位-数字传递函数的增益尽可能随着PVT而尽可能恒定。
根据一个新颖方面，提供新颖的校正部分132。新颖的校正部分132对第一相位误差字dTi流执行一函数以将此流转换为第二相位误差字dTi_corr流，以使得相位-数字转换器126的总相位-数字传递函数的斜率保持大体上恒定。第一相位误差字流的相位-数字传递函数的斜率经规格化以具有经规格化的斜率147，以使得第二相位误差字的斜率始终具有相同斜率，即使PVT的改变引起延迟线142中的传播延迟改变也是如此。经校正的第二相位误差字的相位-数字传递函数在图12中由线147表示。
图13A和13B说明由校正部分132进行的操作。在图13A中，如进入处理块201中的箭头200所指示，接收从DLPDC 134输出的dTi第一相位误差字流。对于每一所接收的dTi值来说，存在对应的N.f环路除数值。如果N.f值的分数部分f大于0.5，则值NO被设定为整数部分N，且值k被设定为分数f部分。另一方面，如果N.f的分数部分f小于0.5，则值NO被设定为整数N+1，且值k被设定为值1-f。在接收到每一dTi第一相位误差字时，确定对应的值NO和k。
接下来，如果dTi第一相位误差字为负值，则处理如箭头202所指示进行到乘法函数203，否则如果dTi相位误差字为零或正的，则处理如箭头204所指示进行到乘法函数205。记号dTi指示第一相位误差字，而记号dTi-1指示先前产生的第一相位误差字。
如果dTi相位误差字为负的，且如果先前dTi-1不为负的，则乘数值M1 206不改变。如箭头202所表示的进入乘法函数203中的dTi相位误差字乘以M1，且结果如箭头207所指示被供应到多路复用函数208。dTi相位误差字因此被供应到多路复用函数208的输出且变为箭头209上的值dTi_norm。
然而，如果dTi相位误差字为负的，且如果先前dTi-1相位误差字也为负的，则乘数值M1被更新。确定dTi与先前dTi-1之间的差。在处理块210中，保留最后十个此些差的移动平均值(running average)。移动平均值如箭头211所指示被供应到处理块212。在块212中，通过取移动平均值的倒数来确定乘数M1，且接着将此倒数乘以值k。
因此，对于安置于虚线146上的图12中的负dTi“数字输出”值来说，所述负值乘以乘数M1，以使得dTi值在图12的曲线图中于垂直维度上移动，以使得所得dTi_norm值在相位-数字传递函数线147上。类似地，先前负dTi-1值也乘以乘数M1，以使得dTi-l值在图12的曲线图中于垂直维度上移动，以使得所得dTi-1_norm值在相位-数字传递函数线147上。如果不存在偏移失配(在下文中解释偏移失配)，则dTi_norm值dTi_norm和dTi-1_norm简单地通过图13B的操作而未改变，且作为经校正的dTi_corr和dTi-l_corr第二相位误差字从图13B的处理输出。
此PVT延迟规格化所依据的原理为：当PLL锁定时，DCO输出频率F1经锁定且大体上固定为约百万分之0.1，且此随着归因于PVT改变而引起的延迟元件延迟的改变而保持不变。DCO周期TDCO因此是固定的，且可通过将N.f乘以参考时钟XO的已知周期来确定。以下等式1的关系因此是适用的。在等式1中，Ni表示当测量dTi时环路分频器129借以分频的除数值N。
dTi-dTi-l＝(Ni-N.f)*Tvco                                 (等式1)
等式左侧的单位为延迟元件延迟。等式右侧的单位为秒。等式1因此可用于在PLL正操作时确定相位-数字转换器126中的延迟元件的以秒为单位的延迟。且，(dTi-dTi-1)与延迟元件延迟成比例。一旦认识到(dTi-dTi-1)与延迟元件延迟成比例，则认识到值(dTi-dTi-1)可用于将dTi测量规格化以考虑延迟元件延迟的改变。因此，在图13A的处理流程中，每一负dTi值实际上除以值(dTi-dTi-1)。经校正的第二相位误差字流的实际斜率不如确保第二相位误差字流的斜率不随延迟元件传播延迟的改变而改变重要。因此，通过将(dTi-dTi-1)的移动平均值的倒数乘以值k来在处理块212中确定乘法值M1为任选的。值k影响所得的经规格化的传递函数的斜率。
图14阐述说明新颖校正电路132如何进行PVT延迟规格化的实例。对于反相器延迟为15皮秒的第一PVT条件来说，第一对dTi第一相位误差字由DLPDC 134测量。第一dTi第一相位误差字用于由环路分频器129以N分频。第一dTi第一相位误差字为10。第一相位误差字的第二dTi-1用于由环路分频器129以N+1分频。第二dTi-1第一相位误差字为-5。这两个dTi相位误差字展现相位-数字传递函数线的第一斜率。在图15中，线148说明此第一斜率。
当跟随图13A的处理时，dTi和dTi-1值中的每一者乘以乘数M1，乘数M1在其分母中具有值(dTi-dTi-1)。图14的实例中的乘数M1为0.06。乘法产生分别为0.6和-0.3的dTi_norm和dTi-1_norm值。所述对dTi_norm值展现相位-数字传递函数线的经规格化的斜率。在图15中，线149说明此经规格化的斜率。如果第一相位误差字流不展现增益失配或偏移失配缺陷，则图13B的处理不改变dTi_norm和dTi-1_norm值，且dTi_norm和dTi-1_norm值通过处理并变为如供应到数字环路滤波器127的一对第二相位误差字dTi_corr和dTi-1_corr。在处理步骤212中，如果通过乘以k来确定乘数值，则在图14的实例中，由1/TDCO给出第二相位误差字流的斜率。
接着，在图14的实例中，存在致使反相器延迟改变到25皮秒的PVT条件改变。从DLPDC 134输出第二对第一相位误差字。在图14的实例中，这些dTi和dTi-1值为20和11。此第二对第一相位误差字展现相位-数字传递函数线的第二斜率。在图15中，线150说明此第二斜率。当跟随图13A的处理时，M1乘数为0.1。所得的dTi_norm和dTi-1_norm值分别为2和1.1。因此发现此第二对dTi_norm值展现的斜率与第一对dTi_norm值展现的斜率相同(线149的1/TDCO)。新颖的校正部分132因此校正归因于延迟线142的延迟元件的延迟的改变(归因于PVT变化)而引起的相位-数字传递函数增益的改变。
除归因于PVT变化而引起的相位-数字增益改变外，存在新颖的校正部分132校正的其它类型的相位-数字传递函数缺陷。图16说明被称为“增益失配”的一种类型的缺陷。出自DLPDC 134的值dTi的相位-数字传递函数可展现用于负dTi值的第一增益151，但可展现用于正dTi值的第二增益152。应注意，在图16中，标记有151的虚线的左部具有比标记有152的虚线的右部的斜率更陡峭的斜率。新颖的校正部分132校正相位-数字传递函数，以使得总相位-数字传递函数相位-数字转换器126具有单一增益153。
在图13A中阐述校正部分132如何校正图16的增益失配条件。负dTi第一相位误差字由处理213校正，而正dTi第一相位误差字由处理214校正。箭头204说明为零或正的dTi值的流程。进入乘法处理205的dTi第一相位误差字乘以乘数值M2，以使得经规格化的dTi值被供应到多路复用函数208，如箭头215所指示。在dTi值为零或正的情形下，多路复用函数208将“0”输入耦合到乘法函数输出。dTi相位误差字因此被供应到多路复用函数208的输出且变为箭头209上的值dTi_norm。仅当dTi和先前dTi-1为零或正时，乘数值M2经由块216和217的处理而经更新。因此发现负dTi值在处理213中由第一乘数M1规格化，而正dTi值在处理214中由第二乘数M2规格化。不同乘数值用以不同地调整图16的虚线的左部151和右部152的斜率，以使得其两者因经校正而具有相同斜率。
图17阐述校正部分132校正增益失配的实例。对于第一对正dTi值10和1来说，图13A的右部的处理214导致乘数值M2为0.1。传递函数的斜率因此调整为1/TDCO。图18用箭头154来说明此调整。对于第二对负dTi值-1和-11来说，图13A的左部的处理213导致乘数值M1为0.09。传递函数的斜率因此调整为1/TDCO。图18用箭头155来说明此调整。应注意，在校正后，总相位-数字转换器126的相位-数字传递函数的正和负部分两者具有相同斜率。
图19说明新颖的校正部分132所校正的另一类型的相位-数字传递函数缺陷。此类型的缺陷被称为偏移失配。由图13B中所阐述的处理218来执行偏移失配校正。
在图13B中，由块219-222表示的处理测量垂直偏移失配C的量值。如果当前dTi_norm值为NO且如果dTi_norm和先前dTi-1_norm具有相同正负号(如决策框219中所确定)，则处理进行到处理220。然而，如果dTi_norm和先前dTi-1_norm具有不同正负号，则处理进行到处理221。处理222确定垂直偏移C的量值。如果dTi_norm为正(如处理223所确定)，则通过在处理224中将偏移值C加到dTi_norm而从dTi_norm值有效地减去垂直偏移值C。概念上，此相当于将传递函数的正部分156(参看图19)向下移动而与负部分157对准。由图13B的处理222确定的所计算的偏移C实际上为负数，因此由处理224加到dTi_norm的值C实际上用于将传递函数的部分156向下移动。另一方面，如果dTi_norm值为零或负(如处理框223所确定)，则dTi_norm值表示相位-数字传递函数线的左侧上的测量。dTi_norm值因此未被修改。概念上，此相当于未将图19的传递函数的负部分157向下移动。由其中dTi_corr值仅为传入的dTi_norm值的框225来说明此情形。
图20阐述图17的增益失配校正实例的第二部分。实例的初始部分阐述于图17和18中，且用于校正增益失配。实例的后续部分阐述于图20和21中且用于校正偏移失配。对于第一对正dTi_norm和dTi-1_norm值1和-0.3来说，根据图13B的框221的处理而确定值B为1.3。在图17的实例中还存在两个其它dTi_norm和dTi-1_norm值，且其为1和0.1。根据图13B的处理220，确定值A为0.9。因此，在处理222中确定垂直偏移值C为-0.4。在图13B的处理224中，将正dTi_norm值减去值C，以使得从相位-数字传递函数中消除垂直偏移。
图21为描绘图17和18的增益失配校正以及图20的后续偏移校正的组合结果的曲线图。箭头158表示执行图20的实例中的偏移校正的操作。
图22为根据一个新颖方面的方法的流程图。PDC ADPLL的相位-数字转换器部分接收参考信号XO和反馈信号DIV_0UT且从这两个信号中产生第一相位误差字流。当PLL的环路分频器正以除数值N分频时，确定第一相位误差字中的一者dTi-1(步骤300)。当环路滤波器正以除数值N+1分频时，确定第一相位误差字中的另一者dTi(步骤301)。校正部分接收所述两个第一相位误差字dTi-1和dTi且确定两个字之间的差。此差用于确定(步骤302)乘数值。接着使用乘数值(步骤303和304)来缩放dTi-1以变为第一第二相位误差字dTi-1_corr，且缩放dTi以变为第二第二相位误差字dTi_corr。两个第二相位误差字dTi-1_corr和dTi_corr作为第二相位误差字流的部分被供应到环路滤波器(步骤305)。步骤300-305的结果为PDC部分和校正部分的总相位-数字传递函数的斜率的规格化，使得PDC部分内的延迟线中的延迟元件传播延迟的改变不导致总相位-数字传递函数的斜率改变。
虽然出于指导目的而在上文描述一些特定实施例，但本专利文献的教示具有一般适用性且不限于上文描述的特定实施例。上文所描述的新颖相位-数字传递函数校正方法不限于上文所阐述的PDC ADPLL的特定实施方案。只要PDC通过用延迟线来测量时间而操作，便可使用新颖方法。举例来说，新颖方法可用于不包含PFD的PDC中。此外，上文所阐述的新颖的相位-数字传递函数校正方法不限于在除数从N改变到N+1的情形下确定(dTi-1-dTi)，而是能够同样良好地应用于Σ-Δ调制器控制环路分频器以N分频且然后另一除数并非为N+1(例如，为N+2，或N+3，或N-1，或N-2)的ADPLL。因此，在不脱离上文阐述的权利要求书的范围的情况下，可实践所述特定实施例的各种特征的各种修改、改编和组合。

Claims (24)

1.一种锁相环电路(PLL)，其包含：
数控振荡器(DCO)，其输出第一信号；
环路分频器，其接收所述第一信号且输出第二信号；以及
相位-数字转换器(PDC)，其接收参考信号和所述第二信号且产生第二相位误差字流，其中所述PDC具有总相位-数字传递函数，且其中所述PDC包含：
相位-数字转换器部分，其输出第一相位误差字流，所述PDC部分具有第一相位-数字传递函数；以及
校正部分，其接收所述第一相位误差字流且产生所述第二相位误差字流，以使得所述总相位-数字传递函数不同于所述第一相位-数字传递函数。
2.根据权利要求1所述的PLL，其进一步包含：
数字环路滤波器，其接收所述第二相位误差字流、对所述流进行滤波且将调谐字流输出到所述DCO。
3.根据权利要求1所述的PLL，其中所述第一相位-数字传递函数具有第一增益，且其中所述校正部分产生所述第二相位误差字流，以使得所述总相位-数字传递函数具有第二增益。
4.根据权利要求1所述的PLL，其中所述第一相位-数字传递函数展现增益失配，且其中所述校正部分产生所述第二相位误差字流，以使得所述总相位-数字传递函数具有大体上较小的增益失配。
5.根据权利要求1所述的PLL，其中所述第一相位-数字传递函数展现偏移失配，且其中所述校正部分产生所述第二相位误差字流，以使得所述总相位-数字传递函数具有大体上较小的偏移失配。
6.根据权利要求1所述的PLL，其中当第一第一相位误差字(dTi-1)由所述相位-数字转换器部分产生时，所述环路分频器以第一除数N分频，其中当第二第一相位误差字(dTi)由所述相位-数字转换器部分产生时，所述环路分频器以第二除数N+1分频，其中所述校正部分确定dTi与dTi-1之间的差且使用所述差来确定乘数值，且其中所述校正部分使用所述乘数值将所述第一相位误差字流的至少一部分规格化。
7.根据权利要求1所述的PLL，其中当第一第一相位误差字由所述相位-数字转换器部分产生时，所述环路分频器以第一除数N分频，其中当第二第一相位误差字由所述相位-数字转换器部分产生时，所述环路分频器以第二除数N+1分频，其中所述校正部分确定所述第一第一相位误差字与所述第二第一相位误差字之间的差以确定乘数值。
8.根据权利要求7所述的PLL，其中所述校正部分将所述第一第一相位误差字乘以所述乘数值，且其中所述校正部分将所述第二第一相位误差字乘以所述乘数值。
9.根据权利要求1所述的PLL，其中所述相位-数字转换器的所述相位-数字转换器部分包含：
数字逻辑延迟元件链，其具有多个节点N1-NN，其中数字信号可在传播延迟时间中传播通过从节点N1到节点NN的所述整个链；以及
多个连续逻辑元件，其中每一连续逻辑元件具有一输入引线，其中所述连续逻辑元件中的每一相应一者的所述输入引线耦合到所述节点N1-NN中的对应的相应一者，其中所述第二信号具有周期，且其中所述周期大体上大于所述传播延迟时间的两倍。
10.根据权利要求1所述的PLL，其中所述参考信号在所述参考信号的每一周期期间具有第一沿和第二沿，其中所述第二信号在所述第二信号的每一周期期间具有第一沿和第二沿，且其中所述第一相位误差字中的每一者为表示出现所述参考信号的第一沿的时间与出现所述第二信号的第一沿的时间之间的延迟元件延迟的数目的数字值，且其中所述PDC的所述相位-数字转换器部分不输出指示相对于所述参考信号的第二沿或所述第二信号的第二沿的延迟元件延迟的数目的数字字。
11.根据权利要求1所述的PLL，其中每一第一相位误差字为具有正负号位的带正负号的数字值，其中所述正负号位指示所述参考信号与所述第二信号之间的相位关系。
12.根据权利要求1所述的PLL，其中所述第一信号具有频率F1，其中所述PDC的所述相位-数字转换器部分包括数字逻辑延迟元件链，且其中未使具有大于F1的四分之一的频率的信号传播通过所述数字逻辑延迟元件链。
13.根据权利要求1所述的PLL，其中如由所述校正部分接收的所述第一相位误差字包括正的第一相位误差字和负的第一相位误差字，且其中所述校正部分以第一方式处理所述正的第一相位误差字且以第二方式处理所述负的第一相位误差字。
14.根据权利要求1所述的PLL，其中所述第一相位-数字传递函数具有与第一值范围中的第一相位误差字相关联的第一部分，其中所述第一相位-数字传递函数具有与第二值范围中的第一相位误差字相关联的第二部分，其中所述第一部分展现第一相位-数字增益，其中所述第二部分展现第二相位-数字增益，其中所述校正部分以与其调整所述第二范围中的第一相位误差字的所述相位-数字增益不同的方式调整所述第一范围中的第一相位误差字的所述相位-数字增益。
15.根据权利要求14所述的PLL，其中所述PDC的所述校正部分校正所述第一相位-数字传递函数中的增益失配以及所述第一相位-数字传递函数中的偏移失配两者，以使得所述增益失配和所述偏移失配不存在于所述总相位-数字传递函数中。
16.根据权利要求1所述的PLL，其中所述环路分频器以具有整数部分N和分数部分f的除数N.f分频，其中所述PDC的所述校正部分接收所述除数且使用所述除数来确定第一乘数值和第二乘数值，且其中所述校正部分将所述第一相位误差字的第一集合乘以所述第一乘数值以产生所述第二相位误差字的第一集合，且其中所述校正部分将所述第一相位误差字的第二集合乘以所述第二乘数值以产生所述第二相位误差字的第二集合。 
17.一种方法，其包含：
(a)在相位-数字(PDC)全数字锁相环(ADPLL)中确定第一第一相位误差字dTi-1，其中在所述PDC ADPLL的环路分频器正以除数N分频时确定dTi-1；
(b)在所述PDC ADPLL中确定第二第一相位误差字dTi，其中在所述环路分频器正以除数N+1分频时确定dTi；
(c)使用dTi与dTi-1之间的差来确定乘数值；
(d)使用所述乘数值来缩放dTi-1以产生第一第二相位误差字dTi-1_corr；以及
(e)使用所述乘数值来缩放dTi-1以产生第二第二相位误差字dTi_corr。
18.根据权利要求17所述的方法，其中由所述PDC ADPLL的相位-数字转换器部分在步骤(a)和(b)中产生dTi-1和dTi，其中所述相位-数字转换器部分具有第一相位-数字传递函数，其中所述第一相位-数字传递函数具有取决于温度的增益，其中由所述PDC ADPLL的校正部分在步骤(d)和(e)中产生所述dTi-1_corr和dTi_corr，其中所述相位-数字转换器部分和所述校正部分一起具有第二相位-数字传递函数，且其中所述第二相位-数字传递函数具有大体上不取决于温度的增益。
19.根据权利要求17所述的方法，其中由所述PDC ADPLL的相位-数字转换器部分在步骤(a)和(b)中产生dTi-1和dTi，其中所述相位-数字转换器部分具有第一相位-数字传递函数，其中所述第一相位-数字传递函数展现增益失配缺陷，其中由所述PDC ADPLL的校正部分在步骤(d)和(e)中产生所述dTi-1_corr和dTi_corr，其中所述相位-数字转换器部分和所述校正部分一起具有第二相位-数字传递函数，且其中所述第二相位-数字传递函数大体上不展现增益失配缺陷。
20.根据权利要求17所述的方法，其中由所述PDC ADPLL的相位-数字转换器部分在步骤(a)和(b)中产生dTi-1和dTi，其中所述相位-数字转换器部分具有第一相位-数字传递函数，其中所述第一相位-数字传递函数展现偏移失配缺陷，其中由所述PDC ADPLL的校正部分在步骤(d)和(e)中产生所述dTi-1_corr和dTi_corr，其中所述相位-数字转换器部分和所述校正部分一起具有第二相位-数字传递函数，且其中所述第二相位-数字传递函数大体上不展现偏移失配缺陷。
21.一种锁相环，其包含：
相位-数字转换器部分，其接收参考信号和反馈信号且输出第一相位误差字流，其中所述参考信号和所述反馈信号具有大体上相同的频率，其中所述相位-数字转换器部分具有展现温度相依性的第一相位-数字传递函数；以及
用于处理所述第一相位误差字流以产生第二相位误差字流的装置，其中所述相位-数字转换器部分和所述装置一起具有第二相位-数字传递函数，其中所述处理使得所述第二相位-数字传递函数大体上不取决于温度。
22.根据权利要求21所述的锁相环，其中所述装置确定所述第一相位误差字中的第一者与所述第一相位误差字中的第二者之间的差，其中所述装置使用所述差来产生乘数值，其中所述装置将所述第一相位误差字中的所述第一者乘以所述乘数值，且其中所述装置将所述第一相位误差字中的所述第二者乘以所述乘数值。
23.根据权利要求21所述的锁相环，其中所述第一相位-数字传递函数还展现增益失配，且其中所述装置产生所述第二相位误差字流，以使得所述增益失配不存在于所述第二相位-数字传递函数中。
24.根据权利要求21所述的锁相环，其中所述第一相位-数字传递函数还展现偏移失配，且其中所述装置产生所述第二相位误差字流，以使得所述偏移失配不存在于所述第二相位-数字传递函数中。
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