TW200935748A - Phase-locked loop with self-correcting phase-to-digital transfer function - Google Patents

Description

200935748 九、發明說明： 【發明所屬之技術領域】 所揭示之實施例係關於全數位鎖相迴路（ADPLL)中之相 位至數位（PDC)轉換器之轉移函數之校正。 【先前技術】 • 鎖相迴路用於許多應用中，包括用於蜂巢式電話接收器 * 及傳輸器之本端振盪器中。過去，大體藉由類比電路來實 施如蜂巢式電話中所使用之此等鎖相迴路。然而，最近已 ❹ 使用鎖相迴路之數位實施例。此等鎖相迴路通常被稱為全 數位鎖相迴路（ADPLL)。存在若干種類之ADPLL電路’包 括（例如）所謂之相位至數位轉換器PLL(PDC ADPLL)及所 謂之時間至數位PLL(TDC ADPLL)。 圖1 (先前技術）為TDC ADPLL 1之高階簡化概念電路 圖。TDC ADPLL 1包含輸出數位調諳字組流之迴路濾波器 2。數位控制振盪器（DCO)3接收數位調諧字組且輸出對應 信號HCLK，該對應信號HCLK之頻率由數位調諧字組判 ❹ 定。時間至數位轉換器（TDC)4接收HCLK信號以及參考時 脈FREF且輸出相位誤差字組之分數部分。相位誤差字組 指不FREF·fg號與HCLK^ίs號之間的相位誤差β.累加器5輸 出相位誤差字組之整數部分。加法器6將對應整數部分與 分數部分相加以輸出數位相位誤差字組流。數位相位誤差 字組流被供應至迴路濾波器2。當迴路鎖定時，HCLK之相 位鎖定至參考時脈FREF之相位。關於TDC ADPLL之額外 資訊，參見Staszweski等人題為「1.3 V 20 ps Time-to- 137342.doc 200935748

Digital Converter for Frequency Synthesis in 90-nm CMOS」（IEEE Transactions on Circuits —^，第 53卷’第3期，2006年3月）之文章。 圖2(先前技術）為圖1之TDC4之電路圖。TDC4&括反相 器鏈7、相關聯正反器集合8、解碼器9及自我校準正規化 電路10-12。圖3(先前技術）為說明信號FREF&HCLK在其 被供應至TDC 4之輸入時之波形圖。圖4(先前技術）為說明 由沿反相器鏈7之對應反相器輸出之值D丨_D丨〇的波形圖。 在由波形圖中之垂直虛線13指示之時間點處，正反器集合 8由信號FREF之上升邊緣時控。接著各個反相器之值作為 字組Q(l:10)並行輸出至解碼器9。字組Q〇:1〇)含有關於 FREF之上升邊緣與HCLK之上升及下降邊緣之間的時間間 隔的資訊。由解碼器9解碼字組q(i:10)以輸出六位元下降 時間Atf及六位元上升時間值Atr。六位元下降時間值指 示HCLK之下降邊緣與FREF之上升邊緣之間的時間。六位 元上升時間值指示HCLK之上升邊緣與FREF之上升邊緣 之間的時間。如圖2中所指示’在經乘法器12正規化後， 值Atf為丁 DC之輸出OUT。若經由反相器鏈之反相器之延遲 歸因於製程、電壓及/或溫度之變化而將改變，則所得值 △tr亦將改變且相位至數位轉換增益將改變。tdc因此自我 校準以解決由製程、電壓及溫度（PVT)之改變而引起之反 相器延遲變化。區塊10及U產生供應至乘法器12以自我校 準At,值之流的值。 圖5(先前技術）為相位至數位轉換器全數位鎖相迴路 137342.doc 200935748 (PDC ADPLL)之一個電路拓撲I4之簡化方塊圖。在一個 PDC ADPLL中，迴路濾波器15將自相位至數位轉換器16接 收帶正負號之數字。然而，圖2之TDC ADPLL拓撲不產生 △%值之正值及負值。此外，視迴路除法器17所除之值而 定，PDC ADPLL中之迴路除法器17輸出DIV_OUT之週期 * 可比HCLK之週期長許多倍（例如，一千倍）。提供足夠長 '之延遲鏈以擷取DIV_OUT之整個高脈衝可能為不能實行且 不切實際的。此外，用於圖2之TDC ADPLL中之技術包含 β 將DCO輸出信號HCLK供應至反相器鏈中。若DCO輸出信 號HCLK具有諸如4 GHz之高頻率，則接收HCLK之延遲鏈 之反相器將以高頻率切換。若反相器為互補邏輯（CMOS) 反相器，則電路之電流消耗將過高。因此，圖2之先前技 術為不理想的且由於多個原因而不可有效地用於PDC ADPLL中之自動校準。 【發明内容】 相位至數位轉換器全數位鎖相迴路（PDC ADPLL)包括相 籲 位至數位轉換器、數位迴路濾波器、數位控制振盪器 (DCO)及迴路除法器。迴路除法器由Σ-△調變器控制以隨 • 著時間而以分數除數值N.f來除，其中N為整數部分且f為 k 分數部分。相位至數位轉換器自參考信號源接收參考時脈 信號XO且自迴路除法器接收反饋信號DIV_OUT，且產生 第二相位誤差字組流《第二相位誤差字組流被供應至數位 迴路濾波器。相位至數位轉換器包括相位至數位轉換器部 分以及新穎校正部分。相位至數位轉換器部分接收參考信 137342.doc 200935748 號XO及反饋信號DIV—OUT且產生第一相位誤差字組流。 新賴校正部分接收第一相位誤差字組流並執行新穎處理且 產生第二相位誤差字組流。 在一項實例中，相位至數位轉換器部分具有呈現一斜率 . 之相位至數位轉移函數。該斜率受相位至數位轉換器部分 中之延遲線中之延遲元件的傳播延遲之改變影響。在一種 狀況下，延遲元件傳播延遲之改變係歸因於ρντ(製程及/ 或供電電壓及/或溫度）之改變。新穎校正電路接收第一相 ® 位誤差字組流且產生第二相位誤差字組流，以使得相位至 數位轉換器部分及校正部分一起具有整體相位至數位轉移 函數，該相位至數位轉移函數之斜率大體上獨立於延遲元 件傳播延遲之改變。 在一個特定實施例中，校正部分係接收第一相位誤差字 組中之第一者dTi-1及第一相位誤差字組中之第二者dTi的 大量數位邏輯，其中該等第一相位誤差字組中之一者係在 φ 迴路除法器以除數值N來除時產生，且其中該等第一相位 誤差字組中之另一者係在迴路除法器以除數值N+1來除時 產生。校正電路判定dTi與dTM之間的差，且使用此差以 判定乘數值。校正部分接著使用該乘數值以正規化第一相 位誤差字組，以使得所得第二相位誤差字組之相位至數位 轉移函數之斜率被正規化且大體上獨立於延遲元件傳播延 遲之改變。在一項實例中，反饋信號DIV_〇UT之週期大體 上大於經由相位至數位轉換器部分之整個延遲線之傳播延 遲時間的兩倍。隨著PDCADPLL操作，校正部分調整乘數 137342.doc 200935748 值，以使得相位至數位轉換器部分及校正部分一起之整體 相位至數位轉移函數之斜率大體上恆定。 在另-實例中，相位至數位轉換器部分之相位至數” 移函數呈現增益失配缺陷。校正部分與其處理第一相位誤 . I字組之第二集合不同地處理第-相位誤差字組之第一集 • 纟’以使得相位至數位轉移函數之第-部分之轉移函數斜 率得以以第-方式調整，且使得相位至數位轉移函數之第 "'部分之轉移函數斜率得以以第二方式調整。結果為整體 β #位至數位轉移函數（相位至數位轉換器部分及校正部分 一起擁有）不呈現增益失配。 在另一實例中，相位至數位轉換器部分之相位至數位轉 移函數呈現偏移失配缺陷。自第一相位誤差字組流，校正 部分判定偏移之量值且接著以偏移之經判定之量值調整第 一相位誤差字組中之適當者，以使得（相位至數位轉換器 部分及校正部分一起之）整體相位至數位轉移函數不呈現 參偏移失配。在一個特定實施例中，新穎校正部分係校正延 遲元件變化、增益失配及偏移失配之大量純數位邏輯。 以上内谷為[發明内容]且因此有必要地含有細節之簡 化、概括及省略；因此，熟習此項技術者將瞭解[發明内 容]僅為說明性的且不意欲以任何方式限制。如僅由[申請 專利範圍]界定的本文中所描述之器件及/或處理程序之其 它態樣、發明性特徵及優點將在本文中所闡述的非限制性 [實施方式]中變得顯而易見。 【實施方式】 137342.doc •10· 200935748 圖6為根據一個新顆態樣<一種特定類型之行動通信器 件100的極簡化的高階方塊圖。在此實例中，行動通信器 件100為使用分碼多重存取（CDMA)蜂巢式電話通信協定之 蜂巢式電》舌。蜂巢式電話包括一天線102及兩個積體電路 103及104(以及若干其他未說明之部分）。積體電路1〇4被稱 為「數位基頻積體電路」或「基頻處理器積體電路」^積 體電路1 03為RF收發器積體電路。RF收發器積體電路丨〇3 因為其包括傳輸器以及接收器而被稱為「收發器」。 圖7為圖6之RF收發器積體電路1〇3之較詳細方塊圖。接 收盗包括所謂「接收鏈」1〇5以及本端振盪器4〇)1〇6<>當 蜂巢式電話正進行接收時，高頻RF信號1〇7於天線1〇2上得 以接收。來自信號107之資訊通過雙工器1〇8、匹配網路 109，且通過接收鏈1〇5，信號1〇7由低雜訊放大器 (LNA) 11 0放大且由混頻器丄丨丨降頻轉換。所得經降頻轉換 之信號由基頻濾波器！丨2濾波且被傳遞至數位基頻積體電 路104。數位基頻積體電路丨〇4中之類比至數位轉換器η 3 將信號轉換為數位形式且所得數位資訊由數位基頻積體電 路104中之數位電路處理。數位基頻積體電路1〇4藉由控制 在本端振盪器輸出114上供應至混頻器1U之本端振盪器信 號（LO)之頻率來調譜接收器。 若蜂巢式電話正進行傳輸，則待傳輸之資訊由數位基頻 積體電路104中之數位至類比轉換器115轉換為類比形式且 被供應至「傳輸鏈」1丨6。基頻濾波器丨丨7濾除歸因於數位 至類比轉換處理之雜訊。接著由本端振盪器119控制之混 137342.doc -11 - 200935748 頻器區塊11 8將信號升頻轉換為高頻信號。驅動放大器120 及外部功率放大器121放大高頻信號以驅動天線〗〇2，以使 得高頻RF信號122自天線102傳輸。 圖8為進一步詳細地展示本端振盪器106之電路圖。本端 振盈器106包括晶體振盪器123及相位至數位（pDC)全數位 鎖相迴路（ADPLL)124。數位基頻積體電路104藉由跨越地 將控制資訊發送至RF收發器積體電路1〇3來控制本端振盪 器輸出信號L Ο之頻率。此控制資訊判定分數ρ除數值 (N.f)。圖8中之箭頭125表示此控制資訊之傳送，而非藉以 傳遞該控制資訊之特定連接。控制資訊可（例如）與其他資 訊一起跨越串列匯流排而自積體電路1〇4傳達至積體電路 103 〇 PDC ADPLL 124包括相位至數位轉換器（PDC)126、數位 迴路濾波器127、數位控制振盪器（DC〇)i28、迴路除法器 129及Σ-△調變器130。Pdc 126又包括相位至數位轉換器部 分13 1及校正部分132。PDc部分丨3 1包括相位-頻率偵測器 (PFD)133及延遲線相位至數位轉換器（DLPDC)134。DCO 128接收八位元數位調諧字組流。在給定時間，由dc〇 128接收之數位調諧字組判定由DC〇 128輸出之本端振盪 器輸出信號LO之頻率。此實例中之本端振盪器信號1^〇為4 GHz範圍内之數位信號。 迴路除法器129以經由線135自Σ•△調變器13〇接收之多位 π數位除數值來對單位元本端振盪器信號除頻，且將所得 經除法運算之單位元信號DIV—OUT輸出至導體丨3 6上及輸 137342.doc -12· 200935748 出至PFD 133之第二輸入137。Σ-Δ調變器130隨著時間而將 除數值自整數值Ν改變至下一整數Ν+1，以使得隨著時間 LO之頻率除以分數f值N.f。分數F值「N.f」中之「Ν」表 示整數，而分數值「N.f」中之「.f」表示分數值。如上所 描述’迴路除法器藉以來除之分數值N.f在已自數位基頻 積體電路104接收後為本端振盥器1〇6所知。 PDC部分131在PFD 133之第一輸入138上自晶體振盈器 123接收參考時脈信號X0,且亦在pFD 133之第二輸入137 上接收DIV一OUT信號。PDC部分131將第一相位誤差字組 dTi流輸出至導體139上。在此實例中，每一第一相位誤差 字組為八位元數位值’其第一位元為正負號位元。正負號 位元相對於輸入137上之DIV—OUT信號之相位來指示輸入 1 3 8上之X〇信號之相位。相位誤差字組之剩餘七個位元為 指示兩個信號相對於彼此異相之度數的數。 新穎校正部分132接收第一相位誤差字組dTi流且輸出第 二相位誤差字組dTi_corr流。每一第二相位誤差字組亦為 八位元數位值，其第一位元為正負號位元。在以下描述中 進一步詳細地描述新穎校正部分132之操作。 數位迴路濾波器1 27接收第二相位誤差字組dTi—c〇rr流且 輸出經濾波之值流。關於由數位迴路濾波器1 27接收之每 一第二相位誤差字組而存在自數位迴路濾波器127輸出的 個此類值。由數位迴路濾波器127輸出之值在此處被稱 為數位調諧字組。 PDC 126、數位迴路濾波器127、DC〇 128及迴路濾波器 137342.doc •13· 200935748 129—起充當鎖相迴路，以使得DIV_OUT之相位相對於參 考時脈信號XO之相位而鎖定。DIV_OUT之頻率F2與參考 時脈信號XO之頻率相同。在當前實例中，參考時脈信號 XO之頻率為20 MHz。因為迴路除法器129以分數F值N.f來 除頻，所以本端振盪器輸出信號LO之頻率為F2*(N.f)e若 (例如）N.f為200.1，且F2為20 MHz，則LO之頻率F1為 4.002 GHz ° 圖9A為說明PFD 133之操作之波形圖。PFD 133輸出三 個數位信號UP、DN及S。信號UP在參考時脈信號X〇之上 升邊緣上轉變為高。信號DN在DIV—OUT信號之上升邊緣 上轉變為高。在信號UP及DN兩者被斷定為高後不久，信 號UP及DN兩者被迫使異步地轉變為低。up及DN信號被傳 達至DLPDC 134。信號s為正負號信號。若參考時脈信號 XO在DIV_OUT信號轉變為高之前轉變為高，則正負號信 號S為數位〇 ’否則正負號信號^為數位1。 圖10為說明DLPDC 134如何將UP及DN信號轉換為第一 相位誤差予組dTi之簡化電路圖及相關聯波形圖。DLpDC 134包括一對多工器14〇、141、延遲元件鏈i42、連續邏輯 元件集合143及編碼器144。延遲元件鏈142亦被稱為延遲 線。所說明之實例令之延遲元件為反相器。所說明之實例 。中之連續邏輯元件為正反器。考慮圖从中所說明之傳入信 號XO及DIV—OUT之正相位情形。χ〇之第一上升邊緣使信 號up自低轉變至高。正負號信號s為數位邏輯低。信號Μ 之低至高轉變因此通過多工器14〇且作為信號D而引入至延 137342.doc -14- 200935748 ^線142中。上升邊緣經由延遲線自左至右傳播。標有 第一時間」的上部兩個波形指示上升邊緣已經由延遲線 之反相器中的三者而傳播之第一時間。標有「第二時間」 的下兩個波形指示上升邊緣已經由延遲線之反相器中的更 .夕者而傳播之較遲時間。接著，在圖9A之相位實例中， DIV一〇UTk號轉變為高。此低至高轉變使dN信號自低轉 變至同。如圖1〇中所指示，DN信號作為信號[經由多工器 141而供應至正反器143之時脈輸入引線上。所有正反器經 #控以在彳δ號L之上升邊緣上同時榻取資料。因為一個正 反器之貝料輸入D耦接至延遲線中之反相器輸出中之每一 各別輸出，所以正反器擷取指*up之上升邊緣在發生L信 號之上升邊緣前沿延遲線142行進多遠的資訊。標有「第 二時間」的底部兩個波形指示信號L轉變為高進而使正反 器被時控之時間。箭頭145指示信號D之低至高波前在發生 信號L之上升邊緣前沿延遲線行進多遠。編碼器144接收正 0 反器143之輸出以及正負號信號s，且將資訊編碼為八位元 帶正負號之第一相位誤差字組dTi。 圖9B為說明在參考時脈信& 信號轉變為 高後轉變為高時之PFD 133之操作的波形圖。如同在圖9a 之實例中，PFD 133在〇1¥—〇υτ信號之上升邊緣上將信號 DN斷定為高且在參考時脈信號χ〇之上升邊緣上將信號I? 斷定為高。又，如同在圖9A之實例中，在信號1；1>及〇1^兩 者被斷定為高後不久，信號UP&DN兩者被迫使異步地轉 變為低。然而，在圖9B之實例中，正負號信號8具有數位 137342.doc -15- 200935748 高位值，因為信號X〇在信號DIV_OUT後轉變為高。因此 多工器140將DN信號作為信號d供應至延遲線142中，且多 工器141將UP信號作為信號L供應至正反器143之時脈輸入 引線上。應注意，圖9A及9B之D及L波形看起來類似，即 使圖9A及9B之實例中之χ〇及DIV_OUT信號之相對相位不 同亦為如此。因此，在發生信號L之低至高轉變前，在圖 • 9A之實例中，D信號之低至高轉變沿延遲線142行進之距 離與在圖9B之實例中相同。然而，與正負號信號s之值在 Ο 圖9A之實例中為數位低相反，在圖9B之實例中，正負號 信號S之值為數位高。 圖11為展示帶正負號之第一相位誤差字組dTi之表示的 PDC 126之簡化方塊圖。 經由圖1 0之延遲線142之延遲元件的延遲並不始終恆 定，而是可歸因於許多原因中之任一者而改變。延遲可隨 製程、供電電壓及/或操作溫度（PVT)而改變。因為信號χ〇 參 與DIV—OUT之間的相位由相位至數位轉換器部分u丨根據 許多延遲元件延遲來量測，所以若經由一延遲元件之傳播 延遲將改變’則即使XO對DIV_〇UT信號之實際相位將保 -持·!·亙定’作為來自相位至數位轉換器部分131之輸出的dTi 第一相位誤差字組仍將改變。 圖12說明作為標有dTi之線146的DLPDC 134之相位至數 位轉移函數。隨著χ〇對DIV_〇UT信號之相位增加，自 DLPDC 134輸出之數位值dTi亦增加。由線146表示之轉移 函數為線性的》不幸地’溫度之改變可改變轉移函數線 137342.doc •16· 200935748 M6之斜率。轉移函數斜率（斜率亦被稱為「增益」）之此等 改變為不理想的且可以不理想之方式改變pDcADpLL之操 作。增益之改變可（例如）改變鎖相迴路之頻寬，且因此可 改變ADPLL之鎖定時間4種通信協定對接收器本端㈣ 器1〇6之ADPLL之鎖定時間施加不同要求。出於此原因及 其他原因’需要相位至數位轉移函數之增益儘可能地隨著 PVT而儘可能恆定。

根據一個新穎態樣，提供新穎校正部分132。新穎校正 部分m對第-相位誤差字組dTi流執行—函數以將此流轉 換為第二相位誤差字組dTi_corr流，以使得相位至數位轉 換器126之整體相位至數位轉移函數之斜率保持大體上恆 定。第一相位誤差字組流之相位至數位轉移函數之斜率經 正規化以具有經正規化之斜率丨47 ’以使得第二相位誤差 子組之斜率始終具有相同斜率’即使pvt之改變引起延遲 線1 4 2中之傳播延遲改變時亦為如此。經校正之第二相位 誤差字組之相位至數位轉移函數在圖丨2中由線！ 47表示。 圖13A及13B說明由校正部分132進行之操作。在圓13A 中’如進入處理區塊201之箭頭200所指示，接收如自 DLPDC 134輸出之dTi第一相位誤差字組流。對於每一經 接收之dTi值而言’存在對應N.f迴路除數值。若N.f值之分 數部分f大於0.5，則值N0被設定為整數部分N，且值k被設 定為分數f部分。另一方面，若N.f之分數部分f小於〇.5， 則值N0被設定為整數N+1，且值k被設定為值Ι-f^隨著接 收到每一 dTi第一相位誤差字組，判定對應值N0及k。 137342.doc 17- 200935748 接著’若dTi第一相位誤差字組為負值，則處理如箭頭 202所指示而進行至乘法函數2〇3，否則若盯丨相位誤差字 組為零或正值，則處理如箭頭2〇4所指示而進行至乘法函 數205。記號dTi指示第一相位誤差字組，而記號㈣·〗指示 先前產生之第一相位誤差字組。 若dTi相位誤差字組為負的，且若先前dTM不為負的， 則乘數值Ml 206不改變。如箭頭2〇2所表示之進入至乘法 ㉟數2G3中之dTi相位誤差字組乘以M1，且所得結果如箭頭 β 207所扣示被供應至多工函數208。dTi相位誤差字組因此 被供應至多工函數208之輸出且變為箭頭2〇9上之值 dTi_norm。 然而，若dTi相位誤差字組為負的，且若先前dTM相位 誤差字組亦為負的，則乘數值M1得以更新。判定dTi與先 前dTi-ι之間的差。在處理區塊210中，保留最末十個此等 差之波動平均值（running average)。波動平均值如箭頭2 i j ❹ 所指示被供應至處理區塊212。在區塊212中，藉由取波動 平均值之倒數來判定乘數Ml，且接著將此倒數乘以值k。 因此’對於安置於虛線146上之圖12中之負dTi「數位輸 出」值而言，該負值乘以乘數M1，以使得dTi值在圖12之 曲線圖中於垂直維度中移動，以使得所得dTi—n〇rm值在相 位至數位轉移函數線147上。類似地，先前負dTi-1值亦乘 以乘數Ml，以使得dTi-1值在圖12之曲線圖中於垂直維度 中移動’以使得所得dTi-1一norm值在相位至數位轉移函數 線147上。若不存在偏移失配（在下文中解釋偏移失配），則 137342.doc -18- 200935748 dTi_n〇rm值dTi_norm及dTM_norm簡單地通過圖UB之操 作而未改變且作為經校正之dTi_corr及dTM _c〇rr第二相位 誤差字組而自圖ΠΒ之處理輸出。 此pvt延遲正規化所依據之原理為：當pLL鎖定時， DCO輸出頻率^鎖定且大體上固定為約百萬分之〇1，且 此情形隨著歸因於PVT改變之延遲元件延遲改變而保持適 用。DCO週期TDCO因此係固定的，且可藉由將N f乘以參 考時脈XO之已知週期來判定。以下式丨之關係因此係適用 的。在式1中，Ni表示當量測dTi時迴路除法器i 29藉以來 除之除數值N。 dTi-dTi- l=(Ni-N.f)*Tvco (式 1) 式左側之單位為延遲元件延遲。式右側之單位為秒。式 1因此可用於在PLL正操作時判定相位至數位轉換器126中 之延遲元件的以秒為單位之延遲。且，（dT^dT^i)與延遲 元件延遲成比例。一旦認識到（dTi-dTid)與延遲元件延遲 成比例’則認識到值（dTi-dTi-1)可用於正規化dTi量測以考 量延遲元件延遲之改變。因此，在圖13A之處理流程中， 每一負dTi值有效地除以值（dT^dTi·!)。經校正之第二相位 誤差字組流之實際斜率不如確保第二相位誤差字組流之斜 率不隨延遲元件傳播延遲之改變而改變重要。因此，藉由 將（dTi-dTi-Ι)之波動平均值之倒數乘以值^來在處理區塊 212中判定乘法值Ml為任選的。值k影響所得經正規化之 轉移函數之斜率。 圖〗4闡述說明新穎校正電路〗3 2如何進行PVT延遲正規 137342.doc -19- 200935748 化之實例。對於反相器延遲為丨5皮秒之第一 PVT條件而 言，第一對dTi第一相位誤差字組由dlPDC 134量測。第 一 dTi第一相位誤差字組用於由迴路除法器ία以n來除。 第一 dTi第一相位誤差字組為丨〇。第一相位誤差字組之第 二dTi-Ι用於由迴路除法器129以N+1來除。第二dTi-Ι第一 相位誤差字組為-5。此兩個dTi相位誤差字組呈現相位至 數位轉移函數線之第一斜率。在圖15中，線148說明此第 '斜率。 當跟隨圖13A之處理時，dTi及dTi-Ι值中之每一者乘以 乘數Ml ’乘數Ml在其分母中具有值（dTi_dTM)。圖14之 實例中之乘數Ml為〇.〇6 *乘法產生值分別為〇 6及_〇 3之 dTi—norm及dTi-l_n〇rm »該對dTi_norm值呈現相位至數位 轉移函數線之經正規化之斜率。在圖15中，線149說明此 經正規化之斜率。若第一相位誤差字組流不呈現增益失配 或偏移失配缺陷，則圖13B之處理不改變dTi_norm及dTi-l_norm值’.且dTi_norm及dTi-l_norm值通過處理並變為如 供應至數位迴路濾波器127之一對第二相位誤差字組 dT^con·及dTi-i—corr。在處理步驟以之中，若藉由乘以化來 判定乘數值，則在圖14之實例中，第二相位誤差字組流之 斜率係由1/TDCO給出。 接著，在圖14之實例中，存在使反相器延遲改變至乃皮 秒之pvt條件改變。第二對第一相位誤差字組自DLpDc 134輸出。在圖14之實例中，此等dTi及dTi-Ι值為20及u。 此第二對第一相位誤差字組呈現相位至數位轉移函數線之 137342.doc -20- 200935748 第二斜率◊在圖15中，線150說明此第二斜率。當跟隨圖 13A之處理時，Ml乘數為0,1。所得dTi_norm及dTi-l_norm 值分別為2及1.1。因此發現此第二對dTi__norm值呈現之斜 率與第一對dTi_norm值呈現之斜率相同（線149為 1/TDCO)。新穎校正部分132因此校正歸因於延遲線142之 延遲元件之延遲之改變的相位至數位轉移函數增益之改 '變’延遲線142之延遲元件之延遲之改變係歸因於pvt變 化。 Ο 除歸因於pvt變化之相位至數位增益改變外，存在新穎 校正部分132校正之其他類型之相位至數位轉移函數缺 陷。圖16說明被稱為「增益失配」之一種類型之缺陷。來 自DLPDC 134之值dTi之相位至數位轉移函數可呈現用於 負dTi值之第一增益151，但可呈現用於正dTi值之第二增 益1 5 2。應注意，在圖16中，標有1 5 1之虛線之左側部分具 有比標有1 52之虛線之右側部分之斜率更陡峭之斜率。新 穎校正部分13 2校正相位至數位轉移函數，以使得整體相 位至數位轉移函數相位至數位轉換器126具有單一增益 153 〇 在圖13A中闡述校正部分132如何校正圖16之增益失配條 件。負dTi第一相位誤差字組由處理2丨3校正，而正dTi第 一相位誤差字組由處理214校正。箭頭204說明為零或正 dTi值之流程。進入乘法處理2〇5idTi第一相位誤差字組 乘以乘數值M2，以使得經正規化之dTi值被供應至多工函 數208 ’如箭頭215所指示。在dTi值為零或正值之情形 137342.doc 200935748 下，多工函數208將「〇」輸入耦接至乘法函數輸出。dTi 相位誤差字組因此被供應至多工函數2〇8之輸出且變為箭 頭209上之值dTi n〇rm。僅當dTi及先前^丨丨為零或正值 時，乘數值]VI2經由區塊216及217之處理而得以更新。因 此發現負dTi值在處理213中由第一乘數M1正規化，而正 dTi值在處理214中由第二乘數M2正規化。不同乘數值用於 不同地調整圖16之虛線之左側部分151及右侧部分152之斜 率’以使得其兩者因經校正而具有相同斜率。 圖1 7闡述校正部分1 3 2校正增益失配之實例。對於第一 對正dTi值1〇及1而言，圖13A之右側部分之處理214導致為 乘數值M2 0.1。轉移函數之斜率因此調整為1/tdco。圖 18藉由箭頭154來說明此調整。對於第二對負dTi值·丨及―" 而言，圖13A之左側部分之處理213導致乘數值Ml 〇.〇9。 轉移函數之斜率因此調整為1/TDCO。圖18藉由箭頭155來 說明此調整。應注意，在校正後，整體相位至數位轉換器 126之相位至數位轉移函數之正值部分及負值部分兩者具 有相同斜率。 圖19說明新穎校正部分132所校正之另一類型之相位至 數位轉移函數缺陷。此類型之缺陷被稱為偏移失配。由圖 13B中所闡述之處理218來執行偏移失配校正。 在圖13B中’由區塊219-222表示之處理量測垂直偏移失 配C之量值。右當前dTi—norm值為N0且若dTi_norm及先前 dTi-l_n〇rm具有相同正負號（如決策區塊219中所判定），則 處理進行至處理22〇。然而’若dTi norm及先前dTi- I37342.doc -22- 200935748 l_norm具有不同正負號’則處理進行至處理221。處理222 判定垂直偏移C之量值。若dTi_norm為正值（如處理223所 判定）’則藉由在處理224中將偏移值C加入dTi_norm而自 dTi—norm值有效地減去垂直偏移值C。概念上，此情形相 當於將轉移函數之正值部分156(參看圖19)向下移動而與負 值部分157對準。由圖13B之處理222判定之所計算值偏移 C實際上為負數’所以由處理224加入dTi norm之值C實際 上用於將轉移函數之部分156向下移動。另一方面，若 dTi_norm值為零或負值（如處理區塊223所判定），則 dTi一norm值表示相位至數位轉移函數線之左側上之量測。 dTi_norm值因此未得以修改。概念上，此情形相當於未將 圖19之轉移函數之負值部分157向下移動。由dTi_c〇rr值僅 為傳入之dTi一norm值之區塊225來說明此情形。 圖20闡述圖17之增益失配校正實例之第二部分。實例之 初始部分闡述於圖17及18中，且用於校正增益失配。實例 之後續部分闡述於圖20及21中且用於校正偏移失配。對於 第一對正dTi_norm及dTi-l_norm值1及-0.3之而言，根據圖 13B之區塊221之處理而判定值B為1.3。在圖17之實例中亦 存在兩個其他dTi_norm及dTi-l_norm值，且其為1及〇 1 0 根據圖13B之處理220’判定值A為0.9。因此，在處理222 中判定垂直偏移值C為-0·4。在圖13B之處理224中，正 dTi—norm值減去值c，以使得垂直偏移自相位至數位轉移 函數消除。 圖21為描繪圖17及18之增益失配校正以及圖2〇之後續偏 137342.doc • 23· 200935748 移校正之組合結果之曲線圖。 例中之偏移校正之⑹^ 箭川8表示執行圖20之實 圖22為根據―__之方法之流程圖。pDCw 之相位至數位轉換器部分接 mv 刀丧收參考佗唬ΧΟ及反饋信號 ❹ ❹ PLT且自此兩個信號產生第—相位誤差字組流。當 A之迴路除法器以除數值N來除時，判定第-相位誤差 Γ組中之—者购（步驟_)。當迴路錢器以除數值N+1 來除時1定第一相位誤差字組中之另一者川(步驟 01)校正部分接收該兩個第一相位誤差字組及㈣ 且判定兩個字組之間的差。此差用於狀（步_2)乘數 值接著使用乘數值（步驟3〇3及3〇4)來按比例調整dTi· i以 變為第帛一相4立誤差字組άτΜ_εοΓΓ，且按比例調整州 乂變為第一第一相位誤差字組dTi_corr。兩個第二相位誤 差字組dTi-l_cori^ dTi—con^為第二相位誤差字組流之部 分供應至迴路濾波器（步驟305) ^步驟300_305之結果為 PDC部分及校正部分之整體相位至數位轉移函數之斜率之 正規化，以使得PDC部分内之延遲線中之延遲元件傳播延 遲的改變不引起整體相位至數位轉移函數之斜率改變。 雖然出於指導目的而在上文描述一些特定實施例，但本 專利文獻之教示具有一般適用性且不限於上文描述之特定 實施例。上文所描述之新穎相位至數位轉移函數校正方法 不限於上文所闡述之PDC ADPLL之特定實施例。只要PDC 藉由使用延遲線來量測時間而操作，便可使用新穎方法。 舉例而言，新穎方法可用於不包含PFD之PDC中。此外， 137342.doc -24- 200935748 上文所闡述之新穎相位至數位轉移函數校正方法不限於在 除數自N改變至N+1之情形下判定（dTi-1-dTi)，而是能夠同 樣良好地應用於Σ-△調變器控制迴路除法器以N來除且繼而 另一除數並非為N+1 (例如’為N+2，或N+3，或N-1，或N-2)的ADPLL。因此，在不脫離下文闞述之[申請專利範圍] 的範疇之情況下，可實踐所述特定實施例的各種特徵之各 種修改、調適及組合。 【圖式簡單說明】 圖1 (先前技術）為時間至數位轉換器全數位鎖相迴路 (TDC ADPLL)之電路圖。 圖2(先前技術）為圖1之TDC ADPLL内之時間至數位轉換 器4的較詳細電路圖。 圖3(先前技術）為說明信號FREF及HCLK在其被供應至圖 1之TDCADPLL之TDC4之輸入時的波形圖。 圖4(先前技術）為說明圖1之TDC ADPLL之TDC 4之操作 的波形圖。 圖5(先前技術）為相位至數位轉換器全數位鎖相迴路 (PDC ADPLL)之簡化方塊圖。 圖ό為根據一個新穎態樣之一種特定類型之行動通信器 件100的極簡化的高階方塊圖。 圖7為圖6之RF收發器積體電路1〇3之較詳細方塊圖。 圖8為進一步詳細地展示rF收發器積體電路1〇3之本端振 盪器106之電路圖。 圖9Α為說明在正相位條件下的本端振盪器1〇6中之抒〇 I37342.doc •25- 200935748 133之操作的波形圖。 圖9B為說明在負相位條件下的本端振盪器削中之㈣ 133之操作的波形圖。 圖1〇為說明圖8之本端振盈器106中之DLPDC 134如何操 作之簡化電路圖及相關聯波形圖。 圖11為本鳊振盪器1〇6中之pDc 126之簡化方塊圖。 圖12說明新穎校正部分132如何校正DLPDC 134之相位 至數位轉移函數中之增益改變改變。 圖13A及13B為說明經由新穎校正部分132之處理之流程 的流程圖。 圖14闡述新穎校正電路132如何校正歸因於延遲元件傳 播延遲之改變（例如’歸因於PVT變化）的DLPDC相位至數 位轉移函數增益之改變改變的實例。 圖15為說明圖14之校正操作之曲線圖。 圖16說明新穎校正部分132如何校正dLPdc相位至數位 轉移函數中之增益失配缺陷。 圖17闡述新穎校正電路132如何校正dlpdC相位至數位 轉移函數中之增益失配缺陷之實例。 圖18為說明圖17之校正操作之曲線圖。 圖19說明新穎校正部分132如何校正DLPDC相位至數位 轉移函數中之偏移失配缺陷β 圖20闡述新穎校正電路丨3 2如何校正DLPDC相位至數位 轉移函數中之偏移失配缺陷之實例。 圖21為說明圖20之校正操作之曲線圖。 137342.doc -26- 200935748 圖22為根據一個新穎態樣之方法的簡化流程圖。 【主要元件符號說明】

TDC ADPLL 2 3 4 5 6 7 8 9 10 11 12 13

迴路濾波器 數位控制振盪器 時間至數位轉換器 累加器 加法器 反相器鏈 相關聯正反器集合 解碼器 ^ 自我校準正規化電路/區塊 自我校準正規化電路/區塊 自我校準正規化電路/乘法器 垂直虛線 14 電路拓撲

15 迴路濾波器 16 相位至數位轉換器 17 迴路除法器 100 行動通信器件 102 天線 103 RF收發器積體電路 104 數位基頻積體電路 105 接收鏈 137342.doc -27- 200935748 ❿ ❿ 106 本端振盪器 107 高頻RF信號 108 雙工器 109 匹配網路 110 低雜訊放大器 111 混頻器 112 基頻濾波器 113 類比至數位轉換器 114 本端振盈器輸出 115 數位至類比轉換器 116 傳輸鏈 117 基頻濾波器 118 混頻器區塊 119 本端振盪器 120 驅動放大器 121 外部功率放大器 122 高頻RF信號 123 晶體振盪器 124 相位至數位全數位鎖相迴路 125 箭頭 126 相位至數位轉換器 127 數位迴路濾波器 128 數位控制振盪器 129 迴路濾波器 137342.doc •28· 200935748 參 參 130 Σ-Δ調變器 131 相位至數位轉換器· 132 新穎校正部分 133 相位-頻率偵測器 134 延遲線相位至數位〗 135 線 136 導體 137 第二輸入 138 第一輸入 139 導體 140 多工器 141 多工器 142 延遲元件鏈 143 連續邏輯元件集合 144 編碼 145 箭頭 146 線 147 經正規化之斜率/線 148 線 149 線 150 線 151 用於負dTi值之第一 152 用於正dTi值之第二 153 單一增益 137342.doc •29. 200935748

154 箭頭 155 箭頭 156 轉移函數之正值部分 157 轉移函數之負值部分 158 箭頭 D 信號 D1-D10 反相器輸出之值 DIV_OUT 反饋信號 DN 數位信號 dTi 第一相位誤差字組 dTi_corr 第二相位誤差字組 dTi-1 第一相位誤差字組 dTi- l_corr 第二相位誤差字組 FREF 參考時脈 HCLK DCO輸出信號 L 信號 LO 本端振盪器輸出信號 N.f 分數F值 OUT TDC之輸出 Q(i：i〇) 字組 s 數位信號 UP 數位信號 xo 參考時脈信號 △ tf 六位元下降時間值 △tr 六位元上升時間值 •30- 137342.doc

Claims (1)

1. 200935748 十、申請專利範圍： 1· 一種鎖相迴路電路（PLL)，其包含： 一數位控制振盪器（DCO)，其輸出一第一信號； 迴路除法器，其接收該第一信號且輸出一第二俨 號，及 ° • /相位至數位轉換H(PDC)，其接收—參考信號及該 • 第二信號且產生一第二相位誤差字組流，其中該PDC具 有一整體相位至數位轉移函數，且其中該PDC包含： ® 一相位至數位轉換器部分，其輸出一第一相位誤差 字組流，該PDC部分具有-第一相位至數位轉移函數；及 一校正部分，其接收該第一相位誤差字組流且產生 該第二相位誤差字組流，以使得該整體相位至數位轉移 函數不同於該第一相位至數位轉移函數。 2·如請求項1之PLL，其進一步包含： 一數位迴路濾波器，其接收該第二相位誤差字組流、 對該流濾波且將一調諧字組流輸出至該DC〇。 β 3.如請求…潰，其中該第一相位至數位轉移函數具有 一第一增益，且其中該校正部分產生該第二相位誤差字 組流，以使得該整體相位至數位轉移函數具有一第二增 益。 θ 4.如明求項1之pll，其中該第一相位至數位轉移函數呈現 一增益失配，且其中該校正部分產生該第二相位誤差字 組流，以使得該整體相位至數位轉移函數具有大體上較 少之增益失配。 137342.doc 200935748 5·如請求項1之PLL，其中該第一相位至數位轉移函數呈現 一偏移失配’且其中該校正部分產生該第二相位誤差字 組流’以使得該整體相位至數位轉移函數具有大體上較 少之偏移失配。 6. 如請求項1之PLL，其中當一第一第一相位誤差字組（dTi_ 1)由该相位至數位轉換器部分產生時，該迴路除法器以 一第一除數N來除’其中當一第二第一相位誤差字組 (dTl)由該相位至數位轉換器部分產生時，該迴路除法器 以一第二除數N+1來除，其中該校正部分判定dTi與打“ 之間的一差且使用該差以判定一乘數值，且其中該校正 部分使用該乘數值以正規化該第一相位誤差字組流之至 少一部分。 7. 如請求項……其中當一第一第一相位誤差字組由該 相位至數位轉換器部分產生時，該迴路除法器以一第一 除數N來除，其中當—第二第—相位誤差字組由該相位 至數位轉換器部分產生時，該迴路除法器以一第二除數 N+1來除，其中該校正部分判定該第一第一相位誤差字 組與該第二第一相位誤差字組之間的一差以判定一乘數 值。 8. 如=求項7之PLL，其中該校正部分將該第一第—相位誤 差字組乘以該乘數值，且其中該校正部分將該第二第一 相位誤差字組乘以該乘數值。 9. 如請求項1之PLL，其中該相位至數位轉換 數位轉換器部分包含： 器之該相位至 137342.doc 200935748 一數位邏輯延遲元件鏈，其具有複數個節點ni_nn， 其中一數位信號可於一傳播延遲時間中經由該整個鍵自 節點N1傳播至節點nn ;及 複數個連續邏輯元件，其中每一連續邏輯元件具有一 . 輸入引線，其中該等連續邏輯元件令之每一各別元件之 .該輸入引線耦接至該等節aN1_NN中之一對應各別節 點’其中該第二信號具有一週期’且其中該週期大體上 大於該傳播延遲時間的兩倍。 β A如請求項！之虹’其中該參考信號在該參考信號之每一 週期期間具有一第一邊緣及一第二邊緣，其中該第二信 號在該第二信號之每一週期期間具有―第一》緣及一第 二邊緣，且其中該等第一相位誤差字組中之每一者為一 表示發生該參考信號之一第一邊緣之一時間與發生該第 二信號之一第一邊緣之一時間之間的延遲元件延遲之一 數目的數位值’且其中該PDC之該相位至數位轉換器部 参 T不輸出指示相對於該參考信號之一第^邊緣或該第二 乜號之一第二邊緣之延遲元件延遲之一數目的數位字 組。 η·如請求们之虹，其中每一第一相位誤差字組為—具有 一正負號位元之帶正負號之數位值，其中該正負號位元 才曰示該參考k號與該第二信號之間的一相位關係。 12·如请求項iipLL，其中該第一信號具有一頻率，其中 該PDC之該相位至數位轉換器部分包括一數位邏輯延遲 元件鏈，且其中未有具有一大於F1之四分之—之頻率的 137342.doc 200935748 信號被追使經由該數位邏輯延遲元件鍵而傳播。 A如請求項！之犯，其中如由該校正部分接收之該等第一 相位誤ϋ字組包括正第__相位誤差字組及負第—相位誤 差字組’且其中該校正部分以—第—方式處理該等正第 一相位誤差字組且以-第二方式處理該等負第―相位誤 差字組。 14.如請求項！之虹，其中該帛—相位至數位轉移函數具有 與第一值範圍中之第一相位誤差字組相關聯的第一 部分，其中該第一相位至數位轉移函數具有一與一第二 值範圍中之第一相位誤差字組相關聯的第二部分，其中 該第-部分呈現-第-相位至數位增^，其中該第二部 分呈現一第二相位至數位增益，其中該校正部分以與其 調整該第二範圍中之第一相位誤差字組之該相位至數位 增益不同地調整該第一範圍中之第一相位誤差字組之該 相位至數位增益。 15. 如凊求項14之pll，其中該pdc之該校正部分校正該第 一相位至數位轉移函數中之一增益失配以及該第一相位 至數位轉移函數中之一偏移失配兩者，以使得該增益失 配及該偏移失配不存在於該整體相位至數位轉移函數 中。 16. 如請求項1之pll，其中該迴路除法器以一具有一整數部 分N及一分數部分f之除數N.f來除，其中該pDC之該校正 部分接收該除數且使用該除數以判定一第一乘數值及一 第二乘數值’且其中該校正部分將該等第一相位誤差字 137342.doc -4 - 200935748 組之一第一集合乘以該第一乘數值以產生該等第二相位 誤差字組之一第一集合’且其中該校正部分將該等第一 相位誤差子組之一第一集合乘以該第二乘數值以產生該 等第二相位誤差字組之一第二集合。 17. —種方法，其包含： (a) 在一相位至數位（PDC)全數位鎖相迴路（ADPLL)中 ‘判定一第一第一相位誤差字組dTi-Ι，其中dTi-1係在該 PDC ADPLL之一迴路除法器以一除數N來除時得以判 ❸ 定； (b) 在該PDC ADPLL中判定一第二第一相位誤差字組 dTi ’其中dTi係在該迴路除法器以一除數N+丨來除時得 以判定； (c) 使用dTi與dTi-Ι之間的一差以判定一乘數值； (d) 使用該乘數值以按比例調整dTi-1以產生一第一第 二相位誤差字組dTi-l_corr ;及 (e) 使用該乘數值以按比例調整dTi以產生一第二第二 β 一 相位誤差字組dTi_ ^corr ° 18. 如請求項17之方法，其中dTi_mdTi係由該pDC ADPLL 之一相位至數位轉換器部分於步驟中產生，其中 該相位至數位轉換器部分具有一第一相位至數位轉移函 數’其中該第一相位至數位轉移函數具有一依賴於溫度 之增益，其中該dTi-l_corr及該dTi_corr係由該PDC ADPLL之一校正部分於步驟⑷及⑷中產生，其中該相 位至數位轉換器部分及該校正部分一起具有一第二相位 137342.doc 200935748 19. 參 20. ❿ 21. 至數位轉移函數，且其中該第二相位至數位轉移函數具 有一大體上無關於溫度之增益。 如請求項17之方法，其中心卜丨及叮丨係由該PDC ADPLL 之一相位至數位轉換器部分於步驟（a)及（b)中產生，其中 該相位至數位轉換器部分具有一第一相位至數位轉移函 數，其中該第一相位至數位轉移函數呈現一增益失配缺 陷’其中該dTi-l_corr及該dTi一corr係由該PDC ADPLL之 一校正部分於步驟（d)及（e)中產生，其中該相位至數位轉 換器部分及該校正部分一起具有一第二相位至數位轉移 函數’且其中該第二相位至數位轉移函數大體上不呈現 增益失配缺陷。 如請求項17之方法’其中dTi-Ι及dTi係由該PDC ADPLL 之一相位至數位轉換器部分於步驟（a)及（b)中產生，其中 該相位至數位轉換器部分具有一第一相位至數位轉移函 數，其中該第一相位至數位轉移函數呈現一偏移失配缺 陷’其中該dTi-1—corr及該dTi_corr係由該PDC ADPLL之 一校正部分於步驟（d)及（e)中產生，其中該相位至數位轉 換器部分及該校正部分一起具有一第二相位至數位轉移 函數’且其中該第二相位至數位轉移函數大體上不呈現 偏移失配缺陷。 一種鎖相迴路，其包含： 一相位至數位轉換器部分，其接收一參考信號及一反 饋信號且輸出一第一相位誤差字組流，其中該參考信號 及該反饋信號具有大體上相同之頻率，其中該相位至數 137342.doc 200935748 位轉換器部分具有一呈現一溫度依賴性之第一相位至數 位轉移函數；及 用於處理該第-相位誤差字組流以產生-第二相位誤 差：組流的構件，其中該相位至數位轉換器部分及該構 :一起具有一第二相位至數位轉移函數，其中該處理使 得該第二相位至數位轉移函數大體上無關於溫度。 22. 如請求項21之鎖相料，其巾該構件敎該等第一相位 ❹ 誤差字組中之—第—者與該等第__相位誤差字組中之一 第二者之間的一差，其中該構件使用該差以產生一乘數 值’其中該構件將該等第—相位誤差字組中之該第—者 乘以該乘數值’且其中該構件將該等第一相位誤差字組 中之該第二者乘以該乘數也。 23. 如請求項21之鎖相迴路，其中該第一相位至數位轉移函 數亦呈現-增益失配’且其中該構件產生該第二相位誤 差字組流’以使得該增益失㈣存在於該第：相位至數 位轉移函數中。 24. 如請求項21之鎖相迴路，其中該第一相位至數位轉移函 數亦呈現一偏移失配’且其中該構件產生該第二相位誤 差字組流，以使得該偏移失配不存在於該第二相位、 位轉移函數中。 默 137342.doc