KR101483855B1 - Pll 다이렉트 모듈레이터 및 그 모듈레이터에서의 주파수 이득 부정합 보상 방법 - Google Patents

Pll 다이렉트 모듈레이터 및 그 모듈레이터에서의 주파수 이득 부정합 보상 방법 Download PDF

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Abstract

본 발명은 PLL 다이렉트 모듈레이터 및 그 모듈레이터에서의 주파수 이득 부정합 보상 방법에 관한 것이다.
본 발명의 PLL 다이렉트 모듈레이터는 위상-주파수 검출기(PFD), 전하 펌프(CP), 루프 필터, 전압제어 발진기(VCO), 분주기 및 시그마 델타 모듈레이터를 포함하는 PLL 다이렉트 모듈레이터에 있어서, 상기 분주기와 VCO 사이에는 분주기로부터 주파수 신호를 입력받고, 외부로부터 공급되는 변조 데이터를 입력받아 상기 VCO의 주파수를 변조하는 주파수 이득 부정합 보상부가 설치된다.
이와 같은 본 발명에 의하면, 주파수 이득 부정합 보상부에 의해 주파수 이득 부정합을 보상함으로써 PLL 모듈레이터에서의 주파수 이득 부정합을 줄일 수 있다.

Description

PLL 다이렉트 모듈레이터 및 그 모듈레이터에서의 주파수 이득 부정합 보상 방법{PLL(Phase-Locked Loop) direct modulator and frequency gain mismatch compensation method in the modulator}
본 발명은 PLL(Phase-Locked Loop) 다이렉트 모듈레이터(direct modulator)에 관한 것으로서, 더 상세하게는 시그마 델타 모듈레이터를 통해 분주비를 변경하고, 주파수 이득 부정합 보상부에 의해 주파수 이득 부정합을 보상함으로써 주파수 이득 부정합을 줄일 수 있는 PLL 다이렉트 모듈레이터 및 그 모듈레이터에서의 주파수 이득 부정합 보상 방법에 관한 것이다.
반도체 기술이 나날이 발전하여 최근에는 최소 선폭이 수십 nm 이하로 내려오면서 반도체칩의 경쟁력은 칩면적이 되었다. 따라서 통신칩 시장에서도 칩 면적을 줄일 수 있는 구조들이 최근 수 년간에 걸쳐 지속적으로 발표되고 있다. 그 중에서 송신단의 믹서(mixer)와 D/A(digital-to-analog) 컨버터를 제거할 수 있는 구조인 PLL 다이렉트 모듈레이터(direct modulator) 구조가 최근에 많은 관심을 끌고 있고 있다. 이 PLL 다이렉트 모듈레이터 구조의 최대 장점은 면적을 줄일 수 있다는 것이고, 단점은 데이터를 PLL 루프에 입력으로 보내기 때문에 PLL의 저역 통과 필터(low pass filter)의 특성으로 인해 고속 전송속도의 신호는 왜곡된다는 점이다.
도 1은 종래 원 포인트 PLL 다이렉트 모듈레이터의 구성을 개략적으로 보여주는 도면이다.
도 1을 참조하면, 종래 PLL 다이렉트 모듈레이터는 입력단을 통해 입력된 기준주파수와 분주기(105)에 의해 n 분주되어 피드백 입력되는 전압 제어 발진기 (104)로부터의 발진주파수와의 합성주파수를 출력하는 위상-주파수 검출기(101), 위상-주파수 검출기(101)의 출력을 입력받아 펌핑하는 전하 펌프(102), 전하 펌프 (102)를 거친 신호를 필터링하는 루프-필터(103), 루프-필터(103)에 의해 저주파수가 제거된 신호를 입력받아 고주파 신호를 발진하는 전압 제어 발진기(104) 등을 포함하여 구성되어 있다.
이와 같은 구성의 종래 원 포인트 PLL 다이렉트 모듈레이터는 분주기(105)의 입력으로 채널(주파수)과 데이터를 제공한다. 그러나, 이와 같은 원 포인트 PLL 다이렉트 모듈레이터는 입력 신호(채널)가 저주파 필터를 경유하기 때문에 고속 전송속도 신호에 왜곡이 발생하는 문제가 있다.
이상과 같은 고속 전송속도 신호의 왜곡을 막기 위해서, 종래에는 도 2에 도시된 바와 같이 2 포인트 PLL 다이렉트 모듈레이터를 사용하였다.
이와 같은 2 포인트 PLL 다이렉트 모듈레이터는 데이터를 분주기(205)(low pass filter 특성을 가짐)와 전압 제어 발진기(VCO)(204)(high pass filter 특성을 가짐)의 입력으로 제공한다. 즉, 데이터가 두 갈래의 경로로 제공되어 각각의 루프를 형성하기 때문에 고역/저역 통과(high/low pass) 특성을 상보적으로 보상하여 신호의 왜곡을 줄일 수 있다.
그러나, 이상과 같은 2 포인트 모듈레이터는 전압 제어 발진기(VCO)(204)의 입력으로 들어가는 경로의 주파수 이득 부정합(frequency gain mismatch)이 EVM (error vector magnitude)에 많은 영향을 주기 때문에 이득 부정합을 줄이는 수단이 반드시 수반되어야 한다. 도 1 및 도 2에서 참조번호 106,206은 시그마 델타 모듈레이터, 107,207은 가산기, 201은 위상-주파수 검출기, 202는 전하 펌프, 203은 루프-필터를 각각 나타낸다.
일본 공개특허공보 특개2011-509047 미국 특허공개 US2007-0109067
본 발명은 상기와 같은 사항을 감안하여 창출된 것으로서, 디지털 분주기와 시그마 델타 모듈레이터를 이용하여 원하는 채널 주파수를 형성하고, 시그마 델타 모듈레이터를 통해서 분주비를 변경하며, VCO의 제2 바랙터(varactor)의 전압을 조절해서 주파수 변조를 수행함으로써 주파수 이득 부정합을 줄일 수 있는 PLL 다이렉트 모듈레이터 및 그 모듈레이터에서의 주파수 이득 부정합 보상 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 PLL 다이렉트 모듈레이터는,
기준 주파수와 피드백 입력되는 분할 주파수 간의 주파수-위상 차이를 감지하고, 그에 따른 펄스를 제공하는 위상-주파수 검출기(PFD);
상기 위상-주파수 검출기로부터의 펄스를 입력받아 플러스(+) 또는 마이너스(-) 전류 펄스를 출력하는 전하 펌프(CP);
상기 전하 펌프로부터의 전류 펄스를 전압으로 변환하는 루프 필터;
상기 루프 필터로부터의 전압을 입력받아 미리 설정된 주파수 신호를 출력하는 전압제어 발진기(VCO);
상기 VCO로부터의 주파수 신호를 그보다 상대적으로 더 낮은 주파수 신호로 분주하는 분주기; 및
특정 값을 입력받아 변화하는 임의의 수치 값을 출력하는 시그마 델타 모듈레이터;를 포함하는 PLL 다이렉트 모듈레이터에 있어서,
상기 분주기와 상기 VCO 사이에는 상기 분주기로부터의 주파수 신호와 외부로부터 공급되는 변조 데이터를 입력받아 상기 VCO의 주파수를 변조하는 주파수 이득 부정합(gain mismatch) 보상부가 설치되어 있는 점에 그 특징이 있다.
여기서, 상기 주파수 이득 부정합 보상부는,
상기 분주기에 의해 분주된 주파수 신호를 입력받아 이득 부정합 보상을 위한 캘리브레이션을 수행하는 이득 부정합 캘리브레이션부; 및
외부로부터 공급되는 변조 데이터와 상기 이득 부정합 캘리브레이션부로부터의 출력을 입력받아 상기 VCO의 주파수를 변조하는 저항 어레이단을 포함하여 구성될 수 있다.
이때, 상기 이득 부정합 캘리브레이션부는 상기 제1 분주기의 2차 2분주기로부터의 주파수 신호를 입력받아 16분할하는 16분주기와, 그 16분주기에 의해 분할된 주파수 신호와 외부로부터 제공되는 기준 주파수 신호를 입력받아 미리 설정된 소정 주파수의 카운터 값을 계산하는 디지털 카운터를 포함하여 구성될 수 있다.
이때, 또한 상기 이득 부정합 캘리브레이션부는 상기 디지털 카운터에 의해 계산된 미리 설정된 소정 주파수의 카운터 값을 바탕으로 이득 부정합 캘리브레이션을 위한 알고리즘을 실행하는 알고리즘 모듈을 더 포함할 수 있다.
또한, 상기 저항 어레이단은 직렬연결된 복수의 저항으로 구성될 수 있다.
또한, 상기 주파수 이득 부정합 보상부는 상기 VCO의 제2 바랙터(varactor)의 전압을 조절하여 VCO의 주파수를 변조할 수 있다.
또한, 상기 분주기는,
상기 VCO로부터의 주파수 신호를 그보다 상대적으로 더 낮은 주파수 신호로 분주하는 제1 분주기; 및
상기 제1 분주기로부터의 출력과 상기 시그마 델타 모듈레이터로부터의 출력값을 제공받아 원하는 주파수의 신호를 형성하는 제2 분주기를 포함하여 구성될 수 있다.
이때, 상기 제1 분주기는 상기 VCO로부터의 주파수 신호를 그보다 상대적으로 더 낮은 주파수 신호로 2분할하는 1차 2분주기와, 1차 2분주기에 의해 2분할된 주파수 신호를 16분할하는 16분주기와, 16분주기에 의해 16분할된 주파수 신호를 다시 2분할하는 2차 2분주기로 구성될 수 있다.
또한, 상기 제2 분주기로는 디지털 멀티 모듈러스 디바이더(digital multi modulus divider)가 사용될 수 있다.
또한, 상기의 목적을 달성하기 위하여 본 발명에 따른 PLL 다이렉트 모듈레이터에서의 주파수 이득 부정합 보상 방법은,
주파수 이득 부정합(gain mismatch) 보상부를 포함하는 PLL 다이렉트 모듈레이터에서의 주파수 이득 부정합 보상 방법으로서,
a) 상기 주파수 이득 부정합 보상부에 의해 기준 주파수에 해당하는 카운터 값을 계산하는 단계;
b) 상기 주파수 이득 부정합 보상부에 의해 미리 설정된 양의 주파수에 해당하는 전압값을 찾기 위해 현재 주파수 카운터 값을 계산하는 단계;
c) 상기 주파수 이득 부정합 보상부에 의해 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값과 동일한지를 판별하는 단계;
d) 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값과 동일하면, 그 미리 설정된 양의 주파수에 해당하는 전압값을 저장하는 단계;
e) 상기 단계 c)에서 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값과 동일하지 않으면, 그 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 큰지의 여부를 판별하고, 그 판별 결과에 따라 저항 레지스터(register) 값을 증가 또는 감소시키는 단계;
f) 상기 주파수 이득 부정합 보상부에 의해 상기 미리 설정된 음의 주파수에 해당하는 전압값을 찾기 위해 현재 주파수 카운터 값을 계산하는 단계;
g) 상기 주파수 이득 부정합 보상부에 의해 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값과 동일한지를 판별하는 단계;
h) 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값과 동일하면, 그 미리 설정된 음의 주파수에 해당하는 전압값을 저장하는 단계; 및
i) 상기 단계 g)에서 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값과 동일하지 않으면, 그 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 큰지의 여부를 판별하고, 그 판별 결과에 따라 저항 레지스터(register) 값을 증가 또는 감소시키는 단계;를 포함하는 점에 그 특징이 있다.
여기서, 상기 단계 e)에서 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 크면 저항 레지스터(register) 값을 증가시킨다.
또한, 상기 단계 e)에서 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 작으면 저항 레지스터(register) 값을 감소시킨다.
또한, 상기 단계 i)에서 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 크면 저항 레지스터(register) 값을 증가시킨다.
또한, 상기 단계 i)에서 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 작으면 저항 레지스터(register) 값을 감소시킨다.
이와 같은 본 발명에 의하면, 디지털 분주기와 시그마 델타 모듈레이터를 이용하여 원하는 채널 주파수를 형성하고, 주파수 이득 부정합 보상부에 의해 주파수 이득 부정합을 보상하며, VCO의 제2 바랙터(varactor)의 전압을 조절해서 주파수 변조를 수행함으로써 PLL 모듈레이터에서의 주파수 이득 부정합을 줄일 수 있다.
도 1은 종래 원 포인트 PLL 다이렉트 모듈레이터의 구성을 개략적으로 보여주는 도면.
도 2는 종래 2 포인트 PLL 다이렉트 모듈레이터의 구성을 개략적으로 보여주는 도면.
도 3은 본 발명의 실시 예에 따른 PLL 다이렉트 모듈레이터의 구성을 개략적으로 보여주는 도면.
도 4는 도 3에 도시된 PLL 다이렉트 모듈레이터에서 이득 부정합 캘리브레이션부의 내부 구성을 보여주는 도면.
도 5는 도 3에 도시된 PLL 다이렉트 모듈레이터에서 저항 어레이단의 회로 구성을 보여주는 도면.
도 6은 본 발명에 따른 PLL 다이렉트 모듈레이터에서의 주파수 이득 부정합 보상 방법의 실행 과정을 보여주는 흐름도.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정되어 해석되지 말아야 하며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈", "장치" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 3은 본 발명의 실시 예에 따른 PLL 다이렉트 모듈레이터의 구성을 개략적으로 보여주는 도면이다.
도 3을 참조하면, 본 발명에 따른 PLL 다이렉트 모듈레이터는, 위상-주파수 검출기(PFD)(310), 전하 펌프(CP)(320), 루프 필터(330), 전압제어 발진기(VCO) (340), 분주기(350), 시그마 델타 모듈레이터(360) 및 주파수 이득 부정합(gain mismatch) 보상부(370)를 포함하여 구성된다.
상기 위상-주파수 검출기(PFD)(310)는 기준 주파수와 피드백 입력되는 분할 주파수 간의 주파수-위상 차이를 감지하고, 그에 따른 펄스를 제공한다.
상기 전하 펌프(CP)(320)는 상기 위상-주파수 검출기(310)로부터의 펄스를 입력받아 플러스(+) 또는 마이너스(-) 전류 펄스를 출력한다.
상기 루프 필터(330)는 상기 전하 펌프(320)로부터의 전류 펄스를 전압으로 변환한다. 여기서, 이와 같은 루프 필터(330)로는 저역 통과 필터(low pass filter)가 사용될 수 있다.
상기 전압제어 발진기(VCO)(340)는 상기 루프 필터(330)로부터의 전압을 입력받아 미리 설정된 주파수 신호를 출력한다.
상기 분주기(350)는 상기 VCO(340)로부터의 주파수 신호를 그보다 상대적으로 더 낮은 주파수 신호로 분주한다. 여기서, 이와 같은 분주기(350)는 상기 VCO(340)로부터의 주파수 신호를 그보다 상대적으로 더 낮은 주파수 신호로 분주하는 제1 분주기(351) 및 그 제1 분주기(351)로부터의 출력과 상기 시그마 델타 모듈레이터(360)로부터의 출력값을 제공받아 원하는 주파수의 신호를 형성하는 제2 분주기(352)를 포함하여 구성될 수 있다.
이때, 상기 제1 분주기(351)는 상기 VCO(340)로부터의 주파수 신호를 그보다 상대적으로 더 낮은 주파수 신호로 2분할하는 1차 2분주기(351a)와, 그 1차 2분주기(351a)에 의해 2분할된 주파수 신호를 16분할하는 16분주기(351b)와, 그 16분주기(351b)에 의해 16분할된 주파수 신호를 다시 2분할하는 2차 2분주기(351c)로 구성될 수 있다.
또한, 상기 제2 분주기(352)로는 디지털 멀티 모듈러스 디바이더(digital multi modulus divider)가 사용될 수 있다.
상기 시그마 델타 모듈레이터(360)는 특정 값을(예컨대, 특정 정수값을) 입력받아 변화하는 임의의 수치 값을 연속적으로 출력하는 기능을 갖는다.
상기 주파수 이득 부정합 보상부(370)는 상기 분주기(350)와 상기 VCO(340) 사이에 설치되며, 상기 분주기(350)로부터 주파수 신호를 입력받고, 외부로부터 공급되는 변조 데이터(Mod(△K))를 입력받아 상기 VCO(340)의 주파수를 변조한다.
여기서, 상기와 같은 주파수 이득 부정합 보상부(370)는 저항 어레이단 (371) 및 이득 부정합 캘리브레이션부(372)를 포함하여 구성될 수 있다.
상기 저항 어레이단(371)은 외부로부터 공급되는 변조 데이터(Mod(△K))와 상기 이득 부정합 캘리브레이션부(372)로부터의 출력을 입력받아 상기 VCO(340)의 주파수를 변조한다. 이때, 이와 같은 저항 어레이단(371)은, 도 5에 도시된 바와 같이, 직렬 연결된 복수의 저항으로 구성될 수 있다.
상기 이득 부정합 캘리브레이션부(372)는 상기 분주기(350)에 의해 분주된 주파수 신호를 입력받아 이득 부정합 보상을 위한 캘리브레이션을 수행한다.
이때, 상기 이득 부정합 캘리브레이션부(372)는 상기 제1 분주기(351)의 2차 2분주기(351c)로부터의 주파수 신호를 입력받아 16분할하는 16분주기(372a)와, 그 16분주기(372a)에 의해 분할된 주파수 신호와 외부로부터 제공되는 기준 주파수 신호를 입력받아 미리 설정된 소정 주파수의 카운터 값을 계산하는 디지털 카운터 (372b)를 포함하여 구성될 수 있다.
이때, 또한 상기 이득 부정합 캘리브레이션부(372)는 상기 디지털 카운터 (372b)에 의해 계산된 미리 설정된 소정 주파수의 카운터 값을 바탕으로 이득 부정합 캘리브레이션을 위한 알고리즘을 실행하는 알고리즘 모듈(372c)을 더 포함할 수 있다.
또한, 상기 주파수 이득 부정합 보상부(370)는 상기 VCO(340)의 제2 바랙터 (varactor)의 전압을 조절하여 VCO(340)의 주파수를 변조할 수 있다. 즉, 상기 주파수 이득 부정합 보상부(370)는 예를 들면, 32MHz의 디지털 카운터(352b)를 이용하여 500kHz의 카운터 값을 계산한다. 또한, 외부로부터 제공되는 데이터(Mod(△K)) 신호를 입력받아 현재의 주파수 카운터 값을 찾고, 500kHz의 카운터 값과 비교하여 저항 어레이단(371)의 조절신호를 변경하여 500kHz 변동의 바랙터 인가 전압을 찾는다. 그리고, 그것을 바탕으로 VCO(340)의 주파수를 변조하게 된다.
도 3에서 참조 부호 "Vc"는 제1 바랙터 입력 전압, "Vs"는 제2 바랙터 입력 전압을 각각 나타낸다.
그러면, 이상과 같은 구성을 갖는 본 발명에 따른 PLL 다이렉트 모듈레이터에서의 주파수 이득 부정합 보상 방법에 대하여 설명해 보기로 한다.
도 6은 본 발명에 따른 PLL 다이렉트 모듈레이터에서의 주파수 이득 부정합 보상 방법의 실행 과정을 보여주는 흐름도이다.
도 6을 참조하면, 본 발명에 따른 PLL 다이렉트 모듈레이터에서의 주파수 이득 부정합 보상 방법은, 전술한 바와 같은 위상-주파수 검출기(PFD)(310), 전하 펌프(320), 루프 필터(330), 전압제어 발진기(VCO)(340), 분주기(350), 시그마 델타 모듈레이터(360), 주파수 이득 부정합 보상부(370)를 포함하는 PLL 다이렉트 모듈레이터에서의 주파수 이득 부정합을 보상하기 위한 방법으로서, 먼저 상기 주파수 이득 부정합 보상부(370)에 의해 기준 주파수에 해당하는 카운터 값을 계산한다(단계 S601, S602). 즉, 우선 본 발명의 PLL 다이렉트 모듈레이터를 오픈 루프로 변경하고, PLL 모듈레이터에 임의의 제어 전압을 인가하여 VCO(340)의 제1 바랙터의 입력 전압으로 삼는다. 그런 후, 이득 부정합 캘리브레이션부(372)의 레지스터단 "TXMODEN"(도 4 참조)은 1로, "VCO_MOD"는 0으로 각각 설정한 상태에서 디지털 카운터(372b)를 동작시킨 후, 기준 주파수에 해당하는 카운터 값을 계산하는 것이다.
이렇게 하여 기준 주파수에 해당하는 카운터 값의 계산이 완료되면, 마찬가지로 주파수 이득 부정합 보상부(370)에 의해, 미리 설정된 양의 주파수(예를 들면, +500kHz)에 해당하는 전압값을 찾기 위해 현재 주파수 카운터 값을 계산한다(단계 S603, S604). 즉, 상기 이득 부정합 캘리브레이션부(372)의 레지스터단 "TXMODEN"은 0으로, "VCO_MOD"는 1로 각각 설정한 상태에서 디지털 카운터(372b)를 동작시킨 후, 현재 주파수 카운터 값을 계산하는 것이다.
이상에 의해 현재 주파수 카운터 값의 계산이 완료되면, 상기 주파수 이득 부정합 보상부(370)에 의해 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값과 동일한지를 판별한다(단계 S605).
상기 단계 S605의 판별에서 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값과 동일하면, 그 미리 설정된 양의 주파수에 해당하는 전압값을 레지스터(H_Register)에 저장한다 (단계 S606).
그리고, 상기 단계 S605의 판별에서 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값과 동일하지 않으면, 그 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 큰지의 여부를 판별하고(단계 S607), 그 판별 결과에 따라 저항 레지스터(register) 값을 증가 또는 감소시킨다.
즉, 상기 단계 S607에서 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 크면 저항 레지스터(register) 값을 증가시킨다(단계 S608).
그리고, 상기 단계 S607에서 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 작으면 저항 레지스터(register) 값을 감소시킨다(단계 S609).
이후, 상기 주파수 이득 부정합 보상부(370)에 의해 상기 미리 설정된 음의 주파수(예를 들면, -500kHz)에 해당하는 전압값을 찾기 위해 현재 주파수 카운터 값을 계산한다(단계 S610, S611). 즉, 상기 이득 부정합 캘리브레이션부(372)의 레지스터단 "TXMODEN"과 "VCO_MOD"를 모두 0으로 설정한 상태에서 디지털 카운터(372b)를 동작시킨 후, 상기 미리 설정된 음의 주파수에 해당하는 전압값을 찾기 위해 현재 주파수 카운터 값을 계산하는 것이다.
상기 단계 S611에서의 현재 주파수 카운터 값의 계산이 완료되면, 상기 주파수 이득 부정합 보상부(370)에 의해 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값과 동일한지를 판별한다(단계 S612).
상기 단계 S612에서의 판별에서, 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값과 동일하면, 그 미리 설정된 음의 주파수에 해당하는 전압값을 레지스터(L_Register)에 저장한다(단계 S613).
그리고, 상기 단계 S612에서의 판별에서, 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값과 동일하지 않으면, 그 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 큰지의 여부를 판별하고(단계 S614), 그 판별 결과에 따라 저항 레지스터(register) 값을 증가 또는 감소시킨다.
즉, 상기 단계 S614에서 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 크면 저항 레지스터(register) 값을 증가시킨다(단계 S615).
그리고, 상기 단계 S614에서 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 작으면 저항 레지스터 (register) 값을 감소시킨다(단계 S616).
이상과 같이, 현재의 주파수 카운터 값을 찾고, 미리 설정된 소정 주파수 (500kHz)의 카운터 값과 비교하여 저항 어레이단(371)의 저항을 증가 또는 감소시켜 VCO(340)의 바랙터 인가 전압을 찾아 VCO(340)의 주파수를 변조함으로써 주파수 이득 부정합을 보상할 수 있게 된다.
이상의 설명에서와 같이, 본 발명에 따른 PLL 다이렉트 모듈레이터는 디지털 분주기와 시그마 델타 모듈레이터를 이용하여 원하는 채널 주파수를 형성하고, 주파수 이득 부정합 보상부에 의해 주파수 이득 부정합을 보상하며, VCO의 제2 바랙터(varactor)의 전압을 조절해서 주파수 변조를 수행함으로써 PLL 모듈레이터에서의 주파수 이득 부정합을 줄일 수 있다.
이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
310...위상-주파수 검출기 320...전하 펌프
330...루프 필터 340...전압제어 발진기
350...분주기 360...시그마 델타 모듈레이터
370...주파수 이득 부정합 보상부 351...제1 분주기
352...제2 분주기 371...저항 어레이단
372...이득 부정합 캘리브레이션부 351a...1차 2분주기
351b...16분주기 351c...2차 2분주기
372a...16분주기 372b...디지털 카운터
372c...알고리즘 모듈

Claims (14)

  1. 기준 주파수와 피드백 입력되는 분할 주파수 간의 주파수-위상 차이를 감지하고, 그에 따른 펄스를 제공하는 위상-주파수 검출기(PFD);
    상기 위상-주파수 검출기로부터의 펄스를 입력받아 플러스(+) 또는 마이너스(-) 전류 펄스를 출력하는 전하 펌프(CP);
    상기 전하 펌프로부터의 전류 펄스를 전압으로 변환하는 루프 필터;
    상기 루프 필터로부터의 전압을 입력받아 미리 설정된 주파수 신호를 출력하는 전압제어 발진기(VCO);
    상기 VCO로부터의 주파수 신호를 그보다 상대적으로 더 낮은 주파수 신호로 분주하는 분주기; 및
    특정 값을 입력받아 변화하는 임의의 수치 값을 출력하는 시그마 델타 모듈레이터;를 포함하는 PLL 다이렉트 모듈레이터에 있어서,
    상기 분주기와 상기 VCO 사이에는 상기 분주기로부터의 주파수 신호와 외부로부터 공급되는 변조 데이터를 입력받아 상기 VCO의 주파수를 변조하는 주파수 이득 부정합(gain mismatch) 보상부가 설치되어 있는 PLL 다이렉트 모듈레이터.
  2. 제1항에 있어서,
    상기 주파수 이득 부정합 보상부는,
    상기 분주기에 의해 분주된 주파수 신호를 입력받아 이득 부정합 보상을 위한 캘리브레이션을 수행하는 이득 부정합 캘리브레이션부; 및
    외부로부터 공급되는 변조 데이터와 상기 이득 부정합 캘리브레이션부로부터의 출력을 입력받아 상기 VCO의 주파수를 변조하는 저항 어레이단을 포함하는 PLL 다이렉트 모듈레이터.
  3. 제2항에 있어서,
    상기 이득 부정합 캘리브레이션부는
    상기 제1 분주기의 2차 2분주기로부터의 주파수 신호를 입력받아 16분할하는 16분주기; 및
    상기 16분주기에 의해 분할된 주파수 신호와 외부로부터 제공되는 기준 주파수 신호를 입력받아 미리 설정된 소정 주파수의 카운터 값을 계산하는 디지털 카운터를 포함하는 PLL 다이렉트 모듈레이터.
  4. 제3항에 있어서,
    상기 이득 부정합 캘리브레이션부는 상기 디지털 카운터에 의해 계산된 미리 설정된 소정 주파수의 카운터 값을 바탕으로 이득 부정합 캘리브레이션을 위한 알고리즘을 실행하는 알고리즘 모듈을 더 포함하는 PLL 다이렉트 모듈레이터.
  5. 제2항에 있어서,
    상기 저항 어레이단은 직렬연결된 복수의 저항으로 구성된 PLL 다이렉트 모듈레이터.
  6. 제1항에 있어서,
    상기 주파수 이득 부정합 보상부는 상기 VCO의 제2 바랙터(varactor)의 전압을 조절하여 VCO의 주파수를 변조하는 PLL 다이렉트 모듈레이터.
  7. 제1항에 있어서,
    상기 분주기는,
    상기 VCO로부터의 주파수 신호를 그보다 상대적으로 더 낮은 주파수 신호로 분주하는 제1 분주기; 및
    상기 제1 분주기로부터의 출력과 상기 시그마 델타 모듈레이터로부터의 출력값을 제공받아 원하는 주파수의 신호를 형성하는 제2 분주기를 포함하는 PLL 다이렉트 모듈레이터.
  8. 제7항에 있어서,
    상기 제1 분주기는 상기 VCO로부터의 주파수 신호를 그보다 상대적으로 더 낮은 주파수 신호로 2분할하는 1차 2분주기와, 1차 2분주기에 의해 2분할된 주파수 신호를 16분할하는 16분주기와, 16분주기에 의해 16분할된 주파수 신호를 다시 2분할하는 2차 2분주기로 구성된 PLL 다이렉트 모듈레이터.
  9. 제7항에 있어서,
    상기 제2 분주기는 디지털 멀티 모듈러스 디바이더(digital multi modulus divider)인 PLL 다이렉트 모듈레이터.
  10. 주파수 이득 부정합(gain mismatch) 보상부를 포함하는 PLL 다이렉트 모듈레이터에서의 주파수 이득 부정합 보상 방법으로서,
    a) 상기 주파수 이득 부정합 보상부에 의해 기준 주파수에 해당하는 카운터 값을 계산하는 단계;
    b) 상기 주파수 이득 부정합 보상부에 의해 미리 설정된 양의 주파수에 해당하는 전압값을 찾기 위해 현재 주파수 카운터 값을 계산하는 단계;
    c) 상기 주파수 이득 부정합 보상부에 의해 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값과 동일한지를 판별하는 단계;
    d) 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값과 동일하면, 그 미리 설정된 양의 주파수에 해당하는 전압값을 저장하는 단계;
    e) 상기 단계 c)에서 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값과 동일하지 않으면, 그 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 큰지의 여부를 판별하고, 그 판별 결과에 따라 저항 레지스터(register) 값을 증가 또는 감소시키는 단계;
    f) 상기 주파수 이득 부정합 보상부에 의해 상기 미리 설정된 음의 주파수 에 해당하는 전압값을 찾기 위해 현재 주파수 카운터 값을 계산하는 단계;
    g) 상기 주파수 이득 부정합 보상부에 의해 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값과 동일한지를 판별하는 단계;
    h) 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값과 동일하면, 그 미리 설정된 음의 주파수 에 해당하는 전압값을 저장하는 단계; 및
    i) 상기 단계 g)에서 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값과 동일하지 않으면, 그 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 큰지의 여부를 판별하고, 그 판별 결과에 따라 저항 레지스터(register) 값을 증가 또는 감소시키는 단계;를 포함하는 주파수 이득 부정합 보상 방법.
  11. 제10항에 있어서,
    상기 단계 e)에서 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 크면 저항 레지스터(register) 값을 증가시키는, 주파수 이득 부정합 보상 방법.
  12. 제10항에 있어서,
    상기 단계 e)에서 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 현재 주파수 카운터 값에서 기준 주파수 카운터 값을 뺀 값이 상기 미리 설정된 양의 주파수 카운터 값보다 작으면 저항 레지스터(register) 값을 감소시키는, 주파수 이득 부정합 보상 방법.
  13. 제10항에 있어서,
    상기 단계 i)에서 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 크면 저항 레지스터(register) 값을 증가시키는, 주파수 이득 부정합 보상 방법.
  14. 제10항에 있어서,
    상기 단계 i)에서 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 큰지의 여부를 판별하여, 상기 기준 주파수 카운터 값에서 상기 현재 주파수 카운터 값을 뺀 값이 상기 미리 설정된 음의 주파수 카운터 값보다 작으면 저항 레지스터(register) 값을 감소시키는, 주파수 이득 부정합 보상 방법.
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