CN101847438B - 闪存器件、编程方法和存储器*** - Google Patents

闪存器件、编程方法和存储器*** Download PDF

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Abstract

提供了闪存器件中的编程方法、闪存器件和存储器***。该编程方法将第一通过电压施加到选择字线和未选字线，将局部电压施加到未选字线，将第二通过电压施加到选择字线，以及将编程电压施加到选择字线。

Description

闪存器件、编程方法和存储器***
相关申请的交叉引用
本申请要求在2009年3月25日向韩国知识产权局提交的韩国专利申请第10-2009-0025332的优先权，其全部内容通过引用合并于此。
技术领域
本公开涉及半导体存储器器件，并且更具体地，涉及闪存器件以及相关编程方法和存储器***。
背景技术
半导体存储器器件通常用于多种主机装置中，用来存储数据。半导体存储器器件大体上可分为易失性存储器器件和非易失性存储器器件。
易失性存储器器件在没有供电时不维持所存储的数据，并且包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器器件能够在没有供电时维持所存储的数据，并且包括只读存储器(ROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、阻抗随机存取存储器(RRAM)和铁电随机存取存储器(FRAM)。
闪存是EEPROM的特定形式，并且还可进一步分为NOR型和NAND型。
发明内容
本发明概念的特定实施例提供改善了升压效率(boosting efficiency)和/或减少了由于施加通过电压(pass voltage)引起的应力(stress)的闪存器件。本发明概念的特定实施例还提供能够防止可能由于被称为栅致漏极泄漏或“GIDL”的现象而产生的软编程错误的闪存器件。
本发明概念的实施例提供了一种闪存器件中的编程方法，包括：将第一通过电压施加到选择字线和未选字线；将局部电压施加到未选字线；将第二通过电压施加到选择字线；以及将编程电压施加到选择字线。
在一些实施例中，将局部电压施加到未选字线和将第二通过电压施加到选择字线可以同时执行。
在另一些实施例中，第二通过电压的电平可以高于第一通过电压的电平。
在另外一些实施例中，将第一通过电压施加到选择字线和未选字线可以包括：将所述第一通过电压施加到第一选择线和第二选择线之间的多个字线。
在另外一些实施例中，选择字线可以被布置在未选字线和第二选择线之间，并且将第二通过电压施加到选择字线可以包括：将所述第二通过电压施加到未选字线和第二选择线之间的多个字线。
在另外一些实施例中，当第二通过电压被施加到选择字线时，第一通过电压可以被施加到未选字线和第一选择线。
在另外一些实施例中，将第一通过电压施加到选择字线和未选字线可以包括：将第一通过电压施加到选择字线以及在选择字线和第一选择线之间的多个字线；以及将地电压施加到选择字线和第二选择线之间的多个字线。
在另外一些实施例中，未选字线可以被布置在第一选择线和选择字线之间，并且将第二通过电压施加到选择字线可以包括：将第二通过电压施加到未选字线和第二选择线之间的多个字线。
在另外一些实施例中，当第二通过电压被施加到选择字线时，第一通过电压可以被施加到未选字线和第一选择线。
在另外一些实施例中，将第一通过电压施加到选择字线和未选字线可以包括：可以同时执行将第一通过电压施加到选择字线和在选择字线和第一选择线之间的字线、和将地电压施加到选择字线和第二选择线之间的字线。
在另外一些实施例中，连接到第一字线的多个存储单元可以在连接到第二字线的多个存储单元之前被编程，所述第二字线被布置在第一字线和第二选择线之间。
在另外一些实施例中，将第一通过电压施加到选择字线和未选字线可以包括：将第一通过电压施加到在选择字线和第一选择线之间的多个字线、选择字线、以及字线组，该字线组包括被布置在选择字线和第二选择线之间并与选择字线相邻的至少一个字线；以及将地电压施加到该字线组和第二选择线之间的多个字线。
在另外一些实施例中，闪存器件可以在每个单元存储多个比特，以及连接到所述字线组的至少一个字线的多个存储单元可以在每个单元预存储至少一个比特。
在另外一些实施例中，未选字线可以被布置在第一选择线和选择字线之间，以及将第二通过电压施加到选择字线可以包括：将第二通过电压施加到未选字线和第二选择线之间的多个字线。
在另外一些实施例中，第一字线的最低有效页可以在第二字线的最低有效页之前被编程，该第二字线被布置在第一字线和第二选择线之间。
在另外一些实施例中，第二字线的最低有效页可以在第一字线的最高有效页之前被编程。
在本发明概念的其他实施例中，一种闪存器件包括：存储单元阵列；偏置电路，被配置为生成在编程操作期间施加到存储单元阵列的电压；以及控制逻辑，被配置为控制偏置电路的操作，其中控制逻辑被配置为，控制将第一通过电压施加到存储单元阵列的选择字线和未选字线，将局部电压施加到未选字线，将第二通过电压施加到选择字线，以及将编程电压施加到选择字线。
在本发明概念的其他实施例中，一种存储器***包括：闪存器件，以及控制闪存器件的控制器，其中闪存器件包括：闪存阵列；偏置电路，被配置为生成在编程操作期间施加到存储单元阵列的电压；以及控制逻辑，被配置为控制偏置电路的操作，其中控制逻辑被配置为控制将第一通过电压施加到存储单元阵列的选择字线和未选字线，将局部电压施加到未选字线，将第二通过电压施加到选择字线，以及将编程电压施加到选择字线。
在一些实施例中，闪存器件和控制器可以形成半导体盘/驱动器(SSD，固态盘/驱动器)。
在另外一些实施例中，闪存器件和控制器可以形成存储卡。
附图说明
附图被包括来提供对本发明概念的进一步理解，并被合并于本说明书中且构成本说明书的一部分。附图例示了本发明概念的实施例，并且与说明书一起用于解释本发明概念的原理。在附图中：
图1是例示了根据本发明概念的实施例的存储器***的框图；
图2是例示了图1中的闪存器件的框图；
图3是例示了图2中的存储单元阵列的电路图；
图4是例示了图3中的存储单元阵列的单元串(cell string)的截面视图；
图5是概述图2中的编程控制器的操作的流程图；
图6是进一步描述图5中概述的示例编程方法的时序图；
图7至图10是例示了基于图6的时序图的单元串的沟道的沟道状态的图；
图11至图15是进一步描述图5中概述的示例编程方法的各种实施例的各个时序图；
图16是例示了基于图15的时序图的单元串的沟道状态的图；
图17至图19是描述图5中概述的示例编程方法的再一实施例的概念图；
图20是图3中存储单元阵列210的单元串211的另一实施例211’的截面视图；以及
图21是例示了根据本发明概念的实施例的包括图1的存储器***的计算***的框图。
具体实施方式
下面将参照附图更详细地描述本发明概念的实施例。然而，本发明概念可按不同形式实施，并且不应该被理解为仅仅限于所例示的实施例。相反，给出这些实施例作为教导示例。
根据本发明概念的实施例的闪存器件中执行的编程方法总体上包括：将第一通过电压(pass voltage)施加到选择字线和未选字线；将局部电压(localvoltage)施加到未选字线；将第二通过电压施加到选择字线；然后将编程电压施加到选择字线。
根据本发明概念的一个实施例的闪存器件包括：存储单元阵列；偏置电路，被配置为生成在相关于存储单元阵列执行的编程操作期间施加的特定偏置电压；以及控制逻辑。该控制逻辑电路被配置为控制偏置电路的操作，以及控制将第一通过电压施加到存储单元阵列中的选择字线和未选字线，将局部电压施加到未选字线，将第二通过电压施加到选择字线，以及将编程电压施加到选择字线。
根据本发明概念的实施例的存储器***包括：前述闪存器件以及被配置为控制闪存器件的总体操作的控制器。
下面将参照附图更加详细地描述本发明概念的特定实施例。
图1是例示了根据本发明概念的实施例的存储器***10的框图。存储器***10一般包括控制器100和闪存器件200。
控制器100连接在主机装置和闪存器件200之间。在其一般操作中，控制器100传送从主机接收的并要存储在闪存器件200中的写数据，以及从闪存器件200取得的并被传送到主机的读数据。控制器100可包括某些传统理解的组件，如RAM、处理单元、主机接口和存储器接口。RAM可结合处理单元的操作使用，并且处理单元将被配置为控制控制器100的整体操作。
主机接口可根据能够在主机和控制器100之间交换数据的一个或多个传统理解的数据传输协议来操作。例如，控制器100可使用包括(例如)USB、MMC、PCI-E、高级技术附件(ATA)、串行ATA、并行ATA、SCSI、ESDI和集成驱动电子装置(IDE)的接口协议中的一个或多个，控制与主机的数据交换。
存储器接口与闪存器件200接口。在本发明概念的特定实施例中，控制器100可另外包括传统理解的错误检测/纠正(ECC)块。ECC块可用于检测和/或纠正从闪存器件200取得的读数据中的一个或多个错误。
假设闪存器件200包括能够存储数据的传统配置的存储单元阵列。如传统理解的，将经由读/写电路、被配置为译码从控制器100(或某一其他外部源)接收的地址的一个或多个地址译码器、以及被配置为控制闪存器件200的整体操作的控制逻辑，访问存储单元阵列。下面将参照图2更加详细地描述根据本发明概念的实施例的闪存器件200。
在本发明概念的特定实施例中，控制器100和闪存器件200可被集成到单个半导体器件中。作为例子，控制器100和闪存器件200可集成为一个半导体器件以配置存储卡。例如，控制器100和闪存器件200可被集成为一个半导体器件，以配置PC卡(例如，PCMCIA)、紧凑闪存卡(CF)、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC和MMCmicro)、SD卡(例如，SD、miniSD和microSD)以及通用闪存器件(例如，UFS)。
作为另一例子，控制器100和闪存器件200可被集成为一个半导体器件，以配置半导体盘/驱动器或固态盘/驱动器(SSD)。当存储器***10被集成为SSD时，连接到存储器***10的主机的操作速度可显著改善。
作为另一例子，存储器***10可被合并到计算机、便携式计算机、UMPC、工作站、上网本、PDA、网络写字板、无线电话、移动电话、智能电话、数码相机、数字音频记录器/播放器、数字图片/视频记录器/播放器、或能够经由无线环境通信数据的类似装置中。在类似情况下，存储器***10可被合并到被配置为结合家用网络、计算机网络或远程通信网络操作的各种电子装置中。另外，存储器***10可被合并到如SSD或存储卡的计算***中。
作为另一例子，闪存器件200或存储器***10可被装配为各种封装。例如，闪存器件200或存储器***10可使用诸如层叠封装(Package onPackage，PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料带引线芯片载体(PLCC)、塑料双列直插封装(PDIP)、叠片内裸片封装(Die in WafflePack，DIWP)、晶圆内裸片形式(Die in Wafer Form，DIWF)、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料标准四边扁平封装(MQFP)、薄型四边扁平封装(TQFP)、小外型封装(SOP)、缩小外型封装(SSOP)、薄型小外形封装(TSOP)、薄型四边扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级堆叠封装(WLSP)、晶圆内裸片形式(DIWF)、叠片上裸片封装(DOWP)、晶圆级结构封装(Wafer-level Fabricated Package，WFP)、和晶圆级处理堆叠封装(WSP)的封装类型封装，由此进行装配。
在下面描述的具体实施例中，假设示例半导体存储器器件是NAND闪存器件。本领域技术人员将认识到，这仅仅是可用在本发明的各个实施例中的许多不同类型的非易失性存储器器件(包括但不限于ROM、PROM、EPROM、EEPROM、闪存器件、PRAM、MRAM、RRAM和FRAM)中的一个具体的例子。
图2是进一步例示图1中的闪存器件200的框图。闪存器件200一般包括存储单元阵列210、地址译码器220、读/写电路230、数据输入/输出(I/O)电路240和控制逻辑250。
存储单元阵列210通过字线WL连接到地址译码器220，并通过位线BL连接到读/写电路230。存储单元阵列210包括多个存储单元。存储单元连接到字线WL和位线BL。作为例子，存储单元阵列210的每个存储单元可存储至少一比特。下面将参照图3更详细地描述存储单元阵列210。
地址译码器220通过字线WL连接到存储单元阵列210。地址译码器220根据控制逻辑250的控制进行操作。地址译码器220从外部接收地址ADDR。作为例子，可从图1中的控制器100传送地址ADDR。
地址译码器220译码所传送的地址ADDR的行地址以选择字线WL。可通过所选的字线WL，将用于编程操作的电压、用于读操作的电压或用于擦除操作的电压偏置(bias)到存储单元阵列210。例如，地址译码器220可偏置存储单元阵列210的字线WL。
地址译码器220译码所传送的地址ADDR的列地址以将所译码的地址传送给读/写电路230。作为例子，地址译码器220可包括诸如行译码器、列译码器和地址缓冲器的元件。
读/写电路230通过位线BL连接到存储单元阵列210，并通过数据线DL连接到数据输入/输出电路240。读/写电路230根据控制逻辑250的控制进行操作。读/写电路230响应于从地址译码器220传送的已译码的列地址，选择位线BL。用于编程操作、读操作或擦除操作的电压被偏置到所选择的位线。例如，读/写电路230偏置位线BL。
作为例子，读/写电路230可将从数据输入/输出电路240传送的数据存储在存储单元阵列210中。作为另一例子，读/写电路230可将从存储单元阵列210读取的数据传送给数据输入/输出电路240。作为另一例子，读/写电路230可将从存储单元阵列210的第一存储区域中读取的数据存储在存储单元阵列210的第二存储区域中。例如，读/写电路230可用来执行拷贝回存(copy-back)操作。
作为例子，读/写电路230可包括诸如页缓冲器和列选择电路的元件。作为另一例子，读/写电路230可以包括诸如感测放大器、写驱动器和列选择电路的元件。
数据输入/输出电路240通过数据线DL连接到读/写电路230。数据输入/输出电路240根据控制逻辑250的控制进行操作。数据输入/输出电路240与外部交换数据DATA。作为例子，数据输入/输出电路240可与图1中的控制器100交换数据。从外部传送的数据DATA可通过数据线DL传送到读/写电路230。从读/写电路230传送的数据DATA可被输出到外部。作为例子，数据输入/输出电路240可包括诸如数据缓冲器的元件。
控制逻辑250连接到地址译码器220、读/写电路230和数据输入/输出电路240。控制逻辑250控制闪存器件200的整体操作。控制逻辑250响应于从外部传送的控制信号CTRL进行操作。作为例子，控制信号CRTL可从图1中的控制器100传送。控制逻辑250包括编程控制器251(PGM CTRL)。编程控制器251控制对于存储单元阵列210的编程操作。下面将参照图5更详细地描述编程控制器251的操作。
在图2中，编程控制器251被例示为控制逻辑250内的元件。然而，编程控制器251不限于该实现形式。编程控制器251可被配置为相对于控制逻辑250独立实现的功能块。
作为例子，编程控制器251可利用数字电路、模拟电路或其中耦合了数字电路和模拟电路的硬件来实现。作为另一例子，编程控制器251可实现为闪存器件200中被驱动的软件。作为另一例子，编程控制器251可以用组合了硬件和软件的类型来实现。
图3是例示了图2的存储单元阵列210的一部分的电路图。作为例子，存储单元阵列210可包括多个存储块。为简洁起见，图3中仅仅例示了存储单元阵列210的一个存储块。
参照图3，多个存储单元MC1至MCn串联连接以形成串(string)结构。串选择晶体管SST连接在存储单元MC1至MCn和对应于它们的位线BL2之间。地选择晶体管GST连接在存储单元MC1至MCn和共源线CSL之间。串选择晶体管SST、存储单元MC1至MCn和地选择晶体管GST形成单元串211。
存储单元阵列210包括多个单元串。多个单元串的串选择晶体管SST的栅极连接到串选择线SSL。多个单元串的地选择晶体管GST的栅极连接到地选择线GSL。多个单元串的存储单元MC1至MCn的控制栅极连接到对应于它们的字线WL1至WLn。字线WL1至WLn、地选择线GSL和串选择线SSL连接到图2的地址译码器220。位线BL1至BLm连接到图2的读/写电路230。
图4是进一步例示图3的存储单元阵列210的单元串211的截面视图。
参照图4，源极/漏极区213被提供在本体区(bulk region)212中。作为例子，本体区212可以是P型阱(p-阱或口袋p-阱(pocket p-well))。例如，源极/漏极区213可以是N型阱。源极/漏极区213可被提供为存储单元MC1至MCn的源极区和漏极区。
栅极结构被提供在本体区212之上。每个栅极结构包括隧道介电层214、电荷捕获(charge trapping)层215、阻挡介电层(blocking dielectric layer)216和控制栅极217。
相应的位线BL2(见图3)可连接到串选择晶体管SST的漏极/源极区。作为例子，位线BL2可包括诸如钨(W)的导体。共源线CSL(见图3)可连接到地选择晶体管GST的源极/漏极区。例如，共源线CSL可包括诸如多晶硅的导体。
在隧道介电层214中，形成从存储单元MC1至MCn的沟道区到相应的电荷捕获层215的F-N隧道。作为例子，存储单元MC1至MCn的沟道区上的载流子(例如，电子或空穴)通过来自相应控制栅极217的电场在相应的电荷捕获层215中累积或被捕获。作为例子，隧道介电层214可包括诸如二氧化硅或氮化硅(silicon nitride)的绝缘体。
作为例子，电荷捕获层215可包括诸如多晶硅的导体。即，电荷捕获层215可以是用于累积电荷的浮栅。作为另一例子，电荷捕获层215可包括诸如多晶硅氧化物(polysilicon oxide)或氮化硅的绝缘体。即，电荷捕获层215可以是用于捕获电荷的电荷陷阱。
阻挡介电层216被提供用于防止电荷捕获层215和控制栅极217之间的电荷流动。作为例子，阻挡介电层216可包括诸如氧化物/氮化物/氧化物(ONO)的绝缘体。控制栅极217通过字线WL1至WLn以及选择线SSL和GSL接收电压。作为例子，控制栅极217可包括诸如多晶硅的导体。作为例子，控制栅极217可在与位线BL1至BLm相交的方向上延伸，以形成字线WL1至WLn以及选择线SSL和GSL。
作为例子，选择晶体管SST和GST的电荷捕获层215以及控制栅极217可通过过孔218电连接。即，选择晶体管SST和GST可像NMOS晶体管那样操作。然而，选择晶体管SST和GST的电荷捕获层215以及控制栅极217可以不电连接。
作为例子，选择晶体管SST和GST的宽度被例示为大于存储单元MC1至MCn的宽度，但不限于此。
作为例子，选择晶体管SST和GST以及存储单元MC1至MCn的栅极结构被例示为包括隧道介电层214、电荷捕获层215、阻挡介电层216和控制栅极217，但不限于此。作为例子，可另外提供侧间隙壁(side spacer)，其被提供到栅极结构的侧面，或者在控制栅极217上另外提供上覆层(cappinglayer)。
图5是概述本发明概念的一个实施例中的图2的编程控制器251的操作的流程图。为简洁起见，假设字线WL6是已经被“选择”用于编程的字线，并且禁止对位线BL2编程。即，假设在单元串211中禁止编程。因此，在编程操作中，在位线BL2上设置电压Vcc，并使单元串211的沟道升压。
下文中，第二通过电压Vpass2是通过升高存储单元的沟道电压来使得编程被禁止的电压。第一通过电压Vpass1是电平低于第二通过电压Vpass2的电压。第一通过电压Vpass1是用于形成被禁止编程的存储单元的沟道并使其升压的电压。是否通过利用第一通过电压Vpass1升高存储单元的沟道电压来禁止编程不受限制。
一起参照图2和图5，编程控制器251一开始控制将第一通过电压Vpass1施加到所选择的字线(即，“选择字线”，或所示例子中的WL6)以及未选择的字线(即，“未选字线”，或所示例子中的WL3)(S110)。例如，地址译码器220可根据编程控制器251的控制将第一通过电压Vpass1传送到选择字线WL6和未选字线WL3。因为位线BL2被设置为电压Vcc，所以由第一通过电压Vpass1形成单元串211的沟道并使单元串211的沟道升压。
编程控制器251使得通过第一通过电压Vpass1在单元串211中形成沟道。该沟道包括对应于选择字线WL6和未选字线WL3的沟道区。作为例子，编程控制器251进行控制以将第一通过电压Vpass1施加到选择线GSL和SSL之间的字线WL1至WLn。作为另一例子，编程控制器251控制向选择字线WL6以及选择字线WL6和地选择线GSL之间的字线WL1至WL6施加第一通过电压Vpass1。
返回图5，然后，编程控制器251控制将局部电压Vlocal施加到至少一个未选字线WL3(S120)。局部电压Vlocal是用于断开单元串211的沟道的电压。在本发明概念的某些实施例中，局部电压Vlocal可具有比地电压更高的电平。例如，局部电压Vlocal的电平可低于被第一通过电压Vpass1升高的沟道电压。作为例子，地址译码器220可根据编程控制器251的控制，将局部电压Vlocal传送到未选字线WL3。
编程控制器251通过施加局部电压Vlocal，断开之前由第一通过电压Vpass1形成的沟道。在由局部电压Vlocal断开和形成的沟道中，包括对应于选择字线WL6的沟道区的沟道被称为选择沟道。在由局部电压Vlocal断开和形成的沟道中，从对应于选择字线WL6的沟道区断开的沟道被称为未选沟道。
然后，编程控制器251控制将第二通过电压Vpass2施加到选择字线WL6(S130)。在本发明概念的某些实施例中，第二通过电压Vpass2可具有比第一通过电压Vpass1更高的电平。例如，地址译码器220根据编程控制器251的控制，将第二通过电压Vpass2传送到选择字线WL6。
编程控制器251利用第二通过电压Vpass2升高选择沟道的电压。例如，第二通过电压Vpass2可被施加到对应于选择沟道的字线。例如，对应于未选沟道的字线的电压可被维持在第一通过电压Vpass1。
然后，编程控制器251控制将编程电压Vpgm施加到选择字线(S140)。在本发明概念的某些实施例中，地址译码器220在编程控制器251的控制下，将编程电压Vpgm传送到选择字线WL6。包括对应于选择字线WL6的沟道区的选择沟道的电压具有被第一通过电压Vpass1、第二通过电压Vpass2和编程电压Vpgm升高的电平。因此，禁止在对应于选择字线WL6的存储单元MC6中编程。
如上所述，选择沟道通过施加第一通过电压Vpass1而被升压，然后通过施加局部电压Vlocal而被局部化(localize)，然后通过施加第二通过电压Vpass2和编程电压Vpgm而被升压。因为在局部化之后通过第二通过电压Vpass2使选择沟道升压，所以可显著改善整体升压效率。
此外，第一通过电压Vpass1被施加到未选沟道，但第二通过电压Vpass2未被施加到未选沟道。因此，可降低由于施加通过电压而引起的应力。
未选沟道的电压被第一通过电压Vpass1升压，但没有被第二通过电压Vpass2升压。即，未选沟道的电压低于选择沟道的电压。因此，可减少在未选沟道和被施加了局部电压Vlocal的存储单元之间发生的栅致漏极泄漏(GIDL)，由此降低被施加了局部电压Vlocal的存储单元由于GIDL而被软编程的可能性。
图6是进一步描述图5中概述的示例编程方法的时序图。图7至图10是进一步例示根据图6的时序图操作的单元串211的沟道状态的相关截面图。
参照图6，在第一时刻T1，电压Vcc被施加到串选择线SSL，地电压Vss被施加到地选择线GSL。第一通过电压Vpass1被施加到选择字线WL6和未选字线WL3。例如，第一通过电压Vpass1被施加到第一和第二选择线GSL和SSL之间的字线WL1至WLn。因为单元串211是被禁止编程的单元串，所以电压Vcc被设置到相应的位线BL2上。也就是，在单元串211中，由第一通过电压Vpass1形成沟道并使该沟道升压。图7中例示了通过施加第一通过电压Vpass1形成的沟道。
在图7中，为简洁起见，省略了存储单元MC1至MCn以及选择晶体管SST和GST的源极/漏极区，并且例示了由第一通过电压Vpass1形成的沟道219。参照图7，第一通过电压Vpass1被偏置到第一和第二选择线GSL和SSL之间的字线WL1至WLn。另外，由第一通过电压Vpass1形成沟道219。沟道219的电压可具有被第一通过电压Vpass1升高的电平。
返回图6，在第二时刻T2，局部电压Vlocal被施加到未选字线WL3。局部电压Vlocal具有足够断开通过施加第一通过电压Vpass1而形成的沟道219(见图7)的电平。在本发明概念的一个特定实施例中，例如，局部电压Vlocal具有比地电压Vss更高的电平。即，局部电压Vlocal可具有比通过施加第一通过电压Vpass1而升高的沟道电压更低的电平。通过施加第一通过电压Vpass1而升高的沟道219的电压可以是存储单元MC3的源极和漏极区的电压。当存储单元MC3的控制栅极电压低于源极和漏极区的电压时，存储单元MC3被关闭。图8中例示了由第一通过电压Vpass1形成的沟道被局部电压Vlocal断开的状态。
参照图8，局部电压Vlocal被施加到未选字线WL3。通过施加第一通过电压Vpass1形成的沟道现在被分为围绕被施加了局部电压Vlocal的未选字线WL3的多个沟道219a和219b。因此，沟道219a从对应于选择字线WL6的沟道区断开。即，沟道219a是未选沟道。沟道219b包括对应于选择字线WL6的沟道区。即，沟道219b保持为选择沟道。
再次参照图6，在第三时刻T3，第二通过电压Vpass2被施加到选择字线WL6。在本发明概念的一个特定实施例中，例如，第二通过电压Vpass2被施加到未选字线WL3和第二选择线SSL之间的字线WL4至WLn。即，通过施加第二通过电压Vpass2，使得通过施加第一通过电压Vpass1被升高的对应于选择沟道219b的字线WL4至WLn的电压被另外升高。选择沟道219b在其从未选沟道219a断开的状态下被第二通过电压Vpass2升压。另外，施加第二通过电压Vpass2没有使未选沟道219a升压。
图9中例示了由第二通过电压Vpass2升压的选择沟道219b的状态。
参照图9，第一通过电压Vpass1被施加到对应于未选沟道219a的字线WL1和WL2。第二通过电压Vpass2被施加到对应于选择沟道219b的字线WL4至WLn。选择沟道219b的电压被进一步对应于第一通过电压Vpass1和第二通过电压Vpass2之间的差而升高。此外，因为在被局部化的选择沟道219b中进行升压，所以可显著增加整体升压效率。
为了防止耦合，存储单元阵列210(见图3)可根据预定模式编程。例如，在存储单元阵列210中，可按照从与第一选择线GSL相邻的存储单元(例如，包括MC1)到与第二选择线SSL相邻的存储单元(例如，包括MCn)的顺序存储数据。
例如，当字线WL6是选择字线时，连接到选择字线WL6和第一选择线GSL之间的字线WL1至WL5的存储单元(例如，MC1至MC5)可能已经存储了数据。即，存储单元MC1至MC5中具有已编程状态的存储单元的阈值电压可比具有擦除状态的存储单元的阈值电压低。
例如，当字线WL6是选择字线时，连接到选择字线WL6和第二选择线SSL之间的字线WL7至WLn的存储单元(例如，MC7至MCn)可以处于擦除状态。
存储单元的阈值电压能够影响与所施加的通过电压有关的升压效率。例如，假设第一存储单元具有第一阈值电压，而第二存储单元具有比第一阈值电压高的第二阈值电压。施加到第一和第二存储单元的控制栅极的电压在第一和第二存储单元中形成沟道并维持该沟道，并升高沟道电压。当相同的电压被施加到第一和第二存储单元的控制栅极时，形成和维持与第一存储单元有关的沟道的电压电平低于形成和维持与第二存储单元有关的沟道的电压电平。因此，第一存储单元的升压效率比第二存储单元的升压效率高。
根据本发明概念的实施例的闪存器件200将第一通过电压Vpass1施加到字线WL1至WLn以形成沟道，然后将局部电压Vlocal施加到未选字线WL3以断开部分沟道(即，未选沟道)。从选择沟道219b断开的未选沟道219a对应于已经被预编程的存储单元。即，通过施加局部电压Vlocal，断开对应于预编程的存储单元的沟道。然而，通过施加第二通过电压Vpass2对未断开的沟道部分(即，选择沟道)进行额外升压。因此，可显著改善升压效率。
在所有其他因素相同的情况下，如果升压效率提高，则可降低所施加的通过电压(即，Vpass2)的电平。例如，通过电压的电平可被设置这样的电平：该电平防止传统非易失性存储器器件中在施加通过电压Vpass或编程电压Vpgm时例行出现的存储单元阈值干扰(disturbance)。“通过电压Vpass的干扰”是指如下事实：与选择存储单元(即，要编程的存储单元)共享位线的未选存储单元可能由于第二通过电压Vpass2的施加而被软编程。当通过电压Vpass的电平变得高于预定电平时，会发生通过电压Vpass的干扰。
“编程电压Vpgm的干扰”是指如下事实：被禁止编程的存储单元可能由于编程电压Vpgm的施加而被编程。当编程电压和禁止编程的存储单元的沟道电压之间的电压差变得高于预定值时，可防止禁止编程的存储单元被编程电压Vpgm编程。
如果升压效率改善，则可减少升高禁止编程的存储单元的沟道电压所需的通过电压Vpass的电平，从而降低编程电压Vpgm的干扰的概率。即，如果升压效率以本发明概念的实施例提供的方式得以改善，则与传统非易失性存储器器件中施加的通过电压Vpass相比，第二通过电压Vpass2的电平可以被降低。
因此，在本发明概念的某些实施例中，第一通过电压Vpass1被施加到对应于未选沟道219a的字线WL1和WL2，而第二通过电压Vpass2则没有被施加。第一通过电压Vpass1具有比第二通过电压Vpass2低的电平。因此，可以减少否则会由通过电压导致的存储单元应力。
在前述方法中，未选沟道219a的电压通过施加第一通过电压Vpass1而被升高，但它没有被施加第二通过电压Vpass2而升高。即，未选沟道219a的电压具有仅仅通过施加第一通过电压Vpass1而升高的电平。因为未选沟道219a的电压保持在相对低于它在如果施加了第二通过电压Vpass2的情况下将会具有的电压，所以未选沟道219a和未选字线之间的GIDL保持相对较低。
再次参照图6，在第四时刻T4，编程电压Vpgm被施加到选择字线WL6。即，选择沟道219b通过施加编程电压Vpgm而被升压。图10中例示了在编程电压被施加到选择字线WL6时单元串211的沟道。由此，选择沟道219b的电压通过施加第一通过电压Vpass1而被升高，通过施加局部电压Vlocal而被局部化，并且通过施加第二通过电压Vpass2和编程电压Vpgm而被升高。因此，在存储单元MC6中禁止编程。
如上所述，根据本发明概念的实施例所示的闪存器件200将第一通过电压Vpass1施加到选择字线WL6和未选字线WL3，将局部电压Vlocal施加到未选字线WL3，将第二通过电压Vpass2施加到选择字线WL6，并将编程电压Vpgm施加到选择字线WL6。因此，升压效率提高，通过电压应力减小，并且GIDL降低。
图11是描述图5中概述的示例编程方法的另一实施例的时序图。
一起参照图4和图11，在第一时刻T1，第一通过电压Vpass1被施加到选择字线WL6和未选字线WL3。例如，第一通过电压Vpass1可以被施加到第一和第二选择线GSL和SSL之间的字线WL1至WLn。即，通过第一通过电压Vpass1，在单元串211中形成沟道。
在第二时刻T2，第二通过电压Vpass2被施加到选择字线WL6，并且局部电压Vlocal被施加到未选字线WL3。例如，第二通过电压Vpass2可以被施加到未选字线WL3和第二选择线SSL之间的字线WL4至WLn。另外，局部电压Vlocal被施加到未选字线WL3。即，由第一通过电压Vpass1形成的沟道可以被局部电压Vlocal断开。断开的沟道中，选择沟道的电压可以被第二通过电压Vpass2升高。
在第三时刻T3，编程电压Vpgm被施加到选择字线WL6。即，选择沟道的电压被编程电压Vpgm升高。
与前面参照图6描述的编程方法相比，图11中例示的编程方法将第二通过电压Vpass2施加到选择字线WL6，同时将局部电压Vlocal施加到未选字线WL3。因此，与前一实施例相比，根据图11中例示的本发明概念的另一实施例的编程方法的可以以减少的编程时间来实现。
图12是描述图5中概述的示例编程方法的另一实施例的时序图。
一起参照图4和图12，在第一时刻T1，第一通过电压Vpass1被施加到选择字线WL6以及未选字线WL2和WL3。例如，第一通过电压Vpass1可以被施加到第一和第二选择线GSL和SSL之间的字线WL1至WLn。即，通过第一通过电压Vpass1，在单元串211中形成沟道。
在第二时刻T2，第一和第二局部电压Vlocal1和Vlocal2被施加到未选字线WL2和WL3。第一和第二局部电压Vlocal1和Vlocal2是用于断开由第一通过电压Vpass1形成的沟道的电压。例如，第一和第二局部电压Vlocal1和Vlocal2可以被施加到相邻的字线WL2和WL3。例如，第二局部电压Vlocal2可以被施加到第一选择线GSL和施加了第一局部电压Vlocal1的字线WL3之间的字线WL2。例如，第二局部电压Vlocal2的电平可以低于第一局部电压Vlocal1的电平。即，由第一通过电压Vpass1形成的沟道可以由第一和第二局部电压Vlocal1和Vlocal2断开。
在第三时刻T3，第二通过电压Vpass2被施加到选择字线WL6。例如，第二通过电压Vpass2可以被施加到未选字线WL2和WL3与第二选择线SSL之间的字线WL4至WLn。即，断开的沟道中，选择沟道的电压可以通过第二通过电压Vpass2来升高。
在第四时刻T4，编程电压Vpgm被施加到选择字线WL6。即，选择沟道的电压被编程电压Vpgm升高。
将该特定编程方法与参照图6所述的方法相比，根据本发明概念的另一实施例的当前编程方法将第一和第二局部电压Vlocal1和Vlocal2施加到未选字线WL2和WL3。
未选沟道被第一通过电压Vpass1升压。选择沟道通过施加第一通过电压Vpass1被升压，然后通过施加局部电压Vlocal被局部化，然后通过施加第二通过电压Vpass2和编程电压Vpgm被升压。即，选择沟道的电压高于未选沟道的电压。
未选字线WL2和WL3与选择沟道之间的GIDL可以比未选字线WL2和WL3与未选沟道之间的GIDL更强。因此，当将高于第二局部电压Vlocal2的第一局部电压Vlocal1施加到未选字线WL2和WL3中与选择沟道相邻的字线WL3时，GIDL减少。
此外，当将低于第一局部电压Vlocal1的第二局部电压Vlocal2施加到与未选沟道相邻的未选字线WL2时，可增强断开选择沟道和未选沟道的特性。
如上参照图11所述，根据本发明概念的另一实施例的编程方法将第二通过电压Vpass2施加到选择字线WL6，并同时将第一和第二局部电压Vlocal1和Vlocal2施加到未选字线WL2和WL3。
图13是描述图5中概述的示例编程方法的再一实施例的时序图。
一起参照图4和图13，在第一时刻T1，第一通过电压Vpass1被施加到选择字线WL6和未选字线WL9。例如，第一通过电压Vpass1被施加到第一和第二选择线SSL和GSL之间的字线WL1至WLn。即，通过第一通过电压Vpass1在单元串211中形成沟道。
在第二时刻T2，局部电压Vlocal被施加到未选字线WL9。即，由第一通过电压Vpass1形成的沟道被局部电压Vlocal断开。
在第三时刻T3，第二通过电压Vpass2被施加到选择字线WL6。例如，第二通过电压Vpass2被施加到未选字线WL9和第二选择线GSL之间的字线WL1至WL8。即，选择沟道的电压被第二通过电压Vpass2升高。
在第四时刻T4，编程电压Vpgm被施加到选择字线WL6。即，选择沟道的电压被编程电压Vpgm升高。
与参照图6描述的编程方法相比，根据本发明概念的另一实施例的编程方法将局部电压Vlocal施加到选择字线WL6和第一选择线SSL之间的未选字线WL9。即，根据本发明概念的另一实施例的编程方法将局部电压施加到选择字线和串选择晶体管之间的字线。
如上参照图11所述，根据本发明概念的另一实施例的编程方法可以同时执行将第二通过电压Vpass2施加到选择字线WL6以及将局部电压Vlocal施加到未选字线WL9。
如上参照图12所述，根据本发明概念的另一实施例的编程方法可以执行将第一局部电压Vlocal1施加到第一未选字线，并将第二局部电压Vlocal2施加到与第一未选字线相邻的第二未选字线。
图14是描述图5中概述的示例编程方法的再一实施例的时序图。
一起参照图4和图14，在第一时刻T1，第一通过电压Vpass1被施加到选择字线WL6以及未选字线WL3和WL9。例如，第一通过电压Vpass1被施加到第一和第二选择线GSL和SSL之间的字线WL1至WLn。即，通过第一通过电压Vpass1在单元串211中形成沟道。
在第二时刻T2，局部电压Vlocal被施加到未选字线WL3和WL9。被施加局部电压的字线中的一个字线WL3位于选择字线WL6和第一选择线GSL之间，而所述字线中的另一字线WL9位于选择字线WL6和第二选择线SSL之间。即，单元串211的沟道被局部电压Vlocal分为三个沟道。
在第三时刻T3，第二通过电压Vpass2被施加到选择字线WL6。例如，第二通过电压Vpass2可以被施加到未选字线WL3和WL9之间的字线WL4至WL8。即，选择沟道的电压被第二通过电压Vpass2升高。
在第四时刻T4，编程电压Vpgm被施加到选择字线WL6。即，选择沟道的电压被编程电压Vpgm升高。
与上面参照图6描述的编程方法相比，根据本发明概念的另一实施例的编程方法将局部电压Vlocal施加到选择字线WL6和第二选择线SSL之间的未选字线WL9以及在选择字线WL6和第一选择线GSL之间的未选字线WL3。即，根据本发明概念的另一实施例的编程方法可以在选择字线和串选择线之间以及在选择字线和地选择线之间被局部化。
如上参照图11所述，根据本发明概念的另一实施例的编程方法可以同时执行将第二通过电压Vpass2施加到选择字线WL6和将局部电压Vlocal施加到未选字线WL3和WL9。
如上参照图12所述，根据本发明概念的另一实施例的编程方法可以将第一局部电压Vlocal1施加到第一未选字线WL3或WL9，将第二局部电压施加到与第一未选字线WL3或WL9相邻的第二未选字线WL2或WL10。
图15是描述图5中概述的示例编程方法的另一实施例的时序图。图16是基于图15所示的控制电压的时序例示单元串211(见图14)的沟道状态的截面图。
一起参照图4和图15，在第一时刻T1，第一通过电压Vpass1被施加到选择字线WL6和未选字线WL3。例如，第一通过电压Vpass1可以被施加到选择字线WL6和第一选择线GSL之间的字线WL1至WL5。另外，地电压Vss可被施加到选择字线WL6和第二选择线SSL之间的字线WL7至WLn.
为了防止编程操作期间的耦合，如上所述，按照从与第一选择线GSL相邻的存储单元到与第二选择线SSL相邻的存储单元的顺序，对存储单元编程。当字线WL6是选择字线时，连接到选择字线WL6和第二选择线SSL之间的字线WL7至WLn的存储单元可以处于擦除状态。即，当地电压Vss被施加到字线WL7至WLn时，在对应于字线WL7至WLn的沟道区中形成沟道。
图16中例示了当第一通过电压Vpass1被施加到字线WL1至WL6并且地电压Vss被施加到字线WL7至WLn时单元串211的沟道状态。
参照图16，与对应于被施加了地电压Vss的字线WL7至WLn的沟道区219b相比，对应于被施加了第一通过电压Vpass1的字线WL1至WL6的沟道区219a被形成得相对较深。
沟道区219a的电压可以由第一通过电压Vpass1升高。沟道区219a中由第一通过电压Vpass1升压的电载流子(例如，电子或空穴)可在电荷共享(charge sharing)效应之下移动到沟道区219b。即，沟道区219b的电压可通过电荷共享而升高。此外，沟道区219a的电压可通过电荷共享而升高。
作为例子，假设对应于选择字线WL6的沟道区的电压通过电荷共享达到第一电压V1。例如，第一电压V1可以比地电压Vss高。例如，第一电压V1的电平可以高于通过从电压Vcc中减去串选择晶体管SST的阈值而获得的值。
再次参照图4和图15，在第二时刻T2，局部电压Vlocal被施加到未选字线WL3。即，由第一通过电压Vpass1和地电压Vss形成的沟道可以被局部电压Vlocal分为选择沟道和未选沟道。
在第三时刻T3，第二通过电压Vpass2被施加到选择字线WL6。例如，第二通过电压Vpass2可以被施加到未选字线WL3和第二选择线SSL之间的字线WL4至WLn。即，选择沟道的电压可被第二通过电压Vpass2升高。
选择字线WL6和第二选择线SSL之间的字线WL7至WLn的电压从地电压Vss升高到第二通过电压Vpass2。即，选择沟道的电压可以根据第二通过电压Vpass2和地电压Vss之间的差而被升高。选择沟道的电压可以从第一电压V1被升高。
在第四时刻T4，编程电压Vpgm被施加到选择字线WL6。即，选择沟道的电压可被编程电压Vpgm升高。
与上面参照图6描述的编程方法相比，在根据本发明概念的另一实施例的编程方法中，选择沟道的电压被与第二通过电压Vpass2和地电压Vss之间的差相应地从第一电压V1升高。因此，升压效率可显著改善。
在图15中，第一通过电压Vpass1被施加到对应于沟道区219a的字线WL1和WL2，而地电压Vss被施加到对应于沟道区219b的字线WL4至wLn。随后，局部电压Vlocal被施加到字线WL3。在图6中，第一通过电压Vpass1被施加到对应于沟道区219a和219b的字线WL1、WL2和WL4至WLn。随后，局部电压Vlocal被施加到字线WL3。
上面参照图6所述的沟道区219b的深度比上面参照图15描述的沟道区219b的深度更大。即，上面参照图6所述的沟道区219b的电荷数少于上面参照图15所述的沟道区219b的电荷数。当第二通过电压Vpass2被施加到对应于沟道区219b的字线WL4至WLn时，上面参照图6所述的沟道区219b的深度类似于上面参照图15所述的沟道区219b的深度。在这点上，上面参照图6所述的沟道区219b的电荷密度高于上面参照图15所述的沟道区219b的电荷密度。与上面参照图6所述的编程方法相比，上面参照图15所述的编程方法的升压效率能够增强。
如上参照图11所述，根据本发明概念的另一实施例的编程方法可以同时执行将第二通过电压Vpass2施加到选择字线WL6以及将局部电压Vlocal施加到未选字线WL3。
如上参照图12所述，根据本发明概念的另一实施例的编程方法将第一局部电压Vlocal1施加到第一未选字线WL3，并将第二局部电压Vlocal2施加到与第一未选字线WL3相邻的第二未选字线WL2。
如上参照图14所述，根据本发明概念的另一实施例的编程方法将局部电压Vlocal施加到选择字线WL6和第一选择线GSL之间的第一未选字线WL3，并将局部电压Vlocal施加到选择字线WL6和第二选择线SSL之间的第二未选字线WL9。
图17至图19是描述图5中概述的示例编程方法的另一实施例的概念图。
图17例示了图3中的存储单元阵列210的编程模式的实施例。例如，假设存储单元阵列210每个单元存储两个比特。在连接到一个字线的存储单元中存储的最低有效位(LSB)形成一页(例如，最低有效页)。在连接到相应字线的存储单元中存储的最高有效位(MSB)形成另一页(例如，最高有效页)。即，如图17所示，连接到一个字线的存储单元形成两页(例如，最低有效页和最高有效页)。
在图17中，为简洁起见，省略存储单元，并且例示了由存储单元形成的页。字线WL1连接到相应的页MSB1和LSB1。字线WL2连接到相应的页MSB2和LSB2。字线WL3连接到相应的页MSB3和LSB3。字线WLn连接到相应的页MSBn和LSBn。
为了防止编程操作期间的耦合，每个页可以按照如图17所示的顺序编程。首先，连接到字线WL1的最低有效页LSB1被编程。随后，连接到字线WL2的最低有效页LSB2被编程。随后，连接到字线WL1的最高有效页MSB1被编程。随后，连接到字线WL3的最低有效页LSB3被编程。随后，连接到字线WL2的最高有效页MSB2被编程。
即，连接到字线WL1至WLn的最低有效页LSB1至LSBn被按照从与第一选择线GSL(见图3)相邻的页LSB 1到与第二选择线SSL相邻的页LSBn的顺序编程。同样，连接到字线WL1至WLn的最高有效页MSB1至MSBn被按照从与第一选择线GSL相邻的页MSB1到与第二选择线SSL相邻的页MSBn的顺序编程。第一字线的最低有效页在位于第一字线和第一选择线GSL之间的第二字线的最高有效页之前被编程。
即，字线WL6(见图3)是所选择的字线，并且当选择字线WL6的最高有效页被编程时，连接到在选择字线WL6和第二选择线SSL之间的字线(例如，WL7)的存储单元可以处于编程状态，并且更具体地，最低有效页可以处于编程状态。
图18例示了图3中的存储单元阵列210的编程模式的另一实施例。例如，假设存储单元阵列210每个单元存储三个比特。在连接到一个字线的存储单元中存储的最低有效位(LSB)形成一页(例如，最低有效页)。在连接到相应字线的存储单元中存储的最高有效位(MSB)形成另一页(例如，最高有效页)。在连接到相应字线的存储单元中存储的中间有效位(CSB)形成另一页(例如，中间有效位)。
即，如图18所示，连接到一个字线的存储单元形成三页(例如，最低有效页、中间有效页和最高有效页)。
在图18中，为简洁起见，省略了存储单元，并且例示了由存储单元形成的页。如图18所示，字线WL1至WLn连接到相应的页LSB1至LSBn、CSB1至CSBn以及MSB1至MSBn。
为了防止编程操作期间的耦合，每个页可按照如图18所示的顺序编程。首先，连接到字线WL1的最低有效页LSB1被编程。随后，连接到字线WL2的最低有效页LSB2被编程。随后，连接到字线WL1的中间有效页CSB1被编程。随后，连接到字线WL3的最低有效页LSB3被编程。随后，连接到字线WL2的中间有效页CSB2被编程。随后，连接到字线WL1的最高有效页MSB1被编程。
即，连接到字线WL1至WLn的最低有效页LSB1至LSBn被按照从与第一选择线GSL(见图3)相邻的页LSB1到与第二选择线SSL相邻的页LSBn的顺序编程。连接到字线WL1至WLn的中间有效页CSB1至CSBn被按照从与第一选择线GSL相邻的页CSB1到与第二选择线SSL相邻的页CSBn的顺序编程。连接到字线WL1至WLn的最高有效页MSB1至MSBn被按照从与第一选择线GSL相邻的页MSB1到与第二选择线SSL相邻的页MSBn的顺序编程。
第一字线的最低有效页在被布置在第一字线和第一选择线GSL之间的第二字线的中间有效页之前被编程。第一字线的中间有效页在第二字线的最高有效页之前被编程。
即，字线WL6(见图3)是所选择的字线，并且当选择字线WL6的最高有效页被编程时，连接到在选择字线WL6和第二选择线SSL之间的字线(例如，WL7和WL8)的存储单元可以处于编程状态，并且更具体地，中间有效页和最低有效页可以处于编程状态。
如上参照图17和图18所述，在连接到选择字线WL6和第二选择线SSL之间的字线WL7至WLn的存储单元中，已编程的存储单元不响应于地电压Vss而形成沟道。为克服这些局限，根据本发明概念的另一实施例的编程方法包括，将第一通过电压Vpass1施加到包括在选择字线WL6和第二选择线SSL之间的至少一个字线的字线组。
一起参照图4和图19，在第一时刻T1，第一通过电压Vpass1被施加到选择字线WL6和未选字线WL3。例如，第一通过电压Vpass1可以被施加到选择字线WL6以及选择字线WL6和第一选择线GSL之间的字线WL1至WL5。另外，第一通过电压Vpass1可以被施加到包括选择字线WL6和第二选择线SSL之间的至少一个字线(例如，WL7)的字线组WL7。接地电压Vss可以被施加到字线组WL7和第二选择线SSL之间的字线WL8至WLn。
连接到字线组WL7的存储单元可以是每个单元预存储至少一个比特的存储单元。作为例子，在如上参照图17所述的情况下，连接到字线组WL7的存储单元可以预存储最低有效位。
作为另一例子，在如上参照图18所述的情况下，连接到字线WL7的存储单元可以预存储最低有效位或中间有效位。当连接到字线WL7的存储单元存储中间有效位时，连接到字线WL8的存储单元存储最低有效位。此时，为了形成沟道，第一通过电压Vpass1可以被施加到字线组WL7和字线组WL8，字线组WL7和字线组WL8分别包括在选择字线WL6和第二选择线SSL之间的至少一个字线WL7和字线WL8。
即，当在连接到选择字线WL6和第二选择线SSL之间的字线WL7至WLn的存储单元中存在已编程存储单元时，相应的字线可被包括在字线组中。即，第一通过电压Vpass1可以被施加到连接到已编程存储单元的字线。另外，地电压Vss可被施加到该字线组和第二选择线SSL之间的字线。
可通过第一通过电压Vpass1和接地电压Vss在单元串211中形成沟道。如上参照图15和图16所述，假设对应于选择字线WL6的沟道区的电压通过电荷共享而达到第二电压V2。例如，第二电压V2的电平可以高于地电压Vss。例如，第二电压V2的电平可以高于通过从电压Vcc中减去串选择晶体管SST的阈值电压而获得的值。
在第二时刻T2，局部电压Vlocal被施加到未选字线WL3。即，由第一通过电压Vpass1和地电压Vss形成的沟道被局部电压Vlocal分为选择沟道和未选沟道。
在第三时刻T3，第二通过电压Vpass2被施加到未选字线WL3和第二选择线SSL之间的字线WL4至WLn。即，选择沟道的电压被第二通过电压Vpass2从第二电压V2升高。
在第四时刻T4，编程电压Vpgm被施加到选择字线WL6。即，选择沟道的电压被编程电压Vpgm升高。
即，选择沟道的电压被相应于第二通过电压Vpass2和地电压Vss之间的差从第二电压V2升高。因此，升压效率可显著改善。
如上参照图15所述，上面参照图19所述的沟道区219b的电荷密度低于上面参照图6所述的沟道区219b的电荷密度。因此，与上面参照图6所述的编程方法相比，上面参照图19所述的编程方法的升压效率能够增强。
如上参照图11所述，根据本发明概念的另一实施例的编程方法可以同时执行将第二通过电压Vpass2施加到选择字线WL6和将局部电压Vlocal施加到未选字线WL3。
如上参照图12所述，根据本发明概念的另一实施例的编程方法将第一局部电压Vlocal1施加到第一未选字线WL3，并将第二局部电压Vlocal2施加到与第一未选字线WL3相邻的第二未选字线WL2。
如上参照图14所述，根据本发明概念的另一实施例的编程方法将局部电压Vlocal施加到选择字线WL6和第一选择线GSL之间的第一未选字线WL3，并将局部电压Vlocal施加到选择字线WL6和第二选择线SSL之间的第二未选字线WL9。
在上面描述的实施例中，已经描述了每个单元存储两个比特和每个单元存储三个比特的闪存器件200的编程方法。然而，根据本发明概念的实施例的编程方法不受限于每个单元所存储的比特数。
在上面描述的实施例中，当第一通过电压Vpass1被施加到字线时，电压Vcc被施加到串选择线SSL。然而，被施加到串选择线SSL的电压Vcc用于升压沟道，并且将电压Vcc施加到串选择线SSL的时间不受限制。
在上面描述的实施例中，已经参照NAND闪存的例子描述了本发明概念的实施例。然而，本发明概念的实施例不限于NAND闪存。例如，本发明概念的实施例可应用于诸如ROM、PROM、EPROM、EEPROM、闪存器件、PRAM、MRAM、RRAM和FRAM的非易失性存储器器件。
图20是例示了图3中的存储单元阵列210的单元串211的另一实施例211’的截面视图。
参照图20，源极/漏极区213被提供到本体区212。作为例子，本体区212可以是P型阱(p-阱、口袋p-阱)。例如，源极/漏极区213可以是N型阱。源极/漏极区213可被提供为存储单元MC1至MCn的源极区和漏极区。
栅极结构被提供在本体区212之上。每个栅极结构包括隧道介电层214、电荷捕获层215、阻挡介电层216和控制栅极217。
除了串选择晶体管SST和地选择晶体管GST的结构之外，单元串211’的结构与上面参照图4所述的单元串211的结构相同。因而，将省略其更详细的描述。
与上面参照图4所述的单元串211相比，在根据本发明概念的另一实施例的单元串211’中，串选择晶体管SST的电荷捕获层215和控制栅极217被电气断开。此外，地选择晶体管GST的电荷捕获层215和控制栅极217被电气断开。即，不向选择晶体管SST和GST的阻挡介电层216’提供过孔接点(via contact)。
作为例子，电荷捕获层215可以包括诸如多晶硅的导体。即，电荷捕获层215可以是用于累积电荷的浮栅。作为另一例子，电荷捕获层215可以包括诸如二氧化硅或氮化硅的绝缘体。即，电荷捕获层215可以是用于捕获电荷的电荷陷阱。
图21是例示了包括图1的存储器***10的根据本发明概念的实施例的计算***300的框图。
参照图21，计算***300包括中央处理单元(CPU)310、RAM 320、用户接口330、电源340和存储器***10。
存储器***10通过***总线350电连接到CPU 310、RAM 320、用户接口330和电源340。通过用户接口330提供的或由CPU 310处理的数据被存储在存储器***10中。存储器***10包括控制器100和闪存器件200。
当存储器***10被安装为半导体盘设备(SSD)时，计算***300的升压速度能显著增加。尽管未示出，但本领域技术人员明白，计算***300还可以包括应用芯片组和照相机图像处理器。
根据本发明概念的实施例的闪存器件施加第一通过电压以形成沟道，并施加局部电压以局部化沟道。另外，闪存器件将第二通过电压施加到包括与选择字线相对应的沟道区的选择沟道，由此执行升压。
因为闪存器件将第二通过电压施加到选择沟道以进行升压，所以闪存器件的升压效率得到改善。
此外，尽管第一通过电压被施加到未选沟道，但因为第二通过电压未被施加到未选沟道，所以闪存器件减少了由于通过电压引起的应力。
因为未选沟道仅仅由第一通过电压升压，所以闪存器件防止了未选沟道和施加了局部电压的存储单元之间的栅致漏极泄漏(GIDL)。
上面公开的主题应被当作例示性的而不是限制性的，并且权利要求书旨在覆盖所有那些落入本发明概念范围内的修改、改进和其他实施例。由此，在法律允许的最大程度内，通过对权利要求及其等价物进行最宽泛的可容许解释，来确定本发明概念的范围，而不应将本发明概念的范围约束或限制于前面的具体描述。

Claims (17)

1.一种用于闪存器件的编程方法，该编程方法包括：
将第一通过电压施加到选择字线、第一未选字线以及第一选择线与第二选择线之间的第二未选字线；
将局部电压施加到所述选择字线与第一选择线之间的第一未选字线；
将第二通过电压施加到选择字线；以及
在所述局部电压被施加到第一未选字线之后，将编程电压施加到选择字线，
其中当所述第二通过电压被施加到所述选择字线时，所述第一通过电压被施加到第一未选字线与第一选择线之间的第二未选字线，
其中，所述第二通过电压的电平高于所述第一通过电压的电平，
其中，所述局部电压的电平低于第一通过电压的电平。
2.如权利要求1所述的编程方法，其中，将局部电压施加到未选字线和将第二通过电压施加到选择字线同时执行。
3.如权利要求1所述的编程方法，其中将第一通过电压施加到选择字线、第一未选字线和第二未选字线包括：将所述第一通过电压施加到第一选择线和第二选择线之间的多个字线。
4.如权利要求3所述的编程方法，其中：
所述选择字线被布置在所述第一未选字线和所述第二选择线之间；以及
将第二通过电压施加到所述选择字线包括：将所述第二通过电压施加到所述第一未选字线和所述第二选择线之间的多个字线。
5.如权利要求1所述的编程方法，其中将第一通过电压施加到选择字线和第一未选字线和第二未选字线包括：
将所述第一通过电压施加到所述选择字线以及在所述选择字线和第一选择线之间的多个字线；以及
将地电压施加到所述选择字线和第二选择线之间的多个字线。
6.如权利要求5所述的编程方法，其中将第二通过电压施加到所述选择字线包括：将所述第二通过电压施加到所述第一未选字线和第一选择线之间的多个字线。
7.如权利要求5所述的编程方法，其中将第一通过电压施加到所述选择字线以及在所述选择字线和第一选择线之间的字线、以及将地电压施加到所述选择字线和第二选择线之间的字线是同时执行的。
8.如权利要求5所述的编程方法，其中连接到第一字线的多个存储单元在连接到第二字线的多个存储单元之前被编程，其中所述第二字线被布置在所述第一字线和第二选择线之间。
9.如权利要求1所述的编程方法，其中将第一通过电压施加到选择字线、第一未选字线和第二未选字线包括：
将所述第一通过电压施加到在所述选择字线和第一选择线之间的多个字线、所述选择字线、以及字线组，该字线组包括被布置在所述选择字线和第二选择线之间并与所述选择字线相邻的至少一个字线；以及
将地电压施加到所述字线组和第二选择线之间的多个字线。
10.如权利要求9所述的编程方法，其中所述闪存器件在每个存储单元存储多个比特，以及
连接到所述字线组的至少一个字线的多个存储单元在每个单元预存储至少一个比特。
11.如权利要求9所述的编程方法，其中：
所述第一未选字线被布置在所述第一选择线和选择字线之间，以及
将第二通过电压施加到选择字线包括：将所述第二通过电压施加到所述第一未选字线和第二选择线之间的多个字线。
12.如权利要求9所述的编程方法，其中第一字线的最低有效页在第二字线的最低有效页之前被编程，其中所述第二字线被布置在所述第一字线和第二选择线之间。
13.如权利要求12所述的编程方法，其中所述第二字线的最低有效页在所述第一字线的最高有效页之前被编程。
14.一种闪存器件，包括：
存储单元阵列；
偏置电路，被配置为生成在编程操作期间施加到所述存储单元阵列的电压：以及
控制逻辑，被配置为控制所述偏置电路的操作，
其中所述控制逻辑还被配置为，控制将第一通过电压施加到所述存储单元阵列的选择字线、第一未选字线以及第一选择线与第二选择线之间的第二未选字线，将局部电压施加到所述选择线与第一选择线之间的第一未选字线，将第二通过电压施加到所述选择字线，以及在所述局部电压被施加到第一未选字线之后将编程电压施加到所述选择字线，
其中当所述第二通过电压被施加到所述选择字线时，所述第一通过电压被施加到所述第一未选字线与第一选择线之间的第二未选字线，
其中，所述第二通过电压的电平高于所述第一通过电压的电平，
其中，所述局部电压的电平低于第一通过电压的电平。
15.一种存储器***，包括：
闪存器件，以及被配置为控制所述闪存器件的整体操作的控制器，
其中所述闪存器件包括：
存储单元阵列；
偏置电路，被配置为生成在编程操作期间施加到所述存储单元阵列的电压；以及
控制逻辑，被配置为控制所述偏置电路的操作，
其中所述控制逻辑还被配置为控制将第一通过电压施加到所述存储单元阵列的选择字线、第一未选字线以及第一选择线与第二选择线之间的第二未选字线，将局部电压施加到所述选择字线与第一选择线之间的第一未选字线，在所述局部电压被施加到第一未选字线之后将第二通过电压施加到所述选择字线，以及将编程电压施加到所述选择字线，
其中当所述第二通过电压被施加到所述选择字线时，所述第一通过电压被施加到所述第一未选字线与第一选择线之间的第二未选字线，
其中，所述第二通过电压的电平高于所述第一通过电压的电平，
其中，所述局部电压的电平低于第一通过电压的电平。
16.如权利要求15所述的存储器***，其中所述闪存器件和所述控制器形成半导体盘/驱动器(SSD)。
17.如权利要求15所述的存储器***，其中所述闪存器件和所述控制器形成存储卡。
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