CN101814437A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN101814437A
CN101814437A CN201010131781A CN201010131781A CN101814437A CN 101814437 A CN101814437 A CN 101814437A CN 201010131781 A CN201010131781 A CN 201010131781A CN 201010131781 A CN201010131781 A CN 201010131781A CN 101814437 A CN101814437 A CN 101814437A
Authority
CN
China
Prior art keywords
impurity
low concentration
area
drain region
source area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201010131781A
Other languages
English (en)
Inventor
井上亚矢子
斋藤直人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN101814437A publication Critical patent/CN101814437A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明涉及半导体装置及其制造方法。为了控制阈值电压往沟道形成区注入杂质离子时，在沟道形成区设置杂质导入区和杂质非导入区。通过有效地图案化上述杂质非导入区，使阱区和源极区、以及阱区和漏极区各自的边界附近的沟道形成区中的与阱区相同导电类型的杂质浓度浓，从而可以引发出反向短沟道效应。通过用上述方案引发的反向短沟道效应抵消短沟道效应，可以抑制高耐压MOSFET的短沟道效应。

Description

半导体装置及其制造方法
技术领域
本发明涉及具有高耐压MOSFET的半导体装置及其制造方法。
背景技术
一直以来，人们为了提高MOSFET的耐压特性想出了很多方法，例如为了减少耐压降低的原因之一的漏极区表面附近的电场集中，建议往邻接漏极区的区域或漏极区扩散低浓度的杂质。
在此，以使用P型衬底的N沟道型MOSFET为例，通过图6的剖视图来说明上述高耐压MOSFET的典型结构。沿着P型半导体衬底1的一个主表面，形成了P阱2。在该P阱内，通过低浓度N型杂质的扩散形成了低浓度源极区3及低浓度漏极区4。进一步在该低浓度源极区3内及低浓度漏极区4内，通过高浓度N型杂质的扩散形成了高浓度源极区5及高浓度漏极区6。在形成有上述低浓度源极区3及低浓度漏极区4的衬底表面上，隔着栅极氧化膜7和场绝缘膜8形成了栅极9，以此构成了MOSFET。通过这样的构造，在漏极电压施加时产生的表面附近的电场集中就可通过经扩散低浓度N型杂质而形成的低浓度源极区3及低浓度漏极区4的耗尽化得到缓冲，并能够达成高耐压。但是，存在这样的问题，即，如果降低低浓度源极区3及低浓度漏极区4的杂质浓度，就在与相邻的P阱区的边界部分引起各自杂质浓度的降低，其结果因耗尽层过宽而加大短沟道效应。
有了这个问题以后，提出了抑制短沟道效应的槽栅型高耐压MOSFET的方案。(例如，参考专利文献1)
在此，以使用P型衬底的N沟道型MOSFET为例，通过图7的剖视图来说明上述槽栅型高耐压MOSFET的结构。在P型半导体衬底上面(没有图示)形成有P阱区10。在该P阱区10内，通过N型杂质的扩散形成了迁移(drift)区11。进一步在上述迁移区11上，通过比上述迁移区11更高浓度的N型杂质的扩散以架到元件分离区14上的方式形成源极区12及漏极区13。在源极区12及漏极区13之间形成了沟状槽，在沟状槽上隔着栅极氧化膜15及间隙氧化膜16形成了栅极17，从而构成了槽栅型高耐压MOSFET。根据专利文献1，在槽栅型高耐压MOSFET中，沟道区形成在沟槽部的下部，因为扩散而迁移层不会往沟道方向延伸，因此可以抑制短沟道效应。
专利文献1：日本特开2008-166717号公报
发明内容
但是，专利文献1的槽栅型高耐压MOSFET需要在源极区和漏极区之间形成沟状槽，所以在工艺流程上变得比以往的高耐压MOSFET的制造方法还要复杂，工序也会增加，因此在成本及制造时间方面都有缺点。
所以，本发明目的在于提供一种抑制了短沟道效应的高耐压MOSFET的制造方法，以在不会增加以往的高耐压MOSFET的工艺流程和工序数的情况下，还能维持以往的高耐压MOSFET的成本及制造时间。
本发明为了达成上述目的采用了如下的方案。为了控制阈值电压往沟道形成区离子注入杂质时，在沟道形成区设置杂质导入区和杂质非导入区。通过有效地图案化杂质非导入区，使在阱区和低浓度源极区以及在阱区和低浓度漏极区各自的边界附近的沟道形成区中的与阱区相同导电类型的杂质浓度浓，能够引起反向短沟道效应。通过用上述方案引起的反向短沟道效应抵消短沟道效应，就可以抑制高耐压MOSFET的短沟道效应。
(发明效果)
依据本发明，为了控制阈值电压往沟道形成区注入杂质离子时，能够通过有效地图案化杂质导入区和杂质非导入区，在不增加工艺流程和工序数的情况下，抑制高耐压MOSFET的短沟道效应。
附图说明
图1是表示本发明之高耐压MOSFET元件构造的剖视图。
图2是表示本发明之高耐压MOSFET制造方法的模式化的工序剖视图。
图3是后继图2的、本发明之高耐压MOSFET制造方法的模式化的工序剖视图。
图4是表示本发明制造方法之沟道掺杂工序的模式化剖视图和平面图。
图5是表示本发明制造方法之沟道掺杂工序中的图案尺寸的模式化平面图。
图6是表示以往的高耐压MOSFET的元件构造实例的剖视图。
图7是表示以往的槽栅型MOSFET的元件构造的剖视图。
图8是表示以往的高耐压MOSFET的制造方法之沟道掺杂工序的模式化剖视图和平面图。
具体实施方式
下面，对本发明的实施方式进行详细的说明。
图1是表示本发明的高耐压MOSFET的元件结构的剖视图。沿着半导体衬底27的一个主表面形成了第一导电类型的阱区28。在阱区28内，通过扩散低浓度的第二导电类型杂质彼此相间隔地形成了低浓度源极区29和低浓度漏极区30。而且在这低浓度源极区29和低浓度漏极区30内，通过扩散高浓度的第二导电类型杂质形成了高浓度源极区36和高浓度漏极区37。
在高浓度源极区36和高浓度漏极区37之间形成有相间隔的第一和第二场氧化膜31，并且在低浓度源极区29内第一场绝缘膜31接触于高浓度源极区36，低浓度漏极区30内第二场绝缘膜31接触于高浓度漏极区37。在第一和第二场绝缘膜31之间的半导体衬底表面上配置了沟道区33。在沟道区33的横向方向上第一导电类型的杂质浓度不是一样的，第一导电类型杂质在与低浓度源极区29及低浓度漏极区30相接的边界附近有着高的浓度，而第一导电类型杂质在离低浓度源极区29及低浓度漏极区30的边界相对远的沟道区33中有着低的浓度。
另外，在沟道区33上的第一和第二场绝缘膜31之间有着栅极氧化膜34，在栅极氧化膜34上有栅电极35，栅电极35形成为延伸到第一和第二场绝缘膜31上。此外，当第一导电类型为P型半导体时，第二导电类型成为N型半导体，当第一导电类型为N型半导体时，第二导电类型成为P型半导体。本发明涉及的高耐压MOSFET的构成如上所述。
接下来，通过图2～图5所示的剖视图和平面图来说明本发明的高耐压MOSFET的制造方法。在本实施方式中为了简化说明，假设为使用P型衬底的N沟道型MOSFET的场合，并加以说明，但是通过杂质种类的变更也可以同样说明P沟道型MOSFET。
首先，如图2(a)所示，在P型半导体衬底27上隔着
Figure GSA00000042727400041
程度的牺牲氧化膜(没有图示)进行离子注入，在离子注入中以5×1012～1×1013atoms/cm2的注入量导入P型杂质，接下来通过热处理形成P阱区28。
接着，如图2(b)所示，在P阱区28内隔着
Figure GSA00000042727400042
程度的牺牲氧化膜(没有图示)进行离子注入，在离子注入中以2×1012～6×1012atoms/cm2的注入量导入N型杂质，接下来通过热处理相间隔地形成低浓度源极区29和低浓度漏极区30。
接着，如图2(c)所示，使用元件分离技术在低浓度源极区29内和低浓度漏极区30内分别形成场绝缘膜31。这时，形成为使低浓度源极区29端部和第一场绝缘膜31的端部在大致相同的位置。同样地，形成为使低浓度漏极区30端部和第二场绝缘膜31的端部在大致相同的位置。
接着，如图2(d)所示，隔着氧化膜32向沟道形成区33导入用于阈值电压控制的1×1011～1×1013atoms/cm2的注入量的P型杂质。在下面，将该离子注入称为沟道掺杂。
图4中示出上述沟道掺杂工序的模式化剖视图和平面图。如图4(b)所示，在进行沟道掺杂时在一部分杂质导入区38经图案化形成矩形的杂质非导入区39。在位于与两侧的场绝缘膜31的边界附近的沟道形成区33端部设有杂质导入区38，在离开场绝缘膜31的沟道形成区33沿着沟道宽度方向交互地配置矩形的杂质非导入区39和杂质导入区38，形成格子状的图案。这样，在沟道形成区33的周边部导入与源极区、漏极区不同的导电类型的杂质，在沟道形成区33的非周边部交互地配置杂质非导入区39和杂质导入区38，这样进行掩模图案化后，进行沟道掺杂。
图5为说明图案尺寸的图。在本实施例中，杂质非导入区39的尺寸为，沟道长度方向的长度a为0.1～4.0μm程度，沟道宽度方向的长度b为0.1～2.0μm程度，各杂质非导入区39间的间隔c为0.1～2.0μm程度。另外，从沟道形成区和源极区、以及沟道形成区和漏极区的边界部到杂质非导入区端部的距离d为0.1～4.0μm程度。
通过沟道掺杂导入的杂质通过其后的热处理，也会扩散到杂质非导入区39，在非周边部形成杂质浓度均匀的薄浓度区41。另一方面，在周边部会形成杂质浓度比区域41浓的区域40。(参考图4(a))
根据以上的方法，作为本发明的特征，在一个沟道形成区内同时形成杂质浓度的浓区域40和杂质浓度的薄区域41。
如图8所示，以往的沟道掺杂中，对杂质导入区42整个面均匀地导入杂质，在沟道形成区43内形成均匀的杂质浓度分布。与之相对，在本实施方式中，通过在杂质导入区38的一部分区域中形成杂质非导入区39，在沟道形成区和源极区、以及沟道形成区和漏极区各自的边界附近的沟道形成区形成杂质浓度浓区域40，因此能够引发出反向短沟道效应。这样，能够通过抵消高耐压MOSFET中成为问题的短沟道效应和反向短沟道效应来抑制高耐压MOSFET的短沟道效应。而且，通过调整杂质非导入区39的面积和密度，可自由调整阈值电压和引发的反向短沟道效应。
在本实施方式中，虽然沟道掺杂时使用了P型的杂质，但是可以根据需求区分使用N型杂质和P型杂质。如果使用与低浓度源极区29和低浓度漏极区30相同的N型杂质进行沟道掺杂时，需要对杂质导入区38和杂质非导入区39进行与上述实例相反的掩模图案化后，进行沟道掺杂。即，以对相当于格子的框的部分不进行N型杂质的导入，而对相当于格子的窗口的部分进行导入N型杂质的方式进行掩模图案化，通过该掩模来进行沟道掺杂，就可得到同样的效果。沟道掺杂结束后，如图3(e)所示，通过热氧化形成
Figure GSA00000042727400061
程度的栅极氧化膜34。接下来，如图3(f)所示，用CVD在整个衬底表面沉积程度的多晶硅膜(没有图示)，以1×1015～1×1016atoms/cm2的注入量离子注入N型杂质并进行热处理，再进行蚀刻来形成栅电极35。
接下来，如图3(g)所示，对低浓度源极区29内及低浓度漏极区30内，以3×1015～5×1015atoms/cm2的注入量离子注入N型杂质并进行热处理，来形成高浓度源极区36和高浓度漏极区37。在形成高浓度源极区36和高浓度漏极区37之后的，电极布线以后(金属布线、保护膜的形成过程)的工序与一般半导体的制造方法是一样的，故在此省略其详细说明。以上为本实施方式的制造方法。
在本实施方式中，以使用了P型衬底的N沟道晶体管为例进行了说明，但对于P沟道晶体管也同样可以进行说明。
如以上进行的说明，在沟道形成区进行杂质的离子注入时，通过对杂质导入区和杂质非导入区进行掩模图案化后进行沟道掺杂，可以在不增加工艺流程及工序数的情况下达到抑制高耐压MOSFET的短沟道效应的目的。
符号的说明
27    P型半导体衬底
28    P阱
29    低浓度源极区
30    低浓度漏极区
31    场绝缘膜
32    氧化膜
33    沟道形成区
34    栅极氧化膜
35    栅电极
36    高浓度源极区
37    高浓度漏极区
38    杂质导入区
39    杂质非导入区
40    杂质浓度浓区域
41    杂质浓度薄区域
42    杂质导入区
43    沟道形成区。

Claims (6)

1.一种半导体装置的制造方法，其特征在于包括：
在半导体衬底上形成第一导电类型的阱区的工序；
在所述阱区相间隔地形成第二导电类型的低浓度源极区和第二导电类型的低浓度漏极区的工序；
在所述低浓度源极区内形成第二导电类型的高浓度源极区的工序；
在所述低浓度漏极区内形成第二导电类型的高浓度漏极区的工序；
在所述低浓度源极区内形成第一场氧化膜的工序；
在所述低浓度漏极区内形成第二场氧化膜的工序；以及
在所述低浓度源极区和所述低浓度漏极区之间的沟道形成区内，设置阈值调整用的设置杂质导入区和杂质非导入区进行沟道掺杂的工序。
2.如权利要求1所述的半导体装置的制造方法，其特征为：所述阈值调整用的杂质导入区和所述杂质非导入区显示具有矩形窗口的格子状的图案，当所述杂质导入区相当于格子的框的部分时所述杂质非导入区则相当于格子的窗口的部分，当所述杂质非导入区相当于格子的框的部分时所述杂质导入区则相当于格子的窗口的部分。
3.如权利要求2所述的半导体装置的制造方法，其特征为：当所述阈值调整用的杂质为第一导电类型时，往相当于所述格子的框的部分导入杂质。
4.如权利要求2所述的半导体装置的制造方法，其特征为：当所述阈值调整用的杂质为第二导电类型时，往相当于所述格子的窗口的部分导入杂质。
5.一种半导体装置，其特征在于包括：
沿着半导体衬底的一主表面形成的第一导电类型的阱区；
在所述阱区相间隔地形成的第二导电类型的低浓度源极区和低浓度漏极区；
在所述低浓度源极区内形成的第二导电类型的高浓度源极区；
在所述低浓度漏极区内形成的第二导电类型的高浓度漏极区；
在所述低浓度源极区内使所述高浓度源极区和一端部相接触地配置的第一场氧化膜；
在所述低浓度漏极区内使所述高浓度源极区和一端部相接触地配置的第二场氧化膜；
在所述低浓度源极区和所述低浓度漏极区之间的沟道形成区；以及
在所述沟道形成区上隔着栅极氧化膜而设置的栅电极，
所述沟道形成区在所述低浓度源极区和低浓度漏极区的边界附近的周边部具有第一浓度的第一导电类型的杂质区，在非周边部具有第二浓度的第一导电类型的杂质区。
6.如权利要求5所述的半导体装置，其特征为：所述阈值调整用的所述第一导电类型杂质的所述第一浓度高于所述第二浓度。
CN201010131781A 2009-02-23 2010-02-23 半导体装置及其制造方法 Pending CN101814437A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009039344A JP2010199138A (ja) 2009-02-23 2009-02-23 半導体装置およびその製造方法
JP2009-039344 2009-02-23

Publications (1)

Publication Number Publication Date
CN101814437A true CN101814437A (zh) 2010-08-25

Family

ID=42621648

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010131781A Pending CN101814437A (zh) 2009-02-23 2010-02-23 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US8237222B2 (zh)
JP (1) JP2010199138A (zh)
KR (1) KR20100096029A (zh)
CN (1) CN101814437A (zh)
TW (1) TW201036072A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218079A (ja) * 1992-02-03 1993-08-27 Nec Corp 半導体装置の製造方法
JP2001272767A (ja) * 2000-03-24 2001-10-05 Sharp Corp フォトマスク及び半導体装置の製造方法
JP2001274382A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置およびその製造方法
JP2002057327A (ja) * 2000-08-07 2002-02-22 Seiko Instruments Inc 半導体装置とその製造方法
JP2006049582A (ja) * 2004-08-04 2006-02-16 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2007324225A (ja) * 2006-05-30 2007-12-13 Mitsumi Electric Co Ltd 半導体装置及びその製造方法
JP2008047747A (ja) * 2006-08-18 2008-02-28 Oki Electric Ind Co Ltd 高耐圧電界効果トランジスタおよびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5585294A (en) * 1994-10-14 1996-12-17 Texas Instruments Incorporated Method of fabricating lateral double diffused MOS (LDMOS) transistors
US6306700B1 (en) * 2000-08-07 2001-10-23 United Microelectronics Corp. Method for forming high voltage devices compatible with low voltages devices on semiconductor substrate
US7358567B2 (en) * 2004-06-07 2008-04-15 United Microelectronics Corp. High-voltage MOS device and fabrication thereof
US7851314B2 (en) * 2008-04-30 2010-12-14 Alpha And Omega Semiconductor Incorporated Short channel lateral MOSFET and method

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218079A (ja) * 1992-02-03 1993-08-27 Nec Corp 半導体装置の製造方法
JP2001272767A (ja) * 2000-03-24 2001-10-05 Sharp Corp フォトマスク及び半導体装置の製造方法
JP2001274382A (ja) * 2000-03-27 2001-10-05 Toshiba Corp 半導体装置およびその製造方法
JP2002057327A (ja) * 2000-08-07 2002-02-22 Seiko Instruments Inc 半導体装置とその製造方法
JP2006049582A (ja) * 2004-08-04 2006-02-16 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
JP2007324225A (ja) * 2006-05-30 2007-12-13 Mitsumi Electric Co Ltd 半導体装置及びその製造方法
JP2008047747A (ja) * 2006-08-18 2008-02-28 Oki Electric Ind Co Ltd 高耐圧電界効果トランジスタおよびその製造方法

Also Published As

Publication number Publication date
KR20100096029A (ko) 2010-09-01
US8237222B2 (en) 2012-08-07
JP2010199138A (ja) 2010-09-09
TW201036072A (en) 2010-10-01
US20100219472A1 (en) 2010-09-02

Similar Documents

Publication Publication Date Title
US7544558B2 (en) Method for integrating DMOS into sub-micron CMOS process
KR960036041A (ko) 고내압 트랜지스터 및 그 제조방법
TWI517267B (zh) Vertical double diffusion field effect transistor and its manufacturing method
JP2010135791A (ja) 半導体素子及びその製造方法
US20080185593A1 (en) Power field effect transistor and manufacturing method thereof
WO2008069309A1 (ja) 半導体装置及びその製造方法
JP2013197551A (ja) 半導体装置及びその製造方法
CN102891180B (zh) 一种包含mosfet器件的半导体器件和制作方法
CN102760754A (zh) 耗尽型vdmos及其制造方法
JP5314949B2 (ja) 半導体装置の製造方法
JP4645705B2 (ja) 半導体装置及び半導体装置の製造方法
KR101371495B1 (ko) 반도체 소자 및 그 제조 방법
KR101530579B1 (ko) 반도체 소자 및 이의 제조 방법
JP2008147232A (ja) 炭化珪素半導体装置およびその製造方法
KR20190124894A (ko) 반도체 소자 및 그 제조 방법
CN101814437A (zh) 半导体装置及其制造方法
CN102881593A (zh) 一种结型场效应晶体管的制作方法
KR100242379B1 (ko) 수직찬넬 mosfet 및 그 제조방법
JP2013122948A (ja) 半導体装置およびその製造方法
KR100977408B1 (ko) 트렌치 구조 탄화규소 모스 전계효과 트랜지스터
KR100252747B1 (ko) 플래쉬메모리소자및그제조방법
KR100405450B1 (ko) 포켓형 접합층 구조를 가지는 dmos 트랜지스터 및그 제조 방법
JP2005072162A (ja) 半導体装置
KR100327419B1 (ko) 반도체소자제조방법
KR100235980B1 (ko) 모스패트 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20100825