JP2010199138A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】高耐圧MOSFETを含む半導体装置において、プロセスフロー及び工程数を増やさずに、短チャネル効果を抑制した高耐圧MOSFETを製造する。
【解決手段】閾値電圧制御のために、チャネル形成領域に不純物のイオン注入をするとき、チャネル形成領域に、不純物導入する領域と不純物導入されない領域を設ける。上記不純物導入されない領域をうまくパターニングすることによって、ウェル領域とソース領域、及び、ウェル領域とドレイン領域それぞれの、境界近傍のチャネル形成領域における、ウェル領域と同じ導電型の不純物濃度を濃くし、逆短チャネル効果を誘起させることができる。上記の手段で誘起させた逆短チャネル効果と、短チャネル効果とを相殺させることによって、高耐圧MOSFETの短チャネル効果を抑制することができる。
【選択図】図４

Description

本発明は高耐圧MOSFETを備える半導体装置およびその製造方法に関する。
従来から、MOSFETの耐圧を高くするために、様々な工夫がされており、その一つの例として、耐圧低下の原因の一つであるドレイン領域の表面近傍での電界集中を低減するために、ドレイン領域に隣接した領域またはドレイン領域に、低濃度の不純物を拡散させることが提案されている。
上記高耐圧MOSFETの代表的な構造を、Ｐ型基板を使用したＮチャネル型MOSFETを例に図６の断面図を用いて説明する。Ｐ型半導体基板１の一主面に沿ってＰ型ウェル２が形成されている。このＰ型ウェル内には、低濃度のＮ型不純物を拡散させることによって低濃度ソース領域３と低濃度ドレイン領域４が形成されている。更にこの低濃度ソース領域３内及び低濃度ドレイン領域４内には、高濃度のＮ型不純物を拡散させることによって高濃度ソース領域５及び高濃度ドレイン領域６が形成されている。上記低濃度ソース領域３及び低濃度ドレイン領域４が形成された基板表面上に、ゲート酸化膜７及びフィールド絶縁膜８を介してゲート電極９が形成され、MOSFETが構成されている。このような構造を取ることで、ドレイン電圧印加時に生じる表面近傍での電界集中を低濃度のＮ型不純物を拡散させることによって形成した低濃度ソース領域３及び低濃度ドレイン領域４の空乏化によって緩和することができ、高耐圧を達成することができる。しかし、低濃度ソース領域３及び低濃度ドレイン領域４の不純物濃度を低くすると、隣り合うＰウェル領域との境界部分において、それぞれの不純物濃度の低下を誘起し、その結果空乏層が広がりすぎることによって短チャネル効果を増大させるという問題がある。
この問題を受けて、短チャネル効果を抑制した溝ゲート型高耐圧MOSFETが提案されている。（例えば、特許文献１参照）
上記溝ゲート型高耐圧MOSFETの構造を、Ｐ型基板を使用したＮチャネル型MOSFETを例に図７の断面図を用いて説明する。Ｐ型半導体基板上(図示していない)にＰ型ウェル領域１０が形成されている。このＰ型ウェル領域１０内には、Ｎ型不純物を拡散させることによってドリフト領域１１が形成されている。更に、上記ドリフト領域１１上に、上記ドリフト領域１１よりも高濃度のＮ型不純物を拡散させることによって、ソース領域１２、及び、ドレイン領域１３が素子分離領域１４にかかるように形成されている。ソース領域１２、及び、ドレイン領域１３の間に、溝型トレンチを形成し、溝型トレンチ上にゲート酸化膜１５、及び、キャップ酸化膜１６を介してゲート電極１７が形成され、溝ゲート型高耐圧MOSFETが構成されている。特許文献１によれば、溝ゲート型高耐圧MOSFETでは、チャネル領域が溝部の下部に形成されるので、ドリフト層が拡散によってチャネル方向に伸びないため、短チャネル効果を抑制することができる。
特開２００８−１６６７１７号公報
しかし、特許文献１の溝ゲート型高耐圧MOSFETは、ソース領域とドレイン領域の間に溝型トレンチを形成する必要があり、従来の高耐圧MOSFETの製造方法よりも、プロセスフローが複雑になり、工程も増えてしまうことによって、コスト、及び、製造時間の面で不利となる。
そこで、本発明の目的は、従来の高耐圧MOSFETのプロセスフロー及び工程数を増やさず、かつ、従来の高耐圧MOSFETのコスト及び製造時間を維持した短チャネル効果を抑制した高耐圧MOSFETの製造方法を提供することである。
本発明では、上記目的を達成するために、次の手段を用いた。閾値電圧制御のために、チャネル形成領域に不純物のイオン注入をするとき、チャネル形成領域に、不純物導入する領域と不純物導入されない領域を設ける。不純物導入されない領域をうまくパターニングすることによって、ウェル領域と低濃度ソース領域、及び、ウェル領域と低濃度ドレイン領域それぞれの、境界近傍のチャネル形成領域におけるウェル領域と同じ導電型の不純物濃度を濃くし、逆短チャネル効果を誘起させることができる。上記手段で誘起させた逆短チャネル効果と、短チャネル効果とを相殺させることによって、高耐圧MOSFETの短チャネル効果を抑制することができる。
本発明によれば、閾値電圧制御のために、チャネル形成領域に不純物イオンを注入するときに、不純物導入する領域と、不純物導入されない領域をうまくパターニングすることによって、プロセスフロー、及び、工程数を増加させることなく、高耐圧MOSFETの短チャネル効果を抑制することができる。
本発明に係る高耐圧MOSFETの素子構造を示す断面図である。 本発明の高耐圧MOSFETの製造方法を模式的に示す工程断面図である。 図２に続く、本発明の高耐圧MOSFETの製造方法を模式的に示す工程断面図である。 本発明の製造方法のチャネルドープ工程を示す模式的断面図及び平面図である。 本発明の製造方法のチャネルドープ工程におけるパターニングサイズを示す模式的平面図である。 従来の高耐圧MOSFETの素子構造の一例を示す断面図である。 従来の溝ゲート型MOSFETの素子構造を示す断面図である。 従来の高耐圧MOSFETの製造方法のチャネルドープ工程を示す模式的断面図及び平面図である。
以下、本発明の実施の形態について詳細に説明する。
図１は、本発明に係る高耐圧MOSFETの素子構造を示す断面図である。半導体基板２７の一主面に沿って第１導電型のウェル領域２８が形成されている。ウェル領域２８内には、低濃度の第２導電型の不純物を拡散させることによって低濃度ソース領域２９と低濃度ドレイン領域３０が互いに離間して形成されている。更にこの低濃度ソース領域２９内及び低濃度ドレイン領域３０内には、高濃度の第２導電型の不純物を拡散させることによって高濃度ソース領域３６及び高濃度ドレイン領域３７が形成されている。
高濃度ソース領域３６と高濃度ドレイン領域３７の間には第１と第２のフィールド酸化膜３１が離間し、かつ、低濃度ソース領域２９内で第１のフィールド絶縁膜３１が高濃度ソース領域３６と接し、低濃度ドレイン領域３０内で第２のフィールド絶縁膜３１が高濃度ドレイン領域３７に接して形成される。第１と第２のフィールド絶縁膜３１の間の半導体基板表面にはチャネル領域３３が配置される。チャネル領域３３の横方向においては第１導電型の不純物濃度が一様ではなく、低濃度ソース領域２９および低濃度ドレイン領域３０と接する境界近傍は第１導電型不純物濃度が高く、相対的に低濃度ソース領域２９と低濃度ドレイン領域３０との境界から離れたチャネル領域３３では第１導電型不純物濃度は低くなっている。
また、チャネル領域３３上の第１と第２のフィールド絶縁膜３１の間にはゲート酸化膜３４があり、ゲート酸化膜３４の上にはゲート電極３５があって、ゲート電極３５は第１と第２のフィールド絶縁膜３１上まで延在して形成される。なお、第１導電型をＰ型半導体とする場合、第２導電型はＮ型半導体となり、第１導電型をＮ型半導体とする場合は、第２導電型はＰ型半導体となる。本発明に係る高耐圧MOSFETは以上のような構成となっている。
以下に、本発明の高耐圧MOSFETの製造方法を、図２〜図５に示す断面図及び平面図を用いて説明する。本実施の形態は、説明の簡単のために、Ｐ型基板を使用した、Ｎチャネル型MOSFETである場合を想定して説明するが、不純物種を変更することで、Ｐチャネル型MOSFETも同様に説明することができる。
まず、図２(a)に示すように、Ｐ型半導体基板上２７に５００Å程度の犠牲酸化膜(図示していない)を介してイオン注入にてドーズ量５×１０12〜１×１０13 atoms/cm2でＰ型不純物を導入し、次いで熱処理することでＰウェル領域２８を形成する。
次に、図２(b)に示すように、Ｐウェル領域２８内に５００Å程度の犠牲酸化膜(図示していない)を介してイオン注入にてドーズ量２×１０12〜６×１０12 atoms/cm2でＮ型不純物を導入し、次いで熱処理によって低濃度ソース領域２９、及び、低濃度ドレイン領域３０を離間して形成する。
次に、図２(c)に示すように、素子分離技術を用いて、フィールド絶縁膜３１を低濃度ソース領域２９内と低濃度ドレイン領域３０内にそれぞれ形成する。この時、低濃度ソース領域２９端部と第１フィールド絶縁膜３１の端部が略同位置になるように形成する。同様に、低濃度ドレイン領域３０端部と第２フィールド絶縁膜３１の端部が略同位置になるように形成する。
次に、図２(d)に示すように、酸化膜３２を介してチャネル形成領域３３に閾値電圧制御用のドーズ量１×１０11〜１×１０13 atoms/cm2のＰ型不純物を導入する。以下、このイオン注入をチャネルドープと称す。
図４に、上記チャネルドープ工程の模式的断面図及び平面図を示す。図４(b)に示すように、チャネルドープ時に不純物を導入する領域３８の一部に、不純物を導入しない領域３９を矩形状にパターニングすることによって形成する。両側のフィールド絶縁膜３１との境界近傍であるチャネル形成領域３３端部には不純物を導入する領域３８を設け、フィールド絶縁膜３１から離れたチャネル形成領域３３には矩形状の不純物を導入しない領域３９と不純物を導入する領域３８をチャネル幅方向に交互に配置して格子状のパターンを成す。このように、チャネル形成領域３３の周縁部にはソース・ドレイン領域と異なる導電型の不純物を導入し、チャネル形成領域３３の非周縁部には不純物を導入しない領域３９と不純物を導入する領域３８を交互に配置するというマスクパターニングした後にチャネルドープを行う。
図５は、パターニングサイズを説明するための図である。本実施の形態での、不純物を導入しない領域３９のサイズは、チャネル長方向の長さａを0.1〜4.0mm程度、チャネル幅方向の長さｂを0.1〜2.0mm程度とし、不純物を導入しない領域３９それぞれの間隔ｃを0.1〜2.0mm程度とする。また、チャネル形成領域とソース領域、及び、チャネル形成領域とドレイン領域の境界部から、不純物導入されない領域の端までの距離ｄを0.1〜4.0mm程度とする。
チャネルドープによって導入された不純物は、その後の熱処理によって不純物を導入しない領域３９にも拡散し、不純物濃度が均一で濃度の薄い領域４１が非周縁部に形成される。一方、周縁部には領域４１よりも不純物濃度の濃い領域４０が形成される。（図４(a)参照）
以上の方法によって、本発明の特徴である、１つのチャネル形成領域内に不純物濃度の濃い領域４０と不純物濃度の薄い領域４１が同時に形成される。
図８に示すように、従来のチャネルドープでは、不純物を導入する領域４２全面に均一に不純物を導入しており、チャネル形成領域４３内では均一な不純物濃度分布となっていた。これに対して、本実施の形態では、不純物を導入する領域３８の一部に、不純物を導入しない領域３９を形成することによって、チャネル形成領域とソース領域、及び、チャネル形成領域とドレイン領域、それぞれの境界近傍のチャネル形成領域に不純物濃度の濃い領域４０が形成されるので、逆短チャネル効果を誘起させることができる。これによって、高耐圧MOSFETで問題となっている短チャネル効果と、逆短チャネル効果とを相殺させることにより、高耐圧MOSFETの短チャネル効果を抑制することができる。また、不純物が導入されない領域３９の面積、及び、密度を調整することにより、閾値電圧、及び、誘起される逆短チャネル効果を、自由に調整することが可能である。
本実施の形態では、チャネルドープにＰ型の不純物を使用したが、必要に応じてＮ型不純物及びＰ型不純物を使いわけることができる。低濃度ソース領域２９、及び、低濃度ドレイン領域３０と同じＮ型不純物をチャネルドープする場合は、不純物導入される領域３８と、不純物導入されない領域３９が上記例とは逆になるようにマスクパターニングを行った後にチャネルドープを行う。すなわち、格子の桟にあたる部分にはＮ型不純物を導入しないで、格子の窓にあたる部分にはＮ型不純物を導入可能なようにマスクパターニングを行い、そのマスクを介してチャネルドープすることで同様の効果を得ることができる。
チャネルドープを終了したら、図３(e)に示すように、４００Å程度のゲート酸化膜３４を熱酸化によって形成する。次いで、図３(f)に示すように、２８００Å程度のポリシリコン膜(図示していない)を、基板表面全面にＣＶＤで堆積させ、ドーズ量１×１０15〜１×１０16 atoms/cm2のＮ型不純物のイオン注入、及び、熱処理をし、更に、エッチングすることによって、ゲート電極３５を形成する。
次に、図３(g)に示すように、低濃度ソース領域２９内、及び、低濃度ドレイン領域３０内に、ドーズ量３×１０15〜５×１０15atoms/cm2のＮ型不純物のイオン注入、及び、熱処理によって高濃度ソース領域３６及び高濃度ドレイン領域３７を形成する。高濃度ソース領域３６、及び、高濃度ドレイン領域３７を形成した後の、電極配線以降(金属配線や保護膜の形成過程)の工程は一般的な半導体装置の製造方法と同様であるので、詳細な説明は割愛する。以上が、本実施の形態の製造方法である。
本実施の形態では、Ｐ型基板を使用したＮチャネルトランジスタを例にして説明したが、Ｐチャネルトランジスタに関しても同様に説明することができる。
以上説明したように、チャネル形成領域に不純物をイオン注入するときに、不純物導入する領域と、不純物導入しない領域をマスクパターニングしてチャネルドープすることによって、プロセスフロー、及び、工程数を増加させることなく、高耐圧MOSFETの短チャネル効果を抑制することができる。
２７Ｐ型半導体基板
２８Ｐ型ウェル
２９低濃度ソース領域
３０低濃度ドレイン領域
３１フィールド絶縁膜
３２酸化膜
３３チャネル形成領域
３４ゲート酸化膜
３５ゲート電極
３６高濃度ソース領域
３７高濃度ドレイン領域
３８不純物を導入する領域
３９不純物を導入しない領域
４０不純物濃度の濃い領域
４１不純物濃度の薄い領域
４２不純物を導入する領域
４３チャネル形成領域

Claims (6)

  1. 半導体基板上に第１導電型のウェル領域を形成する工程と、
    前記ウェル領域に、第２導電型の低濃度ソース領域および第２導電型の低濃度ドレイン領域を離間して形成する工程と、
    前記低濃度ソース領域内に、第２導電型の高濃度ソース領域を形成する工程と、
    前記低濃度ドレイン領域内に、第２導電型の高濃度ドレイン領域を形成する工程と、
    前記低濃度ソース領域内に、第１フィールド酸化膜を形成する工程と、
    前記低濃度ドレイン領域内に、第２フィールド酸化膜を形成する工程と、
    前記低濃度ソース領域と前記低濃度ドレイン領域との間のチャネル形成領域内に閾値調整のための不純物を導入する領域と不純物を導入しない領域とを設けてチャネルドープする工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記閾値調整のための不純物を導入する領域と前記不純物を導入しない領域は、矩形の窓を有する格子状のパターンを示し、前記不純物を導入する領域が格子の桟にあたる部分であれば、前記不純物を導入しない領域が格子の窓にあたる部分に相当し、前記不純物を導入しない領域が格子の桟にあたる部分であれば、前記不純物を導入する領域が格子の窓にあたる部分に相当することを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記閾値調整のための不純物が第１導電型である場合は、前記格子の桟にあたる部分に不純物導入することを特徴とする請求項２記載の半導体装置の製造方法。
  4. 前記閾値調整のための不純物が第２導電型である場合は、前記格子の窓にあたる部分に不純物導入することを特徴とする請求項２記載の半導体装置の製造方法。
  5. 半導体基板の一主面に沿って形成された第１導電型のウェル領域と、
    前記ウェル領域に離間して形成された第２導電型の低濃度ソース領域および低濃度ドレイン領域と、
    前記低濃度ソース領域内に形成された第２導電型の高濃度ソース領域と、
    前記低濃度ドレイン領域内に形成された第２導電型の高濃度ドレイン領域と、
    前記低濃度ソース領域内に、前記高濃度ソース領域と一端部が接して配置された第１フィールド酸化膜と、
    前記低濃度ドレイン領域内に、前記高濃度ドレイン領域と一端部が接して配置された第２フィールド酸化膜と、
    前記低濃度ソース領域と前記低濃度ドレイン領域との間のチャネル形成領域と、前記チャネル形成領域上にゲート酸化膜を介して設けられたゲート電極とからなる高耐圧ＭＯＳＦＥＴを備える半導体装置であって、
    前記チャネル形成領域は前記低濃度ソース領域と低濃度ドレイン領域との境界近傍である周縁部に第１濃度の第１導電型の不純物領域と非周縁部に第２濃度の第１導電型の不純物領域を有することを特徴とする半導体装置。
  6. 前記閾値調整のための前記第１導電型不純物の前記第１濃度が前記第２濃度よりも高いことを特徴とする請求項５記載の半導体装置。
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