JP2005072162A

JP2005072162A - 半導体装置

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Publication number: JP2005072162A
Application number: JP2003298175A
Authority: JP
Inventors: Hidekatsu Onose; 秀勝小野瀬
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2003-08-22
Filing date: 2003-08-22
Publication date: 2005-03-17
Anticipated expiration: 2023-08-22
Also published as: JP4128117B2

Abstract

【課題】高耐圧化に好適でかつデバイス微細化に有利な構造を有し、さらにノーマリオフであってもゲート電圧の振幅を大きくできる縦型の半導体装置を提供する。
【解決手段】ｐゲート領域とゲート電極との間のコンタクト領域にｎ^＋領域を用いる。また、ｎ^＋ゲートコンタクト領域とｎ^＋ソース領域を同時に形成し、両者の不純物分布を同一とする。
【効果】プラスゲート電圧の振幅を大きくとることができ、工程を簡略化でき、ゲートに対するコンタクト抵抗が１桁程度低減でき、酸化膜厚の不均一を防止でき、電気特性も向上したユニポーラの縦型半導体装置を実現する。
【選択図】図１

Description

本発明は、接合ＦＥＴ（ＪＦＥＴ）あるいは静電誘導トランジスタ（ＳＩＴ）等の構造の改良に関する。

シリコンカーバイド（ＳｉＣ）は、絶縁破壊電界がシリコン（Ｓｉ）に比べ約１０倍大きいため、耐圧を維持するドリフト層を薄く、かつ高濃度にすることができ、損失を低減できる材料である。ＳｉＣを用いたパワー半導体素子の一つにＪＦＥＴ（Junction Field-Effect Transistor）あるいはＳＩＴ（Static Induction Transistor）がある。ＳｉＣの特長を利用したＳＩＴとして、特許文献１に開示された構造がある。すなわち、一面（ドレイン）側から順に、ドレイン電極、ｎ^＋基板ドレイン領域、ｎドリフト層、ｎ^＋ソース領域、ソース電極を備えている。そして、この他面（ソース）側に、ｐゲート領域と、ゲートコンタクト用の高濃度ｐ型領域及びゲート電極を備えた縦型半導体装置であり、このゲート電極に印加する電圧で、チャネルに拡がる空乏層を制御することにより電流をオンオフするトランジスタである。

また、非特許文献１に開示された構造も知られている。すなわち、ｎ型基板の上にゲート領域であるｐ層を形成し、その上にｎ⁻ドリフト層、更にチャネルを挟んで、ｎ^＋ドレイン領域とｎ^＋ソース領域を形成した横型半導体装置である。ｎ型基板の表面にはゲート電極を、ドレイン領域にはドレイン電極、ソース領域にはソース電極が形成されている。

特開平１０−２９４４７１号公報（図８、段落００３３）

「ｎ型基板上に作成したバックゲート４Ｈ−ＳｉＣＪＦＥＴ」第６１回応用物理学会学術講演会講演予稿集、２０００．９、北海道大学（図１ほか）

特許文献１に開示された第１の従来技術では、ユニポーラ動作をさせるために、プラス側のゲート電圧をビルトイン電圧にする必要がある。このため、ゲート電圧０Ｖでオフ状態を保持するノーマリオフの場合は電圧振幅が少なく、ゲートドライバーに対する高い電圧制御精度が要求され、また、ノイズに対して弱い等の課題がある。さらに、高濃度ｐ型ゲートコンタクト領域のための専用工程が必要であること、高濃度ｐ型領域上は酸化が早く酸化膜厚さに不均一が発生してプロセスに悪影響を及ぼすため、これらの対策が必要である。

一方、非特許文献１に開示された構造は、ゲート電極がｎ^＋基板の下側にあるため、ビルトイン電圧以上のプラス電圧をゲート電極に印加しても、ｎ^＋基板とｐゲート領域が逆バイアスとなるため、ｎ^＋ソース領域とｐゲート領域間の電位差はビルトイン電圧より低くなる。従ってノーマリオフの場合であってもゲート電圧の振幅を大きく取れるという利点がある。しかしながらドレインとソースが同一面上にあり、電流が横方向に流れる横型半導体であるため、高耐圧化に不向きであり、デバイスの微細化によるオン抵抗低減には不利な構造である。

本発明の目的は、高耐圧化に好適であり、かつデバイス微細化に有利な構造を有し、さらにノーマリオフであってもゲート電圧の振幅を大きくできる半導体装置を提供することである。

本発明はその一面において、縦型のＪＦＥＴあるいはＳＩＴにおいて、ｐ（又はｎ）ゲート領域とゲート電極との間に、ｎ^＋（又はｐ^＋）導電型のゲートコンタクト領域を設けたことを特徴とする。

本発明は他の一面において、窒素を選択的にイオン注入し、ゲートコンタクト領域とソース領域を同時に形成し、ｎ^＋（又はｐ^＋）ゲートコンタクト領域とｎ^＋（又はｐ^＋）ソース領域の不純物分布を略同一としたことを特徴とする。

また、本発明は他の一面において、個々のユニットのゲート電極を絶縁膜で被覆し、複数のユニット上に形成された共通の引出し用電極とソース電極とを直接接触させたことを特徴とする。

さらに、本発明は他の一面において、個々のユニットのソース電極とゲート電極を同一の金属を用いて同時に形成することにより、ソース電極とゲート電極のコンタクト抵抗とシート抵抗を略同一としたことを特徴とする。

本発明はさらに他の一面において、バンドギャップが２．０ｅＶ以上の半導体基体を用いた縦型の半導体装置において、ゲートコンタクト領域をソース領域と同じ導電型ｎ（又はｐ）としたことを特徴とする。

ここで、バンドギャップが２．０ｅＶ以上の半導体としては、シリコンカーバイド（ＳｉＣ）のほか、窒素ガリウム（ＧａＮ）、アルミ窒素ガリウム（ＡｌＧａＮ）、ダイヤモンド（Ｃ）あるいは窒化ホウ素等が考えられる。

このように、ｐ（又はｎ）ゲート領域とゲート電極とのコンタクト領域にｎ^＋（又はｐ^＋）導電型を用いたことにより、ビルトイン電圧以上のプラス電圧をゲート電極に印加しても、ｎ^＋（又はｐ^＋）ゲートコンタクト領域とｐ（又はｎ）ゲート領域が逆バイアスとなる。このため、ｎ^＋（又はｐ^＋）ソース領域とｐ（又はｎ）ゲート領域間の電位差はビルトイン電圧を超えることはなく、ｐ（又はｎ）ゲート領域からホールが注入されることはない。従って、チャネル幅を微細化することでノーマリオフを実現させた場合であっても、ゲート電圧の振幅をビルトイン電圧より大きく取ることができる。

また、ｎ^＋（又はｐ^＋）ゲートコンタクト領域とｎ^＋（又はｐ^＋）ソース領域を同時に形成した場合には、工程を簡略化することが可能となる。しかも、これらの不純物分布を同一とすることにより、両者間の合わせ精度の問題がなく、ユニット幅をより狭めることが可能となる。

さらに、複数ユニットのゲート電極を絶縁膜で被覆し、複数のユニット上に形成された共通の引出し用電極とソース電極とを直接接触させた場合には、ソース電極面積を大きくとりソース抵抗を低減でき、デバイス全体のオン抵抗低減を図ることができる。

ｐ型ＳｉＣでは電極とのコンタクト抵抗が大きいため、ゲート抵抗が高くなり、スイッチング動作に不均一が生じやすい。これに対し個々のユニットのソース電極とゲート電極を同一の金属を用いた場合には、これらを同時に形成して、コンタクト抵抗とシート抵抗を略同一とすることにより、ゲートのコンタクト抵抗もソースのコンタクト抵抗と同じレベルまで低減でき、動作の不均一化を抑制することが可能である。

以下、本発明の実施例を図を参照して詳細に説明する。

図１は本発明の第１の実施例であり、縦型ＳＩＴの断面構造である。図において、１０はドレイン領域である４Ｈ−ＳｉＣ製のｎ^＋基板、１４はｎ⁻ドリフト層、１２はｎ^＋ソース領域、１３はｐゲート領域、１６はゲートコンタクト用の高濃度ｎ型領域である。また、２１はドレイン電極、２２はソース電極、２３はゲート電極である。本実施例では、ｎ^＋基板１０上にエピタキシャル成長によりｎ⁻ドリフト層１４を形成した。濃度は２×１０^１６ｃｍ^−３、厚みは７．５μｍである。続いてＡｌを選択的にイオン注入してｐゲート領域１３を形成した。ｐゲート領域深さは１．５μｍ、ピーク濃度は５×１０^１８ｃｍ^−２である。チャネル幅であるｐゲート領域１３の間隔は０．５μｍとした。窒素を選択的にイオン注入することで、ｎ^＋ソース領域１２とｎ^＋ゲートコンタクト領域１６を同時に形成した。深さは０．３μｍ、ピーク濃度は１×１０^２０ｃｍ^−２である。従来、ゲートコンタクト領域がｐ型であったため、ゲートコンタクト領域とソース領域は別個に形成する必要があった。これに対して本実施例のように、ゲートコンタクト領域をｎ型とすることで工程を簡略化することが可能となるとともに、層間合わせが不要となるためユニット幅をより狭めることができた。さらに、ソース電極２２とゲート電極２３に同一の金属を用いることができ、かつゲート領域へのコンタクト抵抗をｎ^＋ソース領域１２へのコンタクト抵抗と同様にできるという効果があった。本実施例では電極としてＮｉを用いた。Ｍｏでも同様に電極として用いることが可能である。

本実施例のように、ｐゲート領域１３のコンタクト領域として、ｎ^＋ソース領域１２と同時に形成するｎ^＋ゲートコンタクト領域１６を設けた構造とすることにより、ゲート電圧がビルトイン電圧の２．５Ｖを超えてもｐゲート領域１３からのホールの注入が生ずることはなかった。従来の縦型半導体装置では、ゲートに印加できる電圧は２．５Ｖが限度であった。これに対し、この実施例においては、ゲートに５Ｖを印加した状態でも、ゲート電流が０．１ｍＡ／ｃｍ^２より少ない状態でユニポーラ動作をさせることができ、耐圧６００Ｖ、オン抵抗２ｍΩ・ｃｍ^２を実現できた。

図２は、本発明の第２の実施例による縦型ＳＩＴの概略を説明する斜視図である。図１と同一構成要素には同一符号を付け、重複説明は避ける。本実施例では第１の実施例に示したＳＩＴをユニットとして、２つ並列に並べて形成したものである。複数のユニットを配置する場合、ソース電極とゲート電極の引出しが問題となる。特に、ソース抵抗は素子のオン抵抗に直結しているため、ソース電極の抵抗は限りなく低いことが望ましい。このため本実施例では、ソース電極を２層構造とし、第１の実施例に記載のソース電極２２の上部に、複数のユニットにまたがって共通に形成された引出し用ソース電極２２１を設けた。材質はＡｌである。ゲート電極２３との短絡を防ぐため、本実施例ではゲート電極２３とソース電極２２及び引出し用ソース電極２２１との間に絶縁膜２０を設けることで、引出し用ソース電極２２１はゲート電極２３には直接接することがないようにした。すなわち、絶縁膜２０は、引出し用ソース電極２２１の領域では、ゲート電極２３の上面一帯を覆うように形成した。絶縁膜２０の材料としては、本実施例では熱酸化膜とＣＶＤ酸化膜の多層構成とした。

図３は、ｎ^＋ソース領域１２及びソース電極２２とｐゲート領域１３及びゲート引出し電極２３１の関係を明らかにするため、図２におけるｎ^＋ソース領域１２の中央で縦に切断して側面を露出させた断面斜視図である。半導体内部においては、全てのｐゲート領域１３は連結しており、全ユニットのｎ^＋ソース領域１２は周囲をｐゲート領域１３で囲まれ、直接各ユニットのｎ^＋ソース領域１２同士が接触することがないように分離されている。半導体表面においては、各ユニットのソース電極２２は、前述したように上面周囲を絶縁膜２０で囲まれており、引出し用ソース電極２２１を介して互いに接触する構造である。さらに、全てのゲート電極１３は連結しており、ゲート電極２３は絶縁膜２０に設けられた所定の領域で引出し用ゲート電極２３１に接している。引出し用ゲート電極２３１と引出し用ソース電極２２１は絶縁膜で完全に分離されている。引出し用ゲート電極２３１の下部にもｐゲート領域１２とｎ^＋ゲートコンタクト領域１６が形成されている。従来ｐゲート用ゲートコンタクト領域は高濃度ｐであり、ＳｉＣの場合はＡｌのイオン注入で形成される。しかしながら高ドーズが必要であり、イオン注入後の欠陥回復・活性化アニール処理を施しても欠陥が十分回復せず、その結果として熱酸化処理をした場合に酸化速度に違いを生じ、酸化膜厚さの不均一やその後の工程への悪影響を及ぼし、ソース／ゲート間の絶縁不良を生じやすいといった問題があった。これに対し本実施例のように高濃度ゲートコンタクト領域をｎ型とすることで、高濃度ｐ型領域形成で生じた問題を回避できるため、絶縁不良の頻度を大幅に少なくすることができた。

図４と図５は、本発明の第３の実施例による縦型トレンチＳＩＴの概略を説明する斜視図であり、図５は、図３と同様に異なる位置で断面した斜視図である。両図において、図１〜図３と同一構成要素には同一符号を付け、重複説明は避ける。トレンチ底部並びに側壁部に、Ａｌイオン注入でｐゲート領域１３を形成し、かつトレンチ底部のｐゲート領域１３内にはゲートコンタクト用のｎ^＋領域１６を窒素のイオン注入で形成した。その後、ソース電極２２とゲート電極２３を形成した。本実施例ではどちらもＮｉを使用した。その後、絶縁膜でトレンチを溝埋めし、ソース電極上とゲート引出し部上の絶縁膜を開口し、前面にＡｌを形成後パターニングして分離し、引出しソース電極２２１と引出しゲート電極２３１とした。トレンチ側壁へのｐゲート領域１３は、斜めイオン注入の手法で形成した。ｎ^＋ソース領域１２とｎ^＋ゲートコンタクト領域１６の形成方法には２種類ある。第一は、ｎ⁻ドリフト層１４表面にイオン注入もしくはエピタキシャル成長によりｎ^＋ソース領域１２を形成後、トレンチ溝を形成する。ｐゲート領域１３をＡｌイオン注入で形成後窒素のイオン注入でｎ^＋ゲートコンタクト領域１６を形成する方法である。トレンチ側壁への窒素の注入を防止するためには、ｐゲート領域形成後マスキング層を形成することが望ましい。第二は、ｎ⁻ドリフト層１４にトレンチ溝を形成し、ｐゲート領域１３をＡｌイオン注入で形成する。その後、トレンチ側壁にマスキング層を形成し各ユニット全面にマスクなしで窒素をイオン注入し、ｎ^＋ソース領域１２とｎ^＋ゲートコンタクト領域１６を同時に形成する方法である。本実施例では、ｎ^＋領域形成を一回で済ませることができるため、第二の手法を採用した。

この第３の実施例によれば、抵抗の低い良好なゲートコンタクト領域を形成でき、かつ第１，２実施例と同様に、ゲート電圧をビルトイン電圧より高くしてもホールの注入は起こらなかった。ゲートに５Ｖを印加した状態でもゲート電流が０．１ｍＡ／ｃｍ^２より少ない状態でユニポーラ動作させることができた。これにより耐圧６００Ｖ、オン抵抗１ｍΩ・ｃｍ^２を実現することができた。なお、従来の横型半導体装置では、オン抵抗５ｍΩ・ｃｍ^２、従来の縦型半導体装置ではオン抵抗３ｍΩ・ｃｍ^２であった。

以上の本発明の実施例によれば、（１）ｐゲート領域内にコンタクト用ｎ^＋領域を設けて電極とコンタクトを形成するため、ゲート／ソース間がｎｐｎトランジスタとなり、プラスゲート電圧の振幅を大きくとることができる。また、（２）ゲートコンタクト領域とソース領域を同時に形成できるため工程を簡略化できる。加えて、（３）ＳｉＣではｐ型よりｎ型のシート抵抗が低く、ゲートに対するコンタクト抵抗が１桁程度低減するという効果がある。さらには酸化膜厚の不均一化を防止できるため、その後のホト精度が向上し、より微細化を図ることができるため、電気特性も向上するという効果がある。

図６は、本発明の第４の実施例による半導体装置の概略を説明する断面図である。この実施例が図１と異なるところは、全ての導電型を逆にしたことである。図において、６１０はドレイン領域である４Ｈ−ＳｉＣ製のｐ^＋基板、６１４はｐ⁻ドリフト層、６１２はｐ^＋ソース領域、６１３はｎゲート領域、６１６はゲートコンタクト用の高濃度ｐ型領域である。また、６２１はドレイン電極、６２２はソース電極、６２３はゲート電極である。本実施例では、ｐ^＋基板１０上にエピタキシャル成長によりｐ⁻ドリフト層６１４を形成した。濃度は２×１０^１６ｃｍ^−３、厚みは７．５μｍである。続いて、Ａｌを選択的にイオン注入してｎゲート領域６１３を形成した。ｎゲート領の域深さは１．５μｍ、ピーク濃度は５×１０^１８ｃｍ^−２である。チャネル幅であるｎゲート領域６１３の間隔は０．５μｍとした。窒素を選択的にイオン注入することで、ｐ^＋ソース領域６１２とｐ^＋ゲートコンタクト領域６１６を同時に形成した。深さは０．３μｍ、ピーク濃度は１×１０^２０ｃｍ^−２である。

本実施例においても、ゲートコンタクト領域をｐ型とすることで、ソース領域６１２とゲートコンタクト領域６１６を同時に形成でき、工程を簡略化できるとともに、層間合わせが不要となるため、ユニット幅をより狭めることができる。さらに、ソース電極６２２とゲート電極６２３に同一の金属を用いることができ、かつゲート領域へのコンタクト抵抗をｐ^＋ソース領域６１２へのコンタクト抵抗と同様にできる効果がある。

本実施例のように、ｎゲート領域６１３のコンタクト領域として、ｐ^＋ソース領域６１２と同時に形成するｐ^＋ゲートコンタクト領域１６を設けた構造とすることにより、ゲート電圧がビルトイン電圧の２．５Ｖを超えてもｎゲート領域６１３からのホールの注入が生ずることはなかった。この実施例においても、ゲートに５Ｖを印加した状態でも、ゲート電流が０．１ｍＡ／ｃｍ^２より少ない状態でユニポーラ動作をさせることができ、耐圧６００Ｖ、オン抵抗２ｍΩ・ｃｍ^２を実現できた。

以上の実施例の構成を要約すると次の通りである。まず、シリコンカーバイド（ＳｉＣ）製のバンドギャップが２．０ｅＶ以上の第一導電型ｎ（又はｐ）の半導体基体１０（又は６１０）を用意し、この基体１０（又は６１０）の一面にドレイン電極２１（又は６２１）を形成する。次に、前記基体の他の面に第一導電型ｎ（又はｐ）のドリフト層１４（又は６１４）を形成し、このドリフト層の表面にソース領域１２（又は６１２）及びソース電極２２（又は６２２）を形成する。また、前記ドリフト層１４（又は６１４）の表面側には、ゲート領域１３（又は６１３）をも形成し、このゲート領域にゲートコンタクト領域１６（又は６１６）を形成し、ゲート電極２３（又は６２３）を接合して縦型の半導体装置を構成する。この縦型の半導体装置において、前記ゲートコンタクト領域１６（又は６１６）を、ソース領域１２（又は６１２）と同じ導電型である第一導電型ｎ（又はｐ）としたものである。

本発明の第１の実施例による半導体装置の概略を説明する断面図。本発明の第２の実施例による半導体装置の概略を説明する斜視図。本発明の第２の実施例による半導体装置を異なる位置で断面した斜視図。本発明の第３の実施例による半導体装置の概略を説明する斜視図。本発明の第３の実施例による半導体装置を異なる位置で断面した斜視図。本発明の第４の実施例による半導体装置の概略を説明する断面図。

符号の説明

１０…ｎ^＋基板、１２…ｎ^＋ドレイン領域、１３…ｐゲート領域、１４…ｎ⁻ドリフト層、１６…ｎ^＋ゲートコンタクト領域、２０…絶縁膜、２１，６２１…ドレイン電極、２２，６２２…ソース電極、２２１…引出し用ソース電極、２３，６２３…ゲート電極、２３１…引出し用ゲート電極、２３２…溝部、６１０…ｐ^＋基板、６１２…ｐ^＋ドレイン領域、６１３…ｎゲート領域、６１４…ｐ⁻ドリフト層、６１６…ｐ^＋ゲートコンタクト領域。

Claims

半導体の第一導電型ｎ（又はｐ）の一面に形成されたドレイン電極と、前記半導体の他面に形成された第一導電型ｎ（又はｐ）のソース領域と、このソース領域に接合したソース電極と、前記半導体の他面側に形成された第二導電型ｐ（又はｎ）のゲート領域と、このゲート領域に隣接するゲート電極を備えた縦型の半導体装置において、前記ゲート領域と前記ゲート電極との間に第一導電型ｎ（又はｐ）のゲートコンタクト領域を備えたことを特徴とする半導体装置。
請求項１において、前記ゲートコンタクト領域と前記ソース領域は、窒素を選択的にイオン注入し、同時に形成したことを特徴とする半導体装置。
請求項１において、前記ゲートコンタクト領域と前記ソース領域は、略同一の不純物分布を有することを特徴とする半導体装置。
請求項１において、前記ソース電極と前記ゲート電極は同一の金属で構成され、これら両電極は略同一のコンタクト抵抗値及びシート抵抗値を有することを特徴とする半導体装置。
請求項１において、複数並列に形成された前記半導体と、前記ソース電極と前記ゲート電極との間にそれぞれ形成されかつ前記ゲート電極上を覆うように形成された絶縁膜と、複数の前記ソース電極に接合した共通の引出し用ソース電極を備えたことを特徴とする半導体装置。
請求項１において、複数並列に形成された前記半導体と、前記ソース電極と前記ゲート電極との間にそれぞれ形成されかつ前記ゲート電極上を覆うように形成された絶縁膜と、複数の前記ゲート電極に接合した共通の引出し用ソース電極を備えたことを特徴とする半導体装置。
請求項１において、前記ソース領域よりも深く形成された複数の溝と、これらの溝の側壁と底面を覆う第二導電型の前記ゲート領域と、前記溝の底部に埋め込まれたゲート電極と、前記ゲート領域と前記ゲート電極との間に形成された第一導電型の前記ゲートコンタクト領域を備えたことを特徴とする半導体装置。
バンドギャップが２．０ｅＶ以上の第一導電型ｎ（又はｐ）の基体と、この基体の一面に形成されたドレイン電極と、前記基体の他の面に形成された第一導電型ｎ（又はｐ）のドリフト層と、このドリフト層の表面に形成されたソース領域と、このソース領域に形成されたソース電極と、前記ドリフト層の表面側に形成されたゲート領域と、このゲート領域に形成されたゲートコンタクト領域と、このゲートコンタクト領域に接合されたゲート電極を備えた縦型の半導体装置において、前記ゲートコンタクト領域を第一導電型ｎ（又はｐ）としたことを特徴とする半導体装置。
請求項８において、前記ゲートコンタクト領域と前記ソース領域は、窒素を選択的にイオン注入し、同時に形成したことを特徴とする半導体装置。
請求項８において、前記ゲートコンタクト領域と前記ソース領域は、略同一の不純物分布を有することを特徴とする半導体装置。
請求項８において、前記ソース電極と前記ゲート電極は同一の金属で構成され、これら両電極は略同一のコンタクト抵抗値及びシート抵抗値を有することを特徴とする半導体装置。
請求項８において、複数並列に配置された前記半導体装置と、前記ソース電極と前記ゲート電極との間にそれぞれ形成されかつ前記ゲート電極上を覆うように形成された絶縁膜と、複数の前記ソース電極に接合した共通の引出し用ソース電極を備えたことを特徴とする半導体装置。
請求項８において、複数並列に配置された前記半導体装置と、前記ソース電極と前記ゲート電極との間にそれぞれ形成されかつ前記ゲート電極上を覆うように形成された絶縁膜と、複数の前記ゲート電極に接合した共通の引出し用ソース電極を備えたことを特徴とする半導体装置。
請求項８において、前記ソース領域よりも深く形成された複数の溝と、これらの溝の側壁と底面を覆う第二導電型の前記ゲート領域と、前記溝の底部に埋め込まれたゲート電極と、前記ゲート領域と前記ゲート電極との間に形成された第一導電型の前記ゲートコンタクト領域を備えたことを特徴とする半導体装置。
シリコンカーバイド（ＳｉＣ）製の第一導電型ｎ（又はｐ）の基板と、この基体の一面に形成されたドレイン電極と、前記基体の他の面に形成された第一導電型ｎ（又はｐ）のドリフト層と、このドリフト層の表面に形成されたソース領域と、このソース領域に接合したソース電極と、第二導電型ｐ（又はｎ）のゲート領域と、このゲート領域に隣接するゲート電極を備えた縦型の半導体装置において、前記ゲート領域と前記ゲート電極との間に第一導電型ｎ（又はｐ）のゲートコンタクト領域を備えたことを特徴とする半導体装置。
請求項１５において、前記ゲートコンタクト領域と前記ソース領域は、窒素を選択的にイオン注入し、同時に形成したことを特徴とする半導体装置。
請求項１５において、前記ゲートコンタクト領域と前記ソース領域は、略同一の不純物分布を有することを特徴とする半導体装置。
請求項１５において、複数並列に配置された半導体装置と、前記ソース電極と前記ゲート電極との間に形成されかつ前記ゲート電極上を覆うように形成された絶縁膜と、複数の前記ソース電極に接合した共通の引出し用ソース電極を備えたことを特徴とする半導体装置。
請求項１５において、前記ソース電極と前記ゲート電極のコンタクト抵抗値及びシート抵抗値が略同一であることを特徴とする半導体装置。
請求項１５において、前記ソース領域よりも深く形成された複数の溝と、これらの溝の側壁と底面を覆う第二導電型の前記ゲート領域と、前記溝の底部に埋め込まれたゲート電極と、前記ゲート領域と前記ゲート電極との間に形成された第一導電型の前記ゲートコンタクト領域を備えたことを特徴とする半導体装置。