CN101572546A - 用于单粒子瞬变(set)加固的差分压控振荡器(vco)电路结构 - Google Patents

用于单粒子瞬变(set)加固的差分压控振荡器(vco)电路结构 Download PDF

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张民选
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陈吉华
陈怒兴
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李俊丰
肖海鹏
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石大勇
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本发明公开了一种单粒子瞬变(SET)加固的差分压控振荡器(VCO)结构。为了提高常规对称负载压控振荡器(VCO)结构的抗单粒子瞬变(SET)能力，对电路进行了两点改进：第一，把所有延迟单元的尾电流管漏极Vp短接在一起，提高了压控振荡器(VCO)电路对单粒子瞬变(SET)效应的免疫能力；第二，将对称负载中两个二极管连接PMOS管交叉耦合连接，以保证Vp短接后压控振荡器(VCO)结构的输出仍然具有差分特性。改进后的压控振荡器(VCO)的单粒子瞬变(SET)敏感性大为降低，本发明可有效提高抗单粒子瞬变(SET)能力，同时还具有结构简单、工作频率高和线性度好的特性。

Description

用于单粒子瞬变(SET)加固的差分压控振荡器(VCO)电路结构
技术领域
本发明主要涉及到单粒子瞬变(SET)加固锁相环电路中的压控振荡器(VCO)设计领域，特指一种用于单粒子瞬变(SET)加固的差分压控振荡器(VCO)电路结构。
背景技术
压控振荡器(Voltage-controlled-Oscillator，VCO)主要用于时钟产生、倍频和频率综合等电路。在辐射环境中，例如卫星运行的轨道空间，带有压控振荡器(VCO)电路模块的电子设备极易受单粒子效应的影响。单粒子瞬变，是一种由高能粒子轰击电路的敏感结点引发的效应，由于轰击后粒子能量沉积导致碰撞电离，电离出的电子-空穴对在晶体管电场和浓度梯度的作用下被传输和收集，使得输出电压或电流产生暂时性波动，从而导致PLL产生错误的时钟信号。
对于常规对称负载延迟单元(如图1所示)，当高能粒子轰击差分延迟单元的PMOS管M5、M6、M3或M4的漏极时，高能粒子会在其整个穿越径迹上使MOS管的漏极发生碰撞电离从而产生电子-空穴对，电子-空穴对在PMOS管中的电场和浓度梯度的作用下被传输和收集，导致压控振荡器(VCO)的差分输出节点OUT+或OUT-的电压瞬时急剧上升，使压控振荡器(VCO)输出时钟超前于参考时钟，从而产生相位差；反之，当高能单粒子轰击差分延迟单元的中NMOS管M1或M2的漏极时，高能粒子同样会使MOS管的漏极发生碰撞电离同时产生电子-空穴对，电子-空穴对在NMOS管中的电场和浓梯度的作用下被传输和收集，造成压控振荡器(VCO)的差分输出节点OUT+或OUT-的电压瞬时迅速下降，导致压控振荡器(VCO)输出时钟滞后于PFD的参考时钟，同样也会产生相位差。
发明内容
本发明要解决的问题在于：针对现有技术存在的技术问题，本发明提供一种结构简单、工作频率高和线性度好的用于单粒子瞬变(SET)加固的差分压控振荡器(VCO)结构。
为了提高压控振荡器(VCO)的抗单粒子瞬变(SET)能力，本发明提出了一种单粒子瞬变(SET)加固压控振荡器(VCO)结构(如图4所示)，其由N
个差分延迟单元级联组成。该结构通过把每个延迟单元的电流源管M7的漏极Vp短接在一起。首先，增大了Vp结点的电容，使Vp的电压不易波动，电压和电流都更为稳定；其次，压控振荡器(VCO)中单粒子瞬变(SET)导致的电流改变为N个延迟单元分担，可明显降低每个压控振荡器VCO中的SET响应；第三，由于多个电流源短接到一起而提高了恢复电流，减小了恢复时间。此外，为保证压控振荡器(VCO)的差分输出特性，将对称负载结构中二极管连接的PMOS管M5和M6以交叉耦合的方式连接起来(如图3所示)。
抗单粒子瞬变(SET)能力是指电子设备对辐射效应具有免疫力，在辐射环境中不会改变电气特性的能力。如果一个电子设备被高能量粒子轰击时，其功能特性没有被改变，则可以说该电子设备具有抗SET能力。因此，本发明提出的差分压控振荡器(VCO)结构比对称负载压控振荡器(VCO)结构具有更好的抗单粒子瞬变(SET)能力。
为实现上述技术问题，本发明提出的解决方案为：一种用于辐射加固压控振荡器的差分压控振荡器(VCO)结构，其环路特征在于：第一个差分延迟单元的差分输入IN+和IN-分别接第N个差分延迟单元的差分输出OUT-和OUT+，第二个至第N个差分延迟单元的差分输入IN+和IN-分别接前一个差分延迟单元的差分输出OUT+和OUT-，每个差分延迟单元的控制电压都接接控制电压Vcont端口，并且把每个延迟单元的电流源管M7的漏极Vp短接在一起，从而组成环形差分压控振荡器(VCO)结构。其差分延迟单元特征在于：它包括第一NMOS管M1、第二NMOS管M2、第三NMOS管M7、第一PMOS管M3、第二PMOS管M4、第三PMOS管M5、第四PMOS管M6，其中第一NMOS管M1和第二NMOS管M2组成差分对管，其栅极分别接差分输入IN+和IN-，漏极分别接差分输出节点OUT-和OUT+，第三个NMOS管M7为尾电流源，其栅极接Vb，主要是保证电流源电流在M1和M2之间周期性的分配。用于控制差分延迟的第一PMOS管M3和第二PMOS管M4接在差分输出节点OUT-、OUT+和电源电压VDD之间，栅极都接控制电压，交叉耦合的第三PMOS管M5和第四PMOS管M6漏极分别接差分输出OUT-和OUT+，栅极分别接差分输出OUT+和OUT-，第一PMOS管M3和第三PMOS管M5并联组成延迟单元的复合负载，第二PMOS管M4和第四PMOS管M6并联组成复合负载。
与现有技术相比，本发明的优点在于：
1、降低了压控振荡器(VCO)对单粒子瞬变(SET)的敏感性。与对称负载差分压控振荡器(VCO)结构相比，本发明的所有延迟单元电流源的漏极短接，提高了对单粒子瞬变(SET)的抑制能力。
2、提高了工作频率。与对称负载差分延迟单元相比，本发明采用正反馈形式的交叉耦合对连接方式，减小了OUT+和OUT-的跳变时间，提高了压控振荡器(VCO)的工作频率。
3、提高电流源的稳定性。与对称负载差分延迟单元相比，本发明采用Vp短接在一起，增大了电流源的漏极对地电容，降低了该节点电压的抖动。
附图说明
图1是对称负载延迟单元电路结构示意图；
图2是对称负载压控振荡器(VCO)结构示意图；
图3是本发明差分延迟单元电路结构示意图；
图4是本发明差分压控振荡器(VCO)结构示意图；
具体实施方式
以下将结合附图和具体实施例对本发明做进一步详细说明。
如图4所示，本发明用于抗单粒子瞬变(SET)加固压控振荡器的差分压控振荡器(VCO)结构，它由多个差分延迟单元组成，所有延迟单元的尾电流源管M7的漏极Vp都短接在一起。其延迟单元的结构如图3所示，它包括第一NMOS管M1、第二NMOS管M2、第三NMOS管M7、第一PMOS管M3、第二PMOS管M4、第三PMOS管M5、第四PMOS管M6。其中，第一NMOS管M1和第二NMOS管M2组成差分对管，其栅极分别接差分输入IN+和IN-，交叉耦合的MOS管M5和M6漏极分别接差分输出OUT-和OUT+，栅极分别接差分输出OUT+和OUT-，从而保证在Vp短接在一起时压控振荡器(VCO)输出的差分特性。用来进行延迟控制第一PMOS管M3和第二PMOS管M4接在差分输出节点OUT-、OUT+和电源电压VDD之间，电压Vcont连接第一PMOS管M3和第二PMOS管M4的栅极。当高能量粒子轰击PMOS管的漏极或NMOS管的漏极时，输出节点的电压发生瞬间抖动，导致差分输入管的导通电流增大了ΔIDS，但是由于电流源的电流比Vp短接前大很多，从而降低了ΔIDS对压控振荡器(VCO)输出的影响。
工作原理：对于差分延迟：当OUT+由低电平向为高电平跳变时，第三PMOS管M5
逐渐被关断，流经第三PMOS管的M5的电流降低，而第一NMOS管M1对OUT-的放电能力开始时不变，从而加速OUT-向低电平跳变；OUT-电势的降低反过来又增大了第六PMOS管的电流，从而加速了OUT+节点向高电平跳变。
对于单粒子瞬变(SET)加固的差分压控振荡器(VCO)：在没有把电流源管M7的漏极短接时，单个延迟单元发生单粒子瞬变(SET)时，其消耗沉积电荷的能力由该延迟单元本身的电流大小决定；而短接后，单个延迟单元发生SET时，对SET的响应由原来的一个延迟单元的电流大小决定变为有N个延迟单元共同决定，Vp对SET的敏感性降低，该节点的电压和电流比较稳定，从而提高了压控振荡器(VCO)的抗单粒子瞬变(SET)能力。

Claims (2)

1、一种用于单粒子瞬变(SET)加固的差分压控振荡器(VCO)结构，由N个差分延迟单元级联而成，环路特征在于：第一个差分延迟单元的差分输入(IN+)和(IN-)分别接第N个差分延迟单元的差分输出(OUT-)和(OUT+)，第二个至第N个延迟单元的差分输入(IN+)和(IN-)分别接前一个延迟单元的差分输出(OUT+)和(OUT-)，控制电压(Vcont)接入每个差分延迟单元的(Vcont)端口，所有延迟单元的电流源管(M7)的漏极(Vp)短接在一起，从而组成环形差分VCO结构。
2、根据权利要求1用于形成SET加固压控振荡器(VCO)的差分延迟单元，其特征在于：它包括第一NMOS管(M1)、第二NMOS管(M2)、第三NMOS管(M7)、第一PMOS管(M3)、第二PMOS管(M4)、第三PMOS管(M5)、第四PMOS管(M6)，其中第一NMOS管(M1)和第二NMOS管(M2)组成差分对管，其栅极分别接差分输入(IN+)和(IN-)，漏极分别接差分输出节点(OUT-)和(OUT+)，第三个NMOS管(M7)为尾电流源，其栅极接(Vb)，主要是保证电流源电流在(M1)和(M2)之间周期性的分配，用于控制差分延迟的第一PMOS管(M3)和第二PMOS管(M4)接在差分输出节点(OUT-)、(OUT+)和电源电压VDD之间，栅极都接控制电压，交叉耦合的第三PMOS管(M5)和第四PMOS管(M6)漏极分别接差分输出(OUT-)和(OUT+)，栅极分别接差分输出(OUT+)和(OUT-)，第一PMOS管(M3)和第三PMOS管(M5)并联组成延迟单元的复合负载，第二PMOS管(M4)和第四PMOS管(M6)并联组成复合负载。
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