CN102082568B

CN102082568B - 一种抗单粒子瞬态电路

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Publication number: CN102082568B
Application number: CN2010105482089A
Authority: CN
Inventors: 王亮; 岳素格; 赵元富
Original assignee: China Aviation Airspace Spaceflight Technology Group Co No9 Academy No772 Research Institute; Mxtronics Corp
Current assignee: China Aviation Airspace Spaceflight Technology Group Co No9 Academy No772 Research Institute; Mxtronics Corp
Priority date: 2010-11-17
Filing date: 2010-11-17
Publication date: 2012-08-22
Anticipated expiration: 2030-11-17
Also published as: CN102082568A

Abstract

本发明提出了一种抗单粒子瞬态电路，实现方式为：将互补CMOS逻辑门的P网络和N网络的输入分开，形成互为冗余的P输入和N输入，在P网络和N网络之间***一对串联的PMOS管和NMOS管，这对***的PMOS和NMOS的栅极端分别加恒定的偏置电压，形成互为冗余的两个输出结点P输出和N输出。本发明电路具有抗单粒子瞬态能力强且结构简单、功耗低等优点，适用于数字逻辑电路、时序电路和存储电路中。

Description

一种抗单粒子瞬态电路

技术领域

本发明涉及一种电路，尤其涉及一种能抗单粒子瞬态的电路。

背景技术

高能质子或高能中子撞击原子核产生的辐射以及宇宙射线中的重核粒子都能引起电路状态的改变，如组合逻辑中的瞬态、存储类单元的位翻转等，这种效应是单个粒子作用的结果，通常称为单粒子效应。单粒子效应可分为单粒子翻转(SEU)、可恢复的单粒子闩锁(SEL)、单粒子瞬态(SET)等单粒子软错误，同时，还包括有单粒子烧毁(SEB)、单粒子栅击穿(SEGR)、不可恢复的单粒子闩锁(SEL)等硬错误。

图1所示为传统的互补CMOS逻辑门结构，它由P网络12、N网络13、电源11和地10构成，P网络12和N网络13分别由PMOS逻辑和NMOS逻辑组成，且在逻辑上互为对偶。传统结构的P网络12和N网络13具有共同的m个输入I1～Im，和一个共同的输出Y。当单粒子瞬态发生时，可能导致输出Y产生一个“高-低-高”或一个“低-高-低”瞬态脉冲，根据脉冲的特性和下一级电路的结构，该脉冲可能被掩蔽、衰减或被传播下去。随着集成电路特征尺寸的不断缩小，且集成电路的电源电压随着特征尺寸稳步降低，瞬态脉冲在传输过程中很难被衰减；由于电路的工作速度提高，时钟频率增加，SET传播造成软错误的几率随着电路工作频率的增加而上升。组合逻辑电路的SET越来越严重，因此需要采取一定的方法来减轻SET的影响。

传统的消除抑制SET脉冲的有效方法有三模冗余和时间冗余方法。如图2所示，利用三模冗余方法，电路被一式三份，并通过多数表决电路决定最终的输出。三模冗余加多数表决可以基本消除单粒子瞬态的作用，但是会在面积和功耗上带来极高的开销(＞200％)。时间冗余通常在存储单元端实现，瞬态脉冲发生之前和之后的信号电平可以作为信号正常状态的两个来源，因此，通过恰当的延迟和采样，就可以利用多数表决判断出最终正确的输出。时间冗余比三模冗余在面积和功耗上的开销要低，但是仍然要有三路或更多的锁存单元冗余，且带来额外的速度开销。传统SET加固方法在面积、功耗或性能上存在较大的损失，本发明的电路结构能够以较小的电路开销实现抑制SET的目的。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种抗单粒子瞬态电路，以较小的电路开销，抑制单粒子瞬态脉冲产生和传播。

本发明的技术解决方案是：

一种抗单粒子瞬态电路，在由PMOS管逻辑构成的P网络和由NMOS管逻辑构成的N网络之间串联一个PMOS管和一个NMOS管；P网络和N网络在逻辑上互为对偶，P网络连接电源VDD及PMOS管的源极端，PMOS管的漏极端连接NMOS管的漏极端，NMOS管的源极端通过N网络接地，与P网络相连的PMOS管的栅极端接恒定电压VBP，恒定电压VBP使PMOS管导通且导通时的驱动能力不大于P网络导通时的驱动能力；与N网络相连的NMOS管的栅极接恒定电压VBN，恒定电压VBN使NMOS管导通且导通时的驱动能力不大于N网络导通时的驱动能力，P网络和N网络均有m个输入端，m为1到8之间的自然数，P网络与PMOS管的相连结点A处输出信号YP，N网络与NMOS管的相连结点B处输出信号YN，A和B为两个互为冗余的输出结点。

所述与P网络相连的PMOS管的栅极端接地。

所述与N网络相连的NMOS管的栅极端连接电源VDD。

一种抗单粒子瞬态电路，将权利要求1所述的一种抗单粒子瞬态电路进行级联时，前级电路的输出YP连接到后级电路的P网络的任一输入端，前级电路的输出YN连接到后级电路的N网络的任一输入端。

本发明与现有技术相比的优点在于：

(1)本发明的电路，通过在互补CMOS逻辑门的P网络和N网络之间***串联的PMOS管和NMOS管，形成新结构的CMOS逻辑门，并使新结构的逻辑门具有两个互为冗余的输出结点A和B。串联的PMOS管和NMOS管的栅极分别接在电压VBP和VBN，这样的偏置电压保证PMOS管和NMOS管导通且驱动能力分别不大于P网络和N网络的驱动能力。这样的结构保证在单粒子瞬态发生在A和B其中一个结点时，另外一个输出结点不受影响，从而单粒子瞬态不会传播到后一级电路中。本发明的电路，由于在结构上只增加了2个晶体管，因此和现有单粒子瞬态加固技术相比，具有实现方便、面积小、功耗低等优点。本发明的电路有利于提高集成电路集成度，减低电路功耗，适合用于数字组合逻辑电路、时序电路和存储电路中。

(2)本发明的电路，串联的PMOS管和NMOS管的栅极分别接地和电源VDD，由于在电路中电源VDD和地不需要额外的偏置电路产生，因此这种连接方式进一步简化了设计，并进一步降低电路的面积。

(3)本发明的电路进行级联时，前级的P输出连接到后级的P输入，前级的N输出连接到后级的N输入，这种连接方式保证发生在前级任一输出节点的单粒子瞬态不会影响到后级电路的输出，从而抑制单粒子瞬态的传播。采用这种级联方式而构成的电路能够消除单粒子瞬态，确保整个电路具有极高的抗单粒子瞬态能力。

附图说明

图1为现有常规互补CMOS电路的示意图；

图2为抗单粒子瞬态三模冗余示意图；

图3为本发明抗单粒子瞬态单级电路示意图；

图4为本发明特殊偏置的抗单粒子瞬态单级电路示意图；

图5为本发明抗单粒子瞬态电路级联示意图；

图6为抗单粒子瞬态或非门电路示意图；

图7为抗单粒子瞬态与非门和反相器级联示意图。

具体实施方式

如图3所示，为本发明电路的单级结构。该电路由电源31(VDD)、地30、P网络32、N网络33以及在P网络32和N网络33之间的PMOS管34和NMOS管35构成，P网络32分别于电源31及PMOS管34的源极端相连，且P网络32与PMOS管34的相连结点A处输出信号为YP，N网络33分别与地30及NMOS管35的源极端相连，且N网络33与NMOS管35的相连结点B处输出信号为YN，P网络32由PMOS晶体管逻辑构成，即由若干个PMOS管通过适当的串并联构成，根据实现功能的不同可能有多种连接方式，N网络33由NMOS晶体管逻辑构成，即由若干个NMOS管通过适当的串并联构成，且P网络32和N网络33在逻辑上互为对偶，P网络有m个输入端IP1～IPm，N网络有m个输入端IN1～INm，根据电路的功能，m的值在1到8之间，m为自然数，与P网络32相连的PMOS管34的栅极端接恒定电压VBP，VBP使PMOS管34导通且导通时的驱动能力不大于P网络32导通时的驱动能力，与N网络33相连的NMOS管35的栅极端接恒定电压VBN，VBN使NMOS管35导通且导通时的驱动能力不大于N网络33导通时的驱动能力，取A和B为两个互为冗余的输出结点，即结点A和B互相独立且具有相同的电平，当其中一个结点发生瞬态错误时另一个结点保持正确状态。正是由于拥有了这两个互为冗余的输出结点，才使得电路具有抗单粒子瞬态的能力。为实现上述的VBP使PMOS管34导通且导通时的驱动能力不大于P网络32导通时的驱动能力，VBN使NMOS管35导通且导通时的驱动能力不大于N网络33导通时的驱动能力，可以为VBP和VBN设置在适当的值，也可以调整PMOS管34和NMOS管35的尺寸。

如图4所示，为本发明特殊偏置的抗单粒子瞬态单级电路示意图，所述的抗单粒子瞬态电路，与P网络42相连的PMOS管44的栅极可接地，与N网络43相连的NMOS管45的栅极可接电源VDD。这是一种方便且实用的连接方式。此时PMOS管34和NMOS管35始终导通，为了实现PMOS管44导通时的驱动能力不大于P网络42导通时的驱动能力以及NMOS管45导通时的驱动能力不大于N网络43导通时的驱动能力，需要对PMOS管44和NMOS管45的尺寸进行适当调整。

如图5所示，当本发明的抗单粒子瞬态电路进行级联时，前级电路51的输出YP1连接到后级电路52的P网络53的输入端，由于后级电路52的P网络53存在多个输入端，根据所要实现的功能的不同，YP1可以连接到P网络53的任一输入端，前级电路51的输出YN1连接到后级电路52的N网络54的输入端，由于后级电路52的N网络54存在多个输入端，根据所要实现的功能的不同，YN1可以连接到N网络54的任一输入端。即保证前级的P输出YP1接到后级的P网络53的输入，前级的N输出YN1接到后级的N网络54的输入。

以图5所示的级联结构为例，说明本发明的抗单粒子瞬态电路的工作原理。假设单粒子脉冲发生在前级电路51的一个输出结点A上。当A结点只与PMOS管的源端或漏端相连时，A结点只能产生一个“低-高-低”瞬态脉冲，其中，低信号是正常信号，高信号是干扰信号。由于A点的输出YP1连接到后级电路52的P网络的输入，因此，作为干扰信号的高脉冲只可能全部或部分关闭后级电路52的P网络53，这种作用不会影响后级电路52的输出YP2和YN2。另外一方面，在A结点产生的“低-高-低”瞬态脉冲会通过前级电路51中的PMOS管57和NMOS管58向前级电路的另外一个输出结点B传播。由于正常信号为低信号，因此此时前级电路51的N网络56是导通的，B结点受到NMOS管58和N网络56的同时驱动。因为NMOS管58在栅电压VBN的偏置下保证其驱动能力不大于N网络56导通时的驱动能力，所以B结点将保持在正常的低电位，从而不影响后级电路52。因此，当单粒子瞬态发生在前级电路51的A结点时，后级电路52的输出YP2和YN2将不受影响。从而抑制了单粒子瞬态的传播。同理，当前级电路51的B结点产生“高-低-高”瞬态脉冲时，经过类似上述的分析，后级电路52的输出将不受影响。

图6给出了一个采用本发明方法实现的单级或非门的结构图。该电路的P网络由两个串联的PMOS管63和64构成，N网络由两个并联的NMOS管65和66构成。P网络和N网络在逻辑上互为对偶，这也符合互补CMOS电路的原理。P网络中的PMOS管63的源端接电源61，漏端接PMOS管64的源端，PMOS管64的漏端与PMOS管67的源端在结点A相连，NMOS管65和66共用源端和漏端，且共用的源端接地60，共用的漏端与NMOS管68的源端在结点B相连，PMOS管67漏端和NMOS管68的漏端相连，PMOS管67的栅接地60，NMOS管68的栅接电源61，取A和B作为该电路互为冗余的两个输出结点。为了实现抗单粒子瞬态的功能，PMOS管67的驱动能力应不大于PMOS管63和64串联且全部导通时的驱动能力，NMOS管68的驱动能力应不大于NMOS管65和66分别单独导通时的驱动能力。

图7为采用本发明方法实现的两级电路级联结构。其中前级电路71为一抗单粒子瞬态与非门结构，后级电路72为抗单粒子瞬态反相器结构。前级与非门71的P输出YP1连接到后级反相器72的P管73的栅极，前级与非门71的N输出YN1连接到后级反相器72的N管74的栅极。

以上几种方式只是采用本发明的技术的几个实例，利用本技术还可以实现其它的电路结构，例如，单级结构可以有更多的输入，级联结构的前后级电路可以是其它逻辑门，还可以通过首尾相连的方式实现存储类电路等。本发明抗单粒子瞬态电路已经在实际应用中取得了非常良好的抑制单粒子瞬态的效果。

本说明书中未作详细描述的内容属本领域专业技术人员的公知技术。

Claims

1.一种抗单粒子瞬态电路，其特征在于：在由PMOS管逻辑构成的P网络和由NMOS管逻辑构成的N网络之间串联一个PMOS管和一个NMOS管；P网络和N网络在逻辑上互为对偶，P网络连接电源VDD及PMOS管的源极端，PMOS管的漏极端连接NMOS管的漏极端，NMOS管的源极端通过N网络接地，与P网络相连的PMOS管的栅极端接恒定电压VBP，恒定电压VBP使PMOS管导通且导通时的驱动能力不大于P网络导通时的驱动能力；与N网络相连的NMOS管的栅极接恒定电压VBN，恒定电压VBN使NMOS管导通且导通时的驱动能力不大于N网络导通时的驱动能力，P网络和N网络均有m个输入端，m为1到8之间的自然数，P网络与PMOS管的相连结点A处输出信号YP，N网络与NMOS管的相连结点B处输出信号YN，A和B为两个互为冗余的输出结点。

2.根据权利要求1所述的一种抗单粒子瞬态电路，其特征在于：所述与P网络相连的PMOS管的栅极端接地。

3.根据权利要求1所述的一种抗单粒子瞬态电路，其特征在于：所述与N网络相连的NMOS管的栅极端连接电源VDD。

4.一种抗单粒子瞬态电路，其特征在于：将权利要求1所述的一种抗单粒子瞬态电路进行级联时，前级电路的输出信号YP连接到后级电路的P网络的任一输入端，前级电路的输出信号YN连接到后级电路的N网络的任一输入端。