CN101958713B - 一种基于三模冗余技术的set加固差分压控振荡器 - Google Patents

一种基于三模冗余技术的set加固差分压控振荡器 Download PDF

Info

Publication number
CN101958713B
CN101958713B CN 201010295620 CN201010295620A CN101958713B CN 101958713 B CN101958713 B CN 101958713B CN 201010295620 CN201010295620 CN 201010295620 CN 201010295620 A CN201010295620 A CN 201010295620A CN 101958713 B CN101958713 B CN 101958713B
Authority
CN
China
Prior art keywords
circuit
delay
difference
voting
vco
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN 201010295620
Other languages
English (en)
Other versions
CN101958713A (zh
Inventor
赵振宇
欧阳玺
陈书明
孙永节
梁斌
刘必慰
刘衡竹
陈吉华
郭阳
马卓
池雅庆
刘祥远
唐涛
张均安
段志奎
杨方杰
曾斌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National University of Defense Technology
Original Assignee
National University of Defense Technology
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National University of Defense Technology filed Critical National University of Defense Technology
Priority to CN 201010295620 priority Critical patent/CN101958713B/zh
Publication of CN101958713A publication Critical patent/CN101958713A/zh
Application granted granted Critical
Publication of CN101958713B publication Critical patent/CN101958713B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种基于三模冗余技术的SET加固差分压控振荡器，目的是将三模冗余技术应用到差分VCO电路，有效降低差分VCO对SET的敏感程度。本发明由三个延迟电路、两个表决电路组成；三个延迟电路和两个表决电路分别组成三个环路，两个表决电路的输出接回三个延迟电路对应的差分输入，强制三个环路的振荡相位达到一致；延迟电路由差分延迟单元链电路和两个信号整形电路组成；差分延迟单元链电路由N级差分延迟单元级联而成，第N级的差分延迟单元的OUT+连接第一信号整形电路的IN+和第二信号整形电路的IN-，第N级的差分延迟单元的OUT-连接第一信号整形电路的IN-和第二信号整形电路的IN+。本发明实现了三模冗余VCO，有效降低了VCO对SET的敏感程度。

Description

一种基于三模冗余技术的SET加固差分压控振荡器
技术领域
本发明属于集成电路领域中的抗辐射加固压控振荡器（Voltage-Controlled-Oscillator，VCO），具体涉及一种基于三模冗余技术的单粒子瞬变（Single-Event Transient，SET）加固的差分VCO。
背景技术
在辐射环境中，高能粒子轰击电路的敏感结点后，粒子能量沉积将导致碰撞电离，电离出的“电子-空穴”对在晶体管电场和浓度梯度的作用下被传输和收集，从而使得输出电压或电流产生暂时性波动，导致电路产生错误的输出，产生SET效应。集成电路易于受到SET的影响而导致各种失效。
VCO主要用于时钟产生、倍频和频率综合等电路。VCO是反馈环路，工作于振荡状态，因此VCO对SET非常敏感。当VCO受到高能粒子轰击时，可能导致其输出产生相位和频率偏差，甚至振荡中止。
相关研究表明，利用增加VCO中延迟单元级数、改进电路结构等方法都可以达到加固VCO的效果，但是其加固效果有限。目前已实现的各种SET加固VCO都只能不同程度地降低VCO对SET的敏感程度，尚无法达到对SET免疫的效果。
三模冗余技术利用同一输入驱动三个电路副本获得三个不同输出，然后通过选择两个以上的相同输出的方式获得正确信号，是提高数字电路可靠性的常用方法。当某个电路副本受到SET干扰时，只要获得多数结果就可以排除受扰信号，从而有效屏蔽SET对于电路输出的影响，使SET免疫成为可能。由于VCO输出时钟具有数字特性，可以将三模冗余技术应用到VCO的加固设计。
图1是基于常规差分VCO直接采用三模冗余技术实现的VCO结构，它由第一差分VCO，第二差分VCO，第三差分VCO和第一表决电路组成。其中，控制电压连接第一差分VCO、第二差分VCO和第三差分VCO的控制电压输入端Vcont，第一差分VCO的输出OUT连接第一表决电路的输入端A，第二差分VCO的输出OUT连接第一表决电路的输入端B，第三差分VCO的输出OUT连接第一表决电路的输入端C，第一表决电路的输出Z作为整体电路的输出。如图2所示，每个差分VCO结构由差分延迟单元环和第一信号整形电路串联而成。其中，差分延迟单元环由N级（N为正整数）差分延迟单元首尾依次连接而成，第一级延迟单元的差分输入IN+连接第N级延迟单元的差分输出OUT-，第一级延迟单元的差分输入IN-连接第N级延迟单元的差分输出OUT+，第二级至第N级差分延迟单元的差分输入IN+和IN-分别连接前一级差分延迟单元的差分输出OUT+和OUT-，控制电压分别接入每级差分延迟单元的控制电压端Vcont，从而构成差分VCO环路。第N级的差分延迟单元的差分输出OUT+连接第一信号整形电路的差分输入IN+，第N级的差分延迟单元的差分输出OUT-连接第一信号整形电路的差分输入IN-，第一信号整形电路的输出OUT作为差分VCO电路的输出OUT。
对于直接采用三模冗余技术实现的VCO结构来说，三个差分VCO环路的公共端仅为控制电压Vcont，只能确保三个差分VCO环路的振荡频率相同，而无法控制环路相位，因此三个环路产生的时钟相位是随机的，导致表决电路无法输出正确的时钟。
发明内容
本发明要解决的技术问题在于：如何将三模冗余技术应用到差分VCO电路，有效降低差分VCO对SET的敏感程度。其中，保证三个VCO相位同步是需要解决的重点问题。
本发明的技术方案是：
本发明提出的基于三模冗余技术的SET加固差分压控振荡器由三个延迟电路（即第一延迟电路，第二延迟电路和第三延迟电路）和两个表决电路（即第一表决电路和第二表决电路）组成。其中，第一延迟电路和第一表决电路、第二表决电路组成第一环路，第二延迟电路和第一表决电路、第二表决电路组成第二环路，第三延迟电路和第一表决电路、第二表决电路组成第三环路。三个环路的输入完全一样，三个环路中延迟电路的控制电压端Vcont均与控制电压相连，第一延迟电路、第二延迟电路、第三延迟电路的差分输入IN+均与第二表决电路的输出Z2相连，第一延迟电路、第二延迟电路、第三延迟电路的差分输入IN-均与第一表决电路的输出Z1相连，第一延迟电路的差分输出OUT1+连接第一表决电路的输入A1，第二延迟电路的差分输出OUT2+连接第一表决电路的输入B1，第三延迟电路的差分输出OUT3+连接第一表决电路的输入C1，第一延迟电路的差分输出OUT1-连接第二表决电路的输入A2，第二延迟电路的差分输出OUT2-连接第二表决电路的输入B2，第三延迟电路的差分输出OUT3-连接第二表决电路的输入C2，从而组成基于三模冗余技术的差分VCO结构。
三个延迟电路结构一样，均由差分延迟单元链电路和两个信号整形电路（即第一信号整形电路、第二信号整形电路）组成。其中差分延迟单元链电路由N级差分延迟单元级联而成。第一级的差分输入IN+和IN-作为延迟电路的差分输入，第二级至第N级差分延迟单元的差分输入IN+和IN-分别连接前一级差分延迟单元的差分输出OUT+和OUT-，每级差分延迟单元的控制电压端Vcont与控制电压相连，第N级的差分延迟单元的差分输出OUT+连接第一信号整形电路的差分输入IN+和第二信号整形电路的差分输入IN-，第N级的差分延迟单元的差分输出OUT-连接第一信号整形电路的差分输入IN-和第二信号整形电路的差分输入IN+，第一信号整形电路的输出OUT作为延迟电路的输出OUT+，第二信号整形电路的输出OUT作为延迟电路的输出OUT-。
采用本发明可以达到以下技术效果：
1.        有效地同步了三个VCO环路的相位。将第一表决电路和第二表决电路的输出反馈至第一延迟电路、第二延迟电路和第三延迟电路对应的差分输入，强制三个VCO环路的振荡相位达到一致，从而对齐三个VCO环路的相位； 
2.        实现了三模冗余VCO结构，有效降低了VCO对SET的敏感程度。当某个VCO环路受到单粒子轰击时，该VCO延迟单元的输出信号将产生相位偏差，而其他两个VCO环路的延迟单元的输出信号正常且相位一致，表决电路通过选择三个VCO环路中两个相同的延迟单元的输出信号而获得正确的时钟信号，从而达到屏蔽错误时钟信号的目标，使得VCO对SET的敏感程度大大降低。
附图说明
图1是背景技术中直接采用三模冗余技术实现的差分VCO电路；
图2是图1所示的差分VCO电路；
图3是本发明公开的基于三模冗余技术的SET加固差分VCO电路；
图4是图3所示的延迟单元电路。
具体实施方式
以下将结合附图详细说明本发明基于三模冗余技术的SET加固差分VCO的电路结构和工作过程。
如图3所示，本发明由第一延迟电路，第二延迟电路，第三延迟电路，第一表决电路和第二表决电路组成。其中第一延迟电路和第一表决电路、第二表决电路组成第一环路，第二延迟电路和第一表决电路、第二表决电路组成第二环路，第三延迟电路和第一表决电路、第二表决电路组成第三环路。三个环路的输入完全一样，三个环路中延迟电路的控制电压端Vcont均与控制电压相连，第一延迟电路、第二延迟电路、第三延迟电路的差分输入IN+均与第二表决电路的输出Z2相连，第一延迟电路、第二延迟电路、第三延迟电路的差分输入IN-均与第一表决电路的输出Z1相连，第一延迟电路的差分输出OUT1+连接第一表决电路的输入A1，第二延迟电路的差分输出OUT2+连接第一表决电路的输入B1，第三延迟电路的差分输出OUT3+连接第一表决电路的输入C1，第一延迟电路的差分输出OUT1-连接第二表决电路的输入A2，第二延迟电路的差分输出OUT2-连接第二表决电路的输入B2，第三延迟电路的差分输出OUT3-连接第二表决电路的输入C2，从而组成基于三模冗余技术的差分VCO结构。
如图4所示，延迟电路由差分延迟单元链电路和第一信号整形电路、第二信号整形电路组成。其中差分延迟单元链电路由N级差分延迟单元级联而成。其中，第一级的差分输入IN+和IN-作为延迟电路的差分输入，第二级至第N级差分延迟单元的差分输入IN+和IN-分别连接前一级差分延迟单元的差分输出OUT+和OUT-，控制电压分别接入每级差分延迟单元的控制电压端Vcont，第N级的差分延迟单元的差分输出OUT+连接第一信号整形电路的差分输入IN+和第二信号整形电路的差分输入IN-，第N级的差分延迟单元的差分输出OUT-连接第一信号整形电路的差分输入IN-和第二信号整形电路的差分输入IN+，第一信号整形电路的输出OUT作为延迟电路的输出OUT+，第二信号整形电路的输出OUT作为延迟电路的输出OUT-。
本发明提出的SET加固VCO的工作过程如下。
当VCO的三个环路均没有受到SET轰击时，在控制电压的控制下，差分延迟单元链电路产生周期性的振荡输出信号输出给信号整形电路，两个信号整形电路对振荡输出信号进行整形，向表决电路输出全摆幅的周期性振荡信号，驱动表决电路工作产生信号输出。此时，三个VCO环路的延迟电路的差分输出正常，即输出信号的振荡频率和相位完全一致，表决电路接收三个完全同步的时钟信号而产生正确的输出时钟。
当某个环路受到高能粒子轰击时，假设由第一延迟电路、第一表决电路和第二表决电路组成的第一环路发生SET时，第一环路的延迟电路的输出信号的相位产生偏差，而第二环路和第三环路的延迟电路的输出信号正常，表决电路接收三个环路产生的两个同步的时钟信号而产生正确的输出时钟。因此，表决电路可以屏蔽受SET影响而产生偏差的第一环路的输出信号。
当未采用三模冗余技术的VCO中出现SET时，其SET恢复时间取决于VCO自身恢复能力；而对于基于三模冗余技术实现的差分VCO来说，当其中某一个VCO环路发生SET时，VCO对SET的响应取决于其它两个没有发生SET的VCO环路，使得整个VCO对SET的敏感程度大大降低，保证VCO输出时钟的可靠性，从而提高了VCO的抗SET能力。

Claims (1)

1.一种基于三模冗余技术的单粒子瞬变加固差分压控振荡器，其特征在于由三个延迟电路即第一延迟电路、第二延迟电路、第三延迟电路，两个表决电路即第一表决电路和第二表决电路组成；第一延迟电路和第一表决电路、第二表决电路组成第一环路，第二延迟电路和第一表决电路、第二表决电路组成第二环路，第三延迟电路和第一表决电路、第二表决电路组成第三环路，三个环路中延迟电路的控制电压端Vcont均与控制电压相连，第一延迟电路、第二延迟电路、第三延迟电路的差分输入IN+均与第二表决电路的输出Z2相连，第一延迟电路、第二延迟电路、第三延迟电路的差分输入IN-均与第一表决电路的输出Z1相连，第一延迟电路的差分输出OUT1+连接第一表决电路的输入A1，第二延迟电路的差分输出OUT2+连接第一表决电路的输入B1，第三延迟电路的差分输出OUT3+连接第一表决电路的输入C1，第一延迟电路的差分输出OUT1-连接第二表决电路的输入A2，第二延迟电路的差分输出OUT2-连接第二表决电路的输入B2，第三延迟电路的差分输出OUT3-连接第二表决电路的输入C2；三个延迟电路结构一样，均由差分延迟单元链电路和第一信号整形电路、第二信号整形电路组成；其中差分延迟单元链电路由N级差分延迟单元级联而成，第一级的差分输入IN+和IN-作为延迟电路的差分输入，第二级至第N级差分延迟单元的差分输入IN+和IN-分别连接前一级差分延迟单元的差分输出OUT+和OUT-，每级差分延迟单元的控制电压端Vcont与控制电压相连，第N级的差分延迟单元的差分输出OUT+连接第一信号整形电路的差分输入IN+和第二信号整形电路的差分输入IN-，第N级的差分延迟单元的差分输出OUT-连接第一信号整形电路的差分输入IN-和第二信号整形电路的差分输入IN+，第一信号整形电路的输出作为延迟电路的输出OUT+，第二信号整形电路的输出作为延迟电路的输出OUT-，N为正整数。
CN 201010295620 2010-09-28 2010-09-28 一种基于三模冗余技术的set加固差分压控振荡器 Expired - Fee Related CN101958713B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN 201010295620 CN101958713B (zh) 2010-09-28 2010-09-28 一种基于三模冗余技术的set加固差分压控振荡器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN 201010295620 CN101958713B (zh) 2010-09-28 2010-09-28 一种基于三模冗余技术的set加固差分压控振荡器

Publications (2)

Publication Number Publication Date
CN101958713A CN101958713A (zh) 2011-01-26
CN101958713B true CN101958713B (zh) 2012-01-18

Family

ID=43485854

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 201010295620 Expired - Fee Related CN101958713B (zh) 2010-09-28 2010-09-28 一种基于三模冗余技术的set加固差分压控振荡器

Country Status (1)

Country Link
CN (1) CN101958713B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104917498B (zh) * 2015-06-05 2017-08-04 中国航天科技集团公司第九研究院第七七一研究所 一种基于相差的三模时钟产生电路
CN105515577B (zh) * 2015-12-29 2018-08-10 中国科学院电子学研究所 一种抗set的加固环形振荡器
CN107147389B (zh) * 2017-06-07 2023-05-02 佛山科学技术学院 一种适合于三模冗余抗set加固技术的高速环形振荡器
CN110212864A (zh) * 2019-05-10 2019-09-06 中国人民解放军国防科技大学 一种具有低软错误率的高速差分输出式压控振荡器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448862B1 (en) * 2000-09-21 2002-09-10 Bae Systems Information And Electronic Systems Integration Inc. Single event upset immune oscillator circuit
US6640311B1 (en) * 2000-08-10 2003-10-28 Bae Systems Information And Electronic Systems Integration, Inc. Redundant oscillator and method for generating a regulated signal
CN101572546A (zh) * 2009-06-09 2009-11-04 中国人民解放军国防科学技术大学 用于单粒子瞬变(set)加固的差分压控振荡器(vco)电路结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6640311B1 (en) * 2000-08-10 2003-10-28 Bae Systems Information And Electronic Systems Integration, Inc. Redundant oscillator and method for generating a regulated signal
US6448862B1 (en) * 2000-09-21 2002-09-10 Bae Systems Information And Electronic Systems Integration Inc. Single event upset immune oscillator circuit
CN101572546A (zh) * 2009-06-09 2009-11-04 中国人民解放军国防科学技术大学 用于单粒子瞬变(set)加固的差分压控振荡器(vco)电路结构

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
T.Daniel Loveless,etc..A Probabilistic Analysis Technique Applied to a Radiation-Hardened-by-Design Voltage-Controlled Oscillator for Mixed-Signal Phase-Locked Loops.《IEEE TRANSACTIONS ON NUCLEAR SCIENCE》.2008,第55卷(第6期),全文. *
赵振宇等.一款0.18um CMOS辐射加固差分压控振荡器.《国防科技大学学报》.2009,第31卷(第6期),全文. *

Also Published As

Publication number Publication date
CN101958713A (zh) 2011-01-26

Similar Documents

Publication Publication Date Title
CN104113342B (zh) 用于高速数模转换器的高速数据同步电路
CN101958713B (zh) 一种基于三模冗余技术的set加固差分压控振荡器
CN103684438B (zh) 延迟锁相环
US8559581B2 (en) CDR circuit, reception apparatus, and communication system
CN103378854A (zh) 确保延迟锁定环中的锁定且避免谐波锁定的电路和方法
CN105610430A (zh) 一种基于锁相环的双模自切换抗辐射加固时钟生成电路
CN106936426A (zh) 一种基于锁相环的三模冗余抗辐射加固时钟生成电路
CN105515577B (zh) 一种抗set的加固环形振荡器
US6377127B1 (en) Phase locked loop circuit
CN101572546A (zh) 用于单粒子瞬变(set)加固的差分压控振荡器(vco)电路结构
CN103516355A (zh) 延迟控制电路和包括延迟控制电路的时钟发生电路
CN102801414A (zh) 用于半速率时钟数据恢复电路的bang-bang鉴相器
CN103560768A (zh) 占空比调节电路
CN104579320A (zh) 时钟延迟方法、装置、延迟锁相环及数字时钟管理单元
US7646254B2 (en) Radiation hard oscillator and differential circuit design
CN101674078B (zh) 一种提高电荷泵抗辐射能力的低通滤波器
CN101841332A (zh) 一种数字锁相环
CN103353999B (zh) 一种具有抗辐照能力的表决器
US8884665B2 (en) Multiple-phase clock generator
CN102394640A (zh) 延时锁定环电路及快速锁定算法
CN105553470A (zh) 一种基于半速率时钟恢复电路的串行器
CN205596095U (zh) 一种基于半速率时钟恢复电路的串行器
US7323913B1 (en) Multiphase divider for P-PLL based serial link receivers
CN106130545B (zh) 一种抗单粒子辐射的自偏置pll加固结构
CN101098140B (zh) 快速锁定的鉴频鉴相器

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120118

Termination date: 20140928

EXPY Termination of patent right or utility model