CN113098504A - 一种控制锁相环中的功率消耗的方法、装置及锁相环设备 - Google Patents

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CN113098504A CN202110421017.4A CN202110421017A CN113098504A CN 113098504 A CN113098504 A CN 113098504A CN 202110421017 A CN202110421017 A CN 202110421017A CN 113098504 A CN113098504 A CN 113098504A
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    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

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Abstract

本发明实施例公开了一种控制锁相环PLL中的功率消耗的方法、装置及锁相环设备；该方法包括：基于环形振荡器输出的振荡频率确定用于指示工艺角的状态值；通过设定的工艺角状态与控制字之间的关系确定所述状态值所指示的工艺角状态对应的控制字；基于所述控制字设置所述PLL电路中用于控制功率消耗的元件参数。

Description

一种控制锁相环中的功率消耗的方法、装置及锁相环设备
技术领域
本发明实施例涉及射频电路设计技术领域，尤其涉及一种控制锁相环中的功率消耗的方法、装置及锁相环设备。
背景技术
当前，参考图1，常规的锁相环（PLL，Phase Locked Loop）电路10可以包括：相位/频率检测器（PFD，Phase Frequency Detector）电路12、电荷泵（CP，Charge Pump）电路14、环路滤波器（LPF，LooP Filter）电路16、正交压控振荡器（QVCO，Quadrature Voltage-Controlled Oscillator）18以及分频器（Divider）电路19。在一些示例中，PFD电路12接收基准时钟信号（Ref.CLK）以及来自分频器电路19输出的反馈信号并将这两个信号的相位进行比较，从而输出用于指示基准时钟信号与反馈信号之间相位差/误差的检测器输出信号；CP电路14接收检测器输出信号并生成与测得相位误差成比例的误差信号；LPF电路16对该误差信号进行滤波并提供用于QVCO 18的控制信号。QVCO 18生成具有基于控制信号确定的频率的VCO信号。LPF电路16通过调整该控制信号以使得反馈信号的相位被锁定到基准信号的相位。分频器电路19将VCO信号按因子N分频并向PFD电路12提供反馈信号。可以理解地，分频器因子N可以是整数或非整数值。随后，VCO信号可以缓存至本振缓存（LO_BUFFER）20并通过版图走线22提供至混频器（Mixer）24以执行下变频处理。
对于图1所示的电路，在具体电路布局过程中需要考虑功耗的控制，期望能够在不影响带外相位噪声性能或者输出电压峰峰值的前提条件下最小化功耗。
发明内容
有鉴于此，本发明实施例期望提供一种控制锁相环中的功率消耗的方法、装置及锁相环设备；能够在不同的工艺角corner条件以及在不影响带外相位噪声性能或者输出电压峰峰值的前提条件下降低PLL的功率消耗。
本发明实施例的技术方案是这样实现的：
第一方面，本发明实施例提供了一种控制锁相环PLL电路中的功率消耗的方法，所述方法包括：
基于环形振荡器输出的振荡频率确定用于指示工艺角的状态值；
通过设定的工艺角状态与控制字之间的关系确定所述状态值所指示的工艺角状态对应的控制字；
基于所述控制字设置所述PLL电路中用于控制功率消耗的元件参数。
第二方面，本发明实施例提供了一种控制锁相环PLL电路中的功率消耗的装置，所述装置包括：第一确定部分、第二确定部分和设置部分；其中，
所述第一确定部分，经配置为基于环形振荡器输出的振荡频率确定用于指示工艺角的状态值；
所述第二确定部分，经配置为通过设定的工艺角状态与控制字之间的关系确定所述状态值所指示的工艺角状态对应的控制字；
所述设置部分，经配置为基于所述控制字设置所述PLL电路中用于控制功率消耗的元件参数。
第三方面，本发明实施例提供了一种PLL设备，所述PLL设备包括：PLL电路以及第二方面所述的控制PLL电路中的功率消耗的装置；其中，所述PLL电路中至少包括：尾部设置有限流电阻的正交压控振荡器QVCO以及本振缓存LO_BUFFER。
本发明实施例提供了一种控制锁相环中的功率消耗的方法、装置及锁相环设备；根据环形振荡器输出的振荡频率确定当前的工艺角corner状态，并且根据该corner状态对应设置PLL电路中用于控制功率消耗的元件参数，比如设置于QVCO尾部的限流电阻值和/或用于缓存QVCO输出信号的LO_BUFFER的电源电压值，从而能够在不同corner条件下不影响带外相位噪声性能，并且不影响QVCO的输出电压峰峰值，而且还能够将功率的消耗最小化。
附图说明
图1为常规方案中的PLL电路结构示意图。
图2为本发明实施例提供的控制PLL电路中的功率消耗的方法流程示意图。
图3为本发明实施例提供的一种环形振荡器的结构示意图。
图4为本发明实施例提供的一种QVCO的原理框图。
图5为本发明实施例提供的一种QVCO的电路结构示意图。
图6为本发明实施例提供的QVCO振荡频率在6GHz时输出电压峰峰值随不同限流电阻值的变化示意图。
图7为本发明实施例提供的QVCO振荡频率在6GHz时的功耗随不同限流电阻值的变化示意图。
图8为本发明实施例提供的QVCO振荡频率在6GHz时QVCO的带外相噪（以频偏100MHz为例）随不同限流电阻值的变化示意图。
图9为本发明实施例提供的LO_BUFFER的电路结构示意图。
图10为本发明实施例提供的LO_BUFFER的带外相噪（以频偏100MHz为例）随不同电源电压值的变化示意图。
图11为本发明实施例提供的LO_BUFFER的输入频率为6GHz信号时的功耗随不同电源电压值的变化示意图。
图12为本发明实施例提供的控制PLL电路中的功率消耗的装置组成示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
针对图1中所示的常规方案中的PLL电路10，可以获知：在通过PLL产生本振信号的过程中，由于版图走线22通常较长，从而导致LO_BUFFER 20需要消耗比较大的功耗。为了降低该部分功耗，通常采用的技术手段是降低LO_BUFFER 20的电源电压，但是会存在如下问题：首先，降低LO_BUFFER 20的电源电压会造成本振信号的带外相位噪声性能降低；此外，在不同工艺角corner条件下，LO_BUFFER 20所消耗的功耗相差比较大，若采用固定的电源电压会使得功耗在不同corner条件下造成不必要的浪费。继续参见图1，PLL中的用于实现QVCO 18的电路也面临类似的问题；举例来说，为了减小功耗，通常情况下在QVCO 18的实现电路中的尾部加一个限流电阻，但是存在一个问题就是限流电阻在不同corner条件下的变化值会比较大，导致不同corner条件下QVCO 18的实现电路所消耗的功耗相差比较大。
根据以上之阐述，本发明实施例期望在不同的corner条件下针对LO_BUFFER 20的电源电压和/或QVCO 18实现电路的尾部限流电阻进行校准，从而在不影响带外相位噪声性能以及QVCO 18所输出电压峰峰值的前提条件下，将功率消耗降低至最小。基于此，参见图2，其示出了本发明实施例提供的一种控制PLL电路中的功率消耗的方法，该方法可以应用于图1中所示的PLL电路10，该方法可以包括：
S201：基于环形振荡器输出的振荡频率确定用于指示工艺角的状态值；
S202：通过设定的工艺角状态与控制字之间的关系确定所述状态值所指示的工艺角状态对应的控制字；
S203：基于所述控制字设置所述PLL电路中用于控制功率消耗的元件参数。
对于图2所示的技术方案，在一些示例中，PLL电路10中用于控制功率消耗的元件可以包括：设置于QVCO 18尾部的限流电阻，和/或，用于缓存QVCO 18输出信号的LO_BUFFER20的电源。相应来说，图1中所述的PLL电路10中用于控制功率消耗的元件参数包括：设置于QVCO 18尾部的限流电阻值，和/或，用于缓存QVCO 18输出信号的LO_BUFFER 20的电源电压值。
基于上述示例，图2所示的技术方案通过环形振荡器输出的振荡频率确定当前的工艺角corner状态，并且根据该corner状态对应设置PLL电路 10中用于控制功率消耗的元件参数，比如设置于QVCO 18尾部的限流电阻值和/或用于缓存QVCO 18输出信号的LO_BUFFER 20的电源电压值，从而能够在不同corner条件下不影响带外相位噪声性能，并且不影响QVCO 18的输出电压峰峰值仍能够将功率的消耗最小化。
对于图2所示的技术方案，在一些可能的实现方式中，所述基于环形振荡器输出的振荡频率确定用于指示工艺角的状态值，包括：
从由级联的反相器所构成的环形振荡器中的任一级反相器的输出端获取输出信号频率；
通过设定的信号频率范围与熔线Fuse值之间的对应关系确定所述输出信号频率所在的信号频率范围对应的待判定Fuse值；
根据设定的Fuse值范围与工艺角状态之间的对应关系确定所述待判定Fuse值所在的Fuse值范围对应的工艺角状态；
为所述待判定Fuse值所在的Fuse值范围对应的工艺角状态设置对应的用于指示所述工艺角状态的状态值。
对于上述实现方式，以图3所示的由五级反相器构成的环形振荡器RO 30为例，通过RO 30中任一级反相器的输出信号再经过反相器40以获得输出端Vout所输出信号，并且可以获取Vout所输出信号的信号频率，该信号频率与工艺角corner状态相关，可以基于该信号频率获取对应的corner状态。举例来说，RO 30所输出的信号频率可以标记为freq，预先示例性可以设定Fuse值与信号频率范围之间的对应关系可以如表1所示：
表1
Figure DEST_PATH_IMAGE002
通过表1可以获知，本发明实施例以8.12MHz为信号频率范围的起点，每隔0.12MHz范围则对应一Fuse值。那么，当获取到RO 30所输出的信号频率freq之后，就能够基于freq在表1中所处的示例性的信号频率范围来确定对应的Fuse值。该Fuse值可以用于判定工艺角状态，因此，在本发明实施例中，基于输出信号频率根据表1所示的示例性的对应关系所确定的Fuse值也可以被称之为待判定Fuse值。在确定完成待判定Fuse值之后，可以根据预先设定的如表2所示的示例性的Fuse值范围与工艺角状态之间的对应关系以确定待判定Fuse值所对应的工艺角状态，在表2中，用F表示Fuse值。
表2
Figure DEST_PATH_IMAGE004
通过表2可知，根据待判定Fuse值处于表2中的Fuse值范围，就能够对应确定工艺角状态。相应于各工艺角状态，可以设置用于指示各工艺角状态的状态值，比如，若工艺角状态为ss，则指示该状态的状态值可以设置为00；若工艺角状态为tt或者fs或者sf，则指示该状态的状态值可以设置为01；若工艺角状态为ff，则指示该状态的状态值可以设置为10。
针对前述技术方案，在获取到用于指示工艺角的状态值之后，就可以基于状态值所指示的工艺角状态对前述示例中所阐述的用于控制功率消耗的元件参数进行对应设置，在本发明实施例中，这类元件参数可以包括设置于QVCO 18尾部的限流电阻值，和/或，用于缓存QVCO 18输出信号的LO_BUFFER 20的电源电压值。
在一些示例中，以图4以及图5所示的QVCO 18示意图为例进行阐述。图4示出了QVCO 18的原理框图，在图4中，输入信号Vctrl具体可以是PLL电路10中处于QVCO 18前级的LPF电路16所输出的压控电压；I_p、I_n、Q_p、Q_n为四路输出信号，其中，I_p与I_n之间的相位相差180度，Q_p与Q_n之间的相位相差180度，并且I_p与Q_p之间相位相差90度（即可称之为正交），I_n与Q_n之间也相互正交。四路输出信号的频率Fout应当满足：
Figure DEST_PATH_IMAGE005
其中，F0表示Vctrl=0时的输出信号频率，Kvco表示QVCO 18的压控增益。基于图4所示的原理框图，其关于QVCO 18的示例性晶体管级的实现电路示意图如图5所示。在图5中，虚线划分为两个部分，这两个部分的电器元件及连接关系极其相似，本发明实施例以图5中的虚线左侧部分电路为例进行阐述。在左侧部分电路中，包括两对P型金属-氧化物半导体场效应晶体管（MOSFET，Metal-Oxide-Semiconductor Field-Effect Transistor）、一对N型MOSFET、一个电感L01、一对串联的可变电容C01和C02以及位于尾部的阻值可变的限流电阻R01。具体来说，两对P型MOSFET所包括的晶体管分别标识为P01、P02、P03和P04；其中，P01和P02为一对，P03和P04为另一对，P01、P02、P03和P04的源极S以及基极B均连接至由低压差线性稳压器（LDO，Low DropOut regulator）所提供的电源，P01的漏极D以及P02的漏极均连接P03的栅极G，P03的漏极D以及P04的漏极D均连接P02的栅极G，P01的栅极G输出信号I_n，P04的栅极G输出信号I_p。此外，电感L01跨接于P02的漏极D以及P03的漏极D之间；由可变电容C01和C02串联形成的支路同样跨接于P02的漏极D以及P03的漏极D之间，并且C01与C02串联节点输入信号Vctrl，C01不与C02串联的一端输出信号Q_p，C02不与C01串联的一端输出信号Q_n。此外，一对N型MOSFET分别标识为N01和N02；其中，N01和N02的源极S和基极B均连接至限流电阻R01的一端，N01的栅极G连接至P03的漏极D，N02的栅极G连接至P02的漏极D，限流电阻R01的另一端接地。相应地，对于图5中的虚线右侧部分电路，同样包括两对P型金属-氧化物半导体场效应晶体管（MOSFET，Metal-Oxide-Semiconductor Field-EffectTransistor）、一对N型MOSFET、一个电感L11，相应于左侧部分电路的L01、一对串联的可变电容C11和C12，相应于左侧部分电路中的C01和C02、以及位于尾部的阻值可变的限流电阻R11，相应于左侧部分电路的R01。具体来说，两对P型MOSFET所包括的晶体管分别标识为P11、P12、P13和P14，相对应于左侧部分电路的P01、P02、P03和P04；一对N型MOSFET标识为N11和N12，相应于左侧部分电路的N01和N02。可以理解地，右侧部分电路中各器件之间的连接关系与前述虚线左侧部分电路中相应器件的连接关系一致；右侧部分电路与左边部分电路的区别在于：在右侧部分电路中，P11的栅极G输出信号Q_p，P14的栅极G输出信号Q_n；C11不与C12串联的一端输出信号I_p，C12不与C11串联的一端输出信号I_n。
针对图5所示的关于QVCO 18的示例性晶体管级的实现电路示意图，本发明实施例优选采用七位二进制可调的尾部限流电阻来折衷功耗、输出幅度和相噪性能。也就是说，对于R01和R11，用于设置其限流电阻值的第一控制字长度为7bit，标识为vco_icore<6:0>；在本发明实施例中，vco_icore<6:0>越大，则表示下拉电阻值越大。参见图6所示的QVCO振荡频率在6GHz时输出电压峰峰值随不同限流电阻值的变化示意图可以看出：若期望获得输出电压峰峰值为540mV，那么在工艺角为ff corner条件下的限流电阻值的档位值优选为12，即vco_icore<6:0>的十进制表示为12；在工艺角为tt 或者 sf 或者 fs corner条件下（以tt为例）的限流电阻值的档位值优选为16，即vco_icore<6:0>的十进制表示为16；在工艺角为ss corner条件下的限流电阻值的档位值取值优选为26，即vco_icore<6:0>的十进制表示为26。继续参见图7所示的QVCO振荡频率在6GHz时的功耗随不同限流电阻值的变化示意图可以看出：在工艺角为ff corner条件下，vco_icore<6:0>的十进制表示为12所对应的QVCO功耗为9mA；在工艺角为tt 或者 sf 或者 fs corner条件下（以tt为例），vco_icore<6:0>的十进制表示为16所对应的QVCO功耗为7.2mA；在工艺角为ss corner条件下，vco_icore<6:0>的十进制表示为26所对应的QVCO功耗为6.8mA。继续参见图8所示为QVCO振荡频率在6GHz时QVCO的带外相噪（以频偏100MHz为例）随不同限流电阻值的变化示意图可以看出：在工艺角为ff corner条件下，vco_icore<6:0>的十进制表示为12所对应的QVCO带外相噪为-147.6dBc/Hz；在工艺角为tt 或者 sf 或者 fs corner条件下（以tt为例），vco_icore<6:0>的十进制表示为16所对应的QVCO带外相噪为-149dBc/Hz；在工艺角为sscorner条件下，vco_icore<6:0>的十进制表示为26所对应的QVCO带外相噪为-149.3dBc/Hz。通过上述针对图6至图8之阐述，可以获知：在不同的工艺角corner条件下，只要能够正确地为限流电阻赋予不同的限流电阻控制字，那么在不同的corner条件下的VCO功耗、带外相噪均变化不大，而根据本发明实施例中图3所示的五级环振电路所输出的信号频率就能够识别不同的corner条件。
在一些示例中，以图9所示的LO_BUFFER 20的结构示意图为例进行阐述，在图9中，LO_BUFFER 20的结构包括一对N型MOSFET，分别被标识为N91和N92；一对P型N型MOSFET，分别被标识为P91和P92；还包括一电容C91以及一电阻；具体来说，P91和P92的源极S均连接提供电压的电源supply；C91的一端连接LO_BUFFER 20的输入信号Vin，也就是图1中QVCO 18的输出信号，基于QVCO 18的输出信号有四路，那么相应于QVCO 18的每路输出信号，均设置有一LO_BUFFER 20与之对应；C91的另一端连接P91的栅极G；并且P91的栅极G与N91的栅极G相连，P91的漏极D与N91的漏极D相连，电阻跨接于P91的栅极G与P91的漏极D之间；此外，P91的漏极D与P92的栅极G相连，P92的栅极G与N92的栅极G相连，P92的漏极D与N92的漏极D相连，P92的漏极D同样也为LO_BUFFER 20的输出端，用于输出LO_BUFFER 20的输出信号；N91和N92的源极S均接地。
针对图9所示的LO_BUFFER 20的结构示意，本发明实施例优选采用调节LO_BUFFER20的电源supply的电压值来折衷功耗和相噪性能。也就是说，对于LO_BUFFER 20的supply，用于设置其电压值的第二控制字的长度优选为3bit，标识为ldo_vout_sel<2:0>通常采用二进制表示，不同的ldo_vout_sel<2:0>对应于不同的电源电压。参见图10所示的LO_BUFFER 20的带外相噪（以频偏100MHz为例）随不同电源电压值的变化示意图可以看出：若期望获得带外相噪（以频偏100MHz为例）为-150dBc/Hz的输出，在ff corner条件下的LO_BUFFER 20电源电压取值为0.8V；在tt 或者 sf 或者 fs corner条件下（以tt为例）的LO_BUFFER 20电源电压取值为0.92V；在ss corner条件下LO_BUFFER 20电源电压取值为1.1V。继续参见图11所示的LO_BUFFER 20的输入频率为6GHz信号时的功耗随不同电源电压值的变化示意图，可以看出：在ff corner条件下LO_BUFFER 20电源电压取值为0.8V时所对应的LO_BUFFER 20的功耗为4.7mA；在tt 或者 sf 或者 fs corner条件下（以tt为例）LO_BUFFER 20电源电压取值为0.92V时所对应的LO_BUFFER 20的功耗为5.5mA；在ss corner条件下LO_BUFFER 20电源电压取值为1.1V时所对应的LO_BUFFER 20的功耗为7mA。通过上述针对图10以及图11之阐述，可以获知：在不同corner条件下，只要能够正确地为LO_BUFFER20电源赋予的电源电压的第二控制字ldo_vout_sel<2:0>，那么在不同corner条件下的LO_BUFFER 20带外相噪不变且功耗变化不大，而同样根据本发明实施例中图3所示的五级环振电路所输出的信号频率就能够识别不同的corner条件。
基于以上两个示例中第一控制字和第二控制字及对应的corner条件，结合前述技术方案中各corner条件所对应的振荡频率，可以看出：所述QVCO 18尾部的限流电阻值以及所述LO_BUFFER 20的电源电压值均与所述振荡频率为负相关关系。
基于前述技术方案相同的发明构思，参见图12，其示出了本发明实施例所提供的控制PLL电路中的功率消耗的装置120，所述装置120可以包括：第一确定部分1201、第二确定部分1202和设置部分1203；其中，
所述第一确定部分1201，经配置为基于环形振荡器输出的振荡频率确定用于指示工艺角的状态值；
所述第二确定部分1202，经配置为通过设定的工艺角状态与控制字之间的关系确定所述状态值所指示的工艺角状态对应的控制字；
所述设置部分1203，经配置为基于所述控制字设置所述PLL电路中用于控制功率消耗的元件参数。
在上述方案中，所述第一确定部分1201，经配置为：
从由级联的反相器所构成的环形振荡器中的任一级反相器的输出端获取输出信号频率；
通过设定的信号频率范围与Fuse值之间的对应关系确定所述输出信号频率所在的信号频率范围对应的待判定Fuse值；
根据设定的Fuse值范围与工艺角状态之间的对应关系确定所述待判定Fuse值所在的Fuse值范围对应的工艺角状态；
为所述待判定Fuse值所在的Fuse值范围对应的工艺角状态设置对应的用于指示所述工艺角状态的状态值。
在上述方案中，所述PLL电路中用于控制功率消耗的元件参数包括：设置于正交压控振荡器QVCO尾部的限流电阻值，和/或，用于缓存QVCO输出信号的本振缓存LO_BUFFER的电源电压值。
可以理解地，在本实施例中，“部分”可以是部分电路、部分处理器、部分程序或软件等等，当然也可以是单元，还可以是模块也可以是非模块化的。
另外，在本实施例中的各组成部分可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。
所述集成的单元如果以软件功能模块的形式实现并非作为独立的产品进行销售或使用时，可以存储在一个计算机可读取存储介质中，基于这样的理解，本实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）或processor（处理器）执行本实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM， Read Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。
因此，本实施例提供了一种计算机存储介质，所述计算机存储介质存储有控制锁相环PLL电路中的功率消耗的程序，所述控制锁相环PLL电路中的功率消耗的程序被至少一个处理器执行时实现上述技术方案中所述控制锁相环PLL电路中的功率消耗的方法步骤。
可以理解地，上述控制PLL电路中的功率消耗的装置120的示例性技术方案，与前述控制PLL电路中的功率消耗的方法的技术方案属于同一构思，因此，上述对于控制PLL电路中的功率消耗的装置120的技术方案未详细描述的细节内容，均可以参见前述控制PLL电路中的功率消耗的方法的技术方案的描述。本发明实施例对此不做赘述。
基于前述技术方案，本发明实施例还提供了一种PLL设备，该PLL设备可以包括：PLL电路以及前述技术方案中所述的控制PLL电路中的功率消耗的装置；其中，所述PLL电路中至少包括：尾部设置有限流电阻的正交压控振荡器QVCO以及本振缓存LO_BUFFER。在一些示例中，所述PLL电路可以为图1所示的PLL电路，本发明实施例对此不做赘述。
需要说明的是：本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种控制锁相环PLL电路中的功率消耗的方法，其特征在于，所述方法包括：
基于环形振荡器输出的振荡频率确定用于指示工艺角的状态值；
通过设定的工艺角状态与控制字之间的关系确定所述状态值所指示的工艺角状态对应的控制字；
基于所述控制字设置所述PLL电路中用于控制功率消耗的元件参数。
2.根据权利要求1所述的方法，其特征在于，所述基于环形振荡器输出的振荡频率确定用于指示工艺角的状态值，包括：
从由级联的反相器所构成的环形振荡器中的任一级反相器的输出端获取输出信号频率；
通过设定的信号频率范围与熔线Fuse值之间的对应关系确定所述输出信号频率所在的信号频率范围对应的待判定Fuse值；
根据设定的Fuse值范围与工艺角状态之间的对应关系确定所述待判定Fuse值所在的Fuse值范围对应的工艺角状态；
为所述待判定Fuse值所在的Fuse值范围对应的工艺角状态设置对应的用于指示所述工艺角状态的状态值。
3.根据权利要求1所述的方法，其特征在于，所述PLL电路中用于控制功率消耗的元件参数包括：设置于正交压控振荡器QVCO尾部的限流电阻值，和/或，用于缓存QVCO输出信号的本振缓存LO_BUFFER的电源电压值。
4.根据权利要求3所述的方法，其特征在于，用于设置所述QVCO尾部的限流电阻值的第一控制字的长度为7bit；用于设置所述LO_BUFFER的电源电压值的第二控制字的长度为3bit。
5.根据权利要求3所述的方法，其特征在于，所述QVCO尾部的限流电阻值以及所述LO_BUFFER的电源电压值均与所述振荡频率为负相关关系。
6.根据权利要求4所述的方法，其特征在于，相应于所述状态值指示的工艺角状态为ss，所述第一控制字的十进制表示为26，用于设置所述LO_BUFFER的电源电压值的第二控制字的二进制表示为110，基于所述第二控制字设置的LO_BUFFER的电源电压值为1.1V；
相应于所述状态值指示的工艺角状态为tt或者sf或者fs，所述第一控制字的十进制表示为16，所述第二控制字的二进制表示为100，基于所述第二控制字设置的LO_BUFFER的电源电压值为0.92V；
相应于所述状态值指示的工艺角状态为ff，所述第一控制字的十进制表示为12，所述第二控制字的二进制表示为010，基于所述第二控制字设置的LO_BUFFER的电源电压值为0.8V。
7.一种控制锁相环PLL电路中的功率消耗的装置，其特征在于，所述装置包括：第一确定部分、第二确定部分和设置部分；其中，
所述第一确定部分，经配置为基于环形振荡器输出的振荡频率确定用于指示工艺角的状态值；
所述第二确定部分，经配置为通过设定的工艺角状态与控制字之间的关系确定所述状态值所指示的工艺角状态对应的控制字；
所述设置部分，经配置为基于所述控制字设置所述PLL电路中用于控制功率消耗的元件参数。
8.根据权利要求7所述的装置，其特征在于，所述第一确定部分，经配置为：
从由级联的反相器所构成的环形振荡器中的任一级反相器的输出端获取输出信号频率；
通过设定的信号频率范围与熔线Fuse值之间的对应关系确定所述输出信号频率所在的信号频率范围对应的待判定Fuse值；
根据设定的Fuse值范围与工艺角状态之间的对应关系确定所述待判定Fuse值所在的Fuse值范围对应的工艺角状态；
为所述待判定Fuse值所在的Fuse值范围对应的工艺角状态设置对应的用于指示所述工艺角状态的状态值。
9.根据权利要求7所述的装置，其特征在于，所述PLL电路中用于控制功率消耗的元件参数包括：设置于正交压控振荡器QVCO尾部的限流电阻值，和/或，用于缓存QVCO输出信号的本振缓存LO_BUFFER的电源电压值。
10.一种PLL设备，其特征在于，所述PLL设备包括：PLL电路以及权利要求7至9任一项所述的控制PLL电路中的功率消耗的装置；其中，所述PLL电路中至少包括：尾部设置有限流电阻的正交压控振荡器QVCO以及本振缓存LO_BUFFER。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101572546A (zh) * 2009-06-09 2009-11-04 中国人民解放军国防科学技术大学 用于单粒子瞬变(set)加固的差分压控振荡器(vco)电路结构
CN201708787U (zh) * 2010-03-31 2011-01-12 上海集成电路研发中心有限公司 一种工艺波动自适应锁相环频率综合器
CN102522984A (zh) * 2011-12-31 2012-06-27 杭州士兰微电子股份有限公司 锁相环及其压控振荡电路
CN103634001A (zh) * 2013-11-28 2014-03-12 中国科学院微电子研究所 一种压控振荡器及其输出频率控制方法
CN106160462A (zh) * 2016-07-18 2016-11-23 西安紫光国芯半导体有限公司 一种驱动能力稳定的电荷泵***
CN111800086A (zh) * 2020-08-03 2020-10-20 牛芯半导体(深圳)有限公司 振荡器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101572546A (zh) * 2009-06-09 2009-11-04 中国人民解放军国防科学技术大学 用于单粒子瞬变(set)加固的差分压控振荡器(vco)电路结构
CN201708787U (zh) * 2010-03-31 2011-01-12 上海集成电路研发中心有限公司 一种工艺波动自适应锁相环频率综合器
CN102522984A (zh) * 2011-12-31 2012-06-27 杭州士兰微电子股份有限公司 锁相环及其压控振荡电路
CN103634001A (zh) * 2013-11-28 2014-03-12 中国科学院微电子研究所 一种压控振荡器及其输出频率控制方法
CN106160462A (zh) * 2016-07-18 2016-11-23 西安紫光国芯半导体有限公司 一种驱动能力稳定的电荷泵***
CN111800086A (zh) * 2020-08-03 2020-10-20 牛芯半导体(深圳)有限公司 振荡器

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