CN104600979B - 一种抗单粒子瞬变的加固电荷泵结构 - Google Patents

Abstract

本发明公开了一种抗单粒子瞬变的加固电荷泵结构，目的是提供一种抗SET能力强且对电源噪声敏感性低的新结构电荷泵。本发明由偏置电路、两个抗辐射加固电荷泵电流源开关支路、单位增益放大器、滤波器组成；四个输入端分别与鉴频鉴相器的输出信号UP、N_UP、DN和N_DN相连；一个输出信号端连接压控振荡器VCO，作为VCO的控制电压Vc；偏置电路由两级半边复制电路组成，两级半边复制电路均由三个PMOS管和三个NMOS管组成；两个抗辐射加固电荷泵电流源开关支路均由四个PMOS管、四个NMOS管和两个无源电阻组成。本发明在两个电荷泵电流源开关支路中引入了无源电阻的加固设计，提高了电荷泵的抗SET能力，且对电源噪声的抑制效果优于电压型电荷泵。

Description

一种抗单粒子瞬变的加固电荷泵结构

技术领域

本发明主要涉及抗辐射集成电路领域中抗单粒子瞬变（Single-EventTransient，SET效应）的电荷泵电路（Charge Pump Circuit），尤其是涉及一种抗单粒子瞬变的加固电荷泵结构，即对SET效应具备低敏感性的加固电荷泵结构。

背景技术

应用于航天、航空的电子***很容易受到辐射效应的影响，而导致***失效。辐射环境下工作的电子***，主要考虑的辐射效应有单粒子效应SEE（Single-Event Effect）和总剂量效应TID（Total Ionizing Dose）两种。随着工艺的不断缩小，总剂量效应对芯片的影响在逐渐减小，相反单粒子效应对航天设备中电子器件的影响却日益加剧。相比数字电路而言，模拟电路及数模混合电路对辐射效应更加敏感，且抗SET效应加固设计更加困难。因此，高性能模拟及数模混合电路已成为辐射效应研究的重点和难点。

SET效应通常是由宇宙射线、太阳粒子事件、超铀材料自然衰变或者是核武器***所产生的高能粒子轰击电路所导致电路功能突变的现象。半导体器件在受到单粒子轰击后，高能粒子的能量沉积会导致粒子的碰撞电离，在浓度梯度和电场的作用下电离出的电荷被收集和输运，导致电路结点出现电流和电压瞬时突变。

锁相环（PLL，Phase-Locked Loop）广泛应用于数据时钟恢复、微处理器的时钟发生器和频率合成器等领域，其通用的结构如图1所示。工作原理如下：压控振荡器（VCO，Voltage Controlled Oscillator）的输出时钟经过分频器（DIV，Divider）进行分频，产生的低频信号与晶振电路产生的一个高稳定参考时钟信号进入鉴频鉴相器（PFDPhaseFrequency detector）进行比较，PFD鉴别二者的相位差，并将其转化为关于时间的脉冲控制信号，根据经过DIV分频的VCO输出时钟是超前还是滞后于晶振产生的参考时钟频率，来控制电荷泵（CP，Charge Pump）给低通滤波器（LPF，Low Pass Filter）的电容C1放电或者充电相应的时间，放电或者充电的结果导致Vc电压的降低或者升高，Vc电压通过VCO偏置电路的调整，产生vbp和vbn，这两个信号控制VCO延迟单元的负载和尾电流源，从而控制它的振荡频率降低或者升高，最后通过差分转单端电路将VCO延迟单元产生的差分信号转换为单端输出，这个单端输出信号便是VCO的输出时钟信号，该信号便再次通过DIV分频与晶振电路产生的参考时钟通过PFD进行比较。如此反复，直到分频后的信号与晶振电路产生的参考时钟相位一致，便完成了稳定时钟的产生，此时VCO的输出便稳定在需要的高质量时钟频率上。工作在辐射环境下的PLL在SET效应中会出现相位和频率的偏移，严重时会导致整个电子***停止工作，后果极其严重。

电荷泵CP作为PLL的核心部件对SET效应非常敏感，CP在SET效应中会产生大量的电荷对LPF中的电容C1充放电，从而导致VCO的控制电压出现大幅的波动。波动的VCO控制电压则会对输出频率进行频率调制，从而使PLL的输出频率产生大幅的变化，严重影响到电子***的正常工作。

与本发明相关联的技术记载于以下的文献中：

具有抗SET能力的电压型电荷泵VCP（Voltage Charge Pump）由T.D.Loveless在2006年12月的IEEE《A Hardened-by-Design Technique for RF Digital Phase-LockedLoops》，VOL.53，NO.6中提出的，其中VCP包括两个简单的三态传输门开关。

采用“自举”结构的电流型电荷泵CCP（Current Charge Pump）由M.G.Johnson在1988年10月的IEEE《A variable Delay line PLL for CPU-coprocessorSynchronization》，VOL.23，pp1218-1223中提出，其中电荷泵包括两个电流源，四个选择开关，一个单位增益放大器。

采用VCP结构的PLL具有很强的抗SET能力，但对电源噪声非常敏感，如图2（b）所示，电源噪声将会通过电压电流转换直接反映在电荷泵的电流上，从而影响到充电的电荷量，导致压控振荡器的控制电压出现一定的波动，该波动的存在将会对输出频率进行频率调制，使VCO的输出出现更大的抖动，严重限制高性能PLL的设计。相比VCP结构的电荷泵而言，CCP结构的电荷泵，如图2（a）所示，它对电源噪声的抑制能力就较强，因为电流源的电流是通过电流镜镜像产生的，它的大小基本不受电源电压的影响，但是它的抗SET能力却要远远弱于VCP结构的电荷泵。因此，如何提高SET能力并降低对电源噪声的敏感性是电荷泵设计中最具难度和挑战性的问题。

发明内容

本发明要解决的技术问题是提供一种抗SET能力强且对电源噪声敏感性低的新结构电荷泵。

本发明的技术方案是：本发明抗单粒子瞬变电荷泵电路由偏置电路、第一抗辐射加固电荷泵电流源开关支路、第二抗辐射加固电荷泵电流源开关支路、单位增益放大器、滤波器组成。

单位增益放大器采用单级的折叠共源共栅运放结构，见毕查德·拉扎维《模拟CMOS集成电路设计》第九章，滤波器采用背景技术图1中所示的低通滤波器LPF。本发明抗单粒子瞬变电荷泵电路有五个输入端和一个输出端。四个输入端分别与鉴频鉴相器PFD的输出信号UP、N_UP、DN和N_DN相连；另一个输入端与压控振荡器偏置电路相连，接收从压控振荡器偏置电路传来的信号vbn；一个输出信号端连接压控振荡器VCO，作为VCO的控制电压Vc。

偏置电路如图4所示，有一个输入端和两个输出端，输入端与压控振荡器偏置电路相连，接收从压控振荡器偏置电路传来的信号vbn，两个输出端均与第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路相连，向第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路输出信号bias_a和bias_b，为第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路提供偏置。

偏置电路由两级半边复制电路组成，第一级半边复制电路由三个PMOS管（即第一PMOS管，第二PMOS管，第三PMOS管）和三个NMOS管（即第一NMOS管，第二NMOS管，第三NMOS管）组成。第一PMOS管的栅极Pg1连接第一PMOS管的漏极Pd1，并连接第二PMOS管的栅极Pg2和第二PMOS管的漏极Pd2、第一NMOS管的漏极Nd1，并作为偏置电路的一个输出端输出信号bias_a；第二PMOS管的栅极Pg2连接第二PMOS管的漏极Pd2，并连接第一PMOS管的栅极Pg1和第一PMOS管的漏极Pd1、第一NMOS管的漏极Nd1；第三PMOS管的栅极Pg3连接第三NMOS管的栅极Ng3和第三NMOS管的漏极Nd3，漏极Pd3连接第一NMOS管的栅极Ng1；第一NMOS管的栅极Ng1连接第三PMOS管的Pd3，漏极Nd1连接第一PMOS管的漏极Pd1和栅极Pg1、第二PMOS管的漏极Pd2和栅极Pg2；第二NMOS管的栅极Ng2连接输入信号vbn，漏极Nd2连接第一NMOS管的源极Ns1；第三NMOS管的栅极Ng3连接第三NMOS管的漏极Nd3、并连接第三PMOS管的栅极Pg3；第二NMOS管的源极Ns2和第三NMOS管的源极Ns3均连接VSS；第一PMOS管的源极Ps1、第二PMOS管的源极连接Ps2和第三PMOS管的源极Ps3均连接VDD；

第二级半边复制电路由三个PMOS管（即第四PMOS管，第五PMOS管，第六PMOS管）和三个NMOS管（即第四NMOS管，第五NMOS管，第六NMOS管）组成。第四PMOS管的栅极Pg4连接第四PMOS管的漏极Pd4，连接第五PMOS管的栅极Pg5和漏极Pd5、第四NMOS管的漏极Nd4；第五PMOS管的栅极Pg5连接第五PMOS管的漏极Pd5，第四PMOS管的栅极Pg4和漏极Pd4、第四NMOS管的漏极Nd4；第六PMOS管的栅极Pg6连接第六NMOS管的栅极Ng6和漏极Nd6，漏极Pd6连接第四NMOS管的栅极Ng4；第四NMOS管的栅极Ng4连接第六PMOS管的漏极Pd6，源极Ns4连接第五NMOS管的漏极Nd5和栅极Ng5，并作为偏置电路的输出端输出电压bias_b；第五NMOS管的栅极Ng5连接第五NMOS管的漏极Nd5；第六NMOS管的栅极Ng6连接第六NMOS管的漏极Nd6，并连接第六PMOS管的栅极Pg6；第五NMOS管的源极Ns5和第六NMOS管的源极Ns6接VSS；第四PMOS管的源极Ps4、第五PMOS管的源极Ps5和第六PMOS管的源极Ps6接VDD。偏置电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。

第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路均为电荷泵的主体支路。第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路通过单位增益放大器连接在一起，第二抗辐射加固电荷泵电流源开关支路的输出端连接单位增益放大器的输入端，第一抗辐射加固电荷泵电流源开关支路的输出端连接单位增益放大器的输出端。

第二抗辐射加固电荷泵电流源开关支路如图5所示，有六个输入端和三个输出端，六个输入端分别连接来自PFD的输出信号UP、N_UP、DN、N_DN和偏置电路的输出电压bias_a、bias_b，三个输出分别为BP、BN和Vc。第二抗辐射加固电荷泵电流源开关支路由四个PMOS管（即第七PMOS管，第八PMOS管，第九PMOS管和第十PMOS管）、四个NMOS管（即第七NMOS管，第八NMOS管，第九NMOS管和第十NMOS管）和两个无源电阻（即第一电阻、第二电阻）组成，第二抗辐射加固电荷泵电流源开关支路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第七PMOS管的栅极Pg7接收输入电压bias_a，漏极Pd7连接第八PMOS管的漏极Pd8和栅极Pg8，第九PMOS管的源极Ps9和第九NMOS管的漏极Nd9，并作为输出端输出BP电压；第八PMOS管栅极Pg8连接第八PMOS管漏极Pd8，并连接第七PMOS管的漏极Pd7、第九NMOS管的漏极Nd9和第九PMOS管的源极Ps9；第九PMOS管的栅极Pg9接收输入信号UP，漏极Pd9连接第九NMOS管的源极Ns9，并连接第一电阻的Ra1信号端，源极Ps9连接第七PMOS管的漏极Pd7、第八PMOS管的漏极Pd8和栅极Pg8；第九NMOS管的栅极Ng9接收输入信号N_UP，漏极Nd9连接第九PMOS管的源极Ps9，并连接第七PMOS管的漏极Pd7和第八PMOS管的漏极Pd8和栅极Pg8；源极Ns9连接第九PMOS管的漏极Pd9，并连接第一电阻的Ra1信号端；第一电阻的Ra1信号端连接第九PMOS管的漏极Pd9和第九NMOS管的源极Ns9，Rb1信号端连接第二电阻的Rb2信号端，并形成输出电压Vc；第二电阻的Ra2端连接第十PMOS管的源极Ps10和第十NMOS管的漏极Nd10，Rb2连接第一电阻的Rb1信号端；第十PMOS管的栅极Pg10接收输入信号N_DN，漏极Pd10连接第十NMOS管的源极Ns10、第七NMOS管的漏极Nd7、第八NMOS管的漏极Nd8和栅极Ng8，并作为输出信号端输出BN电压，源极Ps10连接第十NMOS管的漏极Nd10和第二电阻的Ra2信号端；第十NMOS管的栅极Ng10接收输入信号DN，漏极Nd10连接第十PMOS管的源极Ps10和第二电阻的Ra2信号端，源极Ns10连接第十PMOS管的漏极Pd10、第七NMOS管的漏极Nd7、第八NMOS管的漏极Nd8和栅极Ng8；第七NMOS管的栅极Ng7接收输入电压bias_b，漏极Nd7连接第十PMOS管的漏极Pd10、第十NMOS管的源极Ns10、第八NMOS管的漏极Nd8和栅极Ng8；第八NMOS管的栅极Ng8连接第八NMOS管的漏极Nd8、第十PMOS管的漏极Pd10、第十NMOS管的源极Ns10和第七NMOS管的漏极Nd7；第七NMOS管的源极Ns7和第八NMOS管的源极Ns8连接VSS；第七PMOS管的源极Ps7和第八PMOS管的源极Ps8连接VDD。

第一抗辐射加固电荷泵电流源开关支路有八个输入端和一个输出端，如图6所示，八个输入端分别接来自PFD的四个输出信号UP、N_UP、DN和N_DN、偏置电路产生的bias_a和bias_b电压和第二抗辐射加固电荷泵电流源开关支路的输出电压BP、BN，一个输出端输出OPA_out电压。第一抗辐射加固电荷泵电流源开关支路由四个PMOS管（即第十一PMOS管、第十二PMOS管、第十三PMOS管和第十四PMOS管）、四个NMOS（即第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管）和两个无源电阻（即第三电阻和第四电阻）组成，第一抗辐射加固电荷泵电流源开关支路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第十一PMOS管的栅极Pg11接收输入电压bias_a，漏极Pd11连接第十二PMOS管的漏极Pd12和栅极Pg12、第十三PMOS管的源极Ps13和第十三NMOS管的漏极Nd13，并作为输入信号端输入BP电压；第十二PMOS管的栅极Pg12连接第十二PMOS管的漏极Pd12、第十一PMOS管的漏极Pd11、第十三PMOS管的源极Ps13和第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13接收输入信号UP，漏极Nd13连接第十一PMOS管的漏极Pd11、第十二PMOS管的漏极Pd12和栅极Pg12、第十三PMOS管的源极Ps13，源极Ns13连接第十三PMOS管的漏极Pd13和第三电阻的Ra3信号端；第十三PMOS管的栅极Pg13接收输入信号N_UP，漏极Pd13连接第十三NMOS管的源极Ns13和第三电阻的Ra3信号端，源极Ps13连接第十三NMOS管的漏极Nd13，第十一PMOS管的漏极Pd11，第十二PMOS管的漏极Pd12和栅极Pg12；第三电阻的Ra3信号端连接第十三NMOS管的源极Ns13和第十三PMOS管的漏极Pd13，Rb3信号端连接第四电阻的信号端Rb4，并作为输出信号端输出OPA_out电压；第四电阻的Rb4信号端连接第三电阻的Rb3信号端，Ra4信号端连接第十四PMOS管的源极Ps14和第十四NMOS管的漏极Nd14；第十四NMOS管的栅极Ng14接收N_DN信号，漏极连接第十四PMOS管的源极Ps14和第四电阻的Ra4信号端，源极Ns14连接第十四PMOS管的漏极Pd14、第十一NMOS管的漏极Nd11、第十二NMOS管的漏极Nd12和栅极Ng12，并接收输入电压BN；第十四PMOS管的栅极Pg14接收输入信号DN，漏极Pd14连接第十四NMOS管的源极Ns14、第十一NMOS管的漏极Nd11、第十二NMOS管的漏极Nd12和栅极Ng12，并接收输入电压BN，源极Ps14连接第十四NMOS管的漏极Nd14和第四电阻的Ra4信号端；第十一NMOS管的栅极Ng11接收输入电压bias_b，漏极Nd11连接第十四NMOS管的源极Ns14、第十四PMOS管的漏极Pd14、第十二NMOS管的漏极Nd12和栅极Ng12；第十二NMOS管的栅极Ng12连接第十二NMOS管漏极Nd12、第十四NMOS管的源极Ns14，第十四PMOS管的漏极Pd14和第十一NMOS管的漏极Nd11；第十一NMOS管的源极Ns11和第十二NMOS管的源极Ns12连接VSS；第十一PMOS管的源极Ps11和第十二PMOS管的源极Ps12连接VDD。

本发明抗单粒子瞬变的电荷泵电路工作过程如下：

偏置电路接收锁相环压控振荡器偏置电压vbn，通过偏置电路对vbn进行转换后产生bias_a和bias_b电压。第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路接收锁相环PFD中的UP、N_UP、DN、N_DN信号，接收偏置电路中的bias_a和bias_b电压。在UP信号为低电平，N_UP信号为高电平时第二抗辐射加固电荷泵电流源开关支路对滤波器充电，相反在UP信号为高电平，N_UP信号为低电平时第二抗辐射加固电荷泵电流源开关支路对滤波器不充电；在DN信号为高电平，N_DN信号为低电平时第二抗辐射加固电荷泵电流源开关支路对滤波器放电，相反在DN信号为低电平，N_DN信号为高电平时第二抗辐射加固电荷泵电流源开关支路对滤波器不放电。当UP信号为高电平，DN信号为低电平时，第二抗辐射加固电荷泵电流源开关支路既不对LPF充电也不对它放电，Vc应该处于恒定不变，但是由于集成电路中的电荷共享效应，会使得Vc电压发生偏移。然而第一抗辐射加固电荷泵电流源开关支路工作状态与第二抗辐射加固电荷泵电流源开关支路正好相反，即第二抗辐射加固电荷泵电流源开关支路的开关关断的时候，第一抗辐射加固电荷泵电流源开关支路打开，从而防止了电荷的共享，使Vc电压不产生波动。单位增益放大器的输入端接收第二抗辐射加固电荷泵电流源开关支路的输出电压Vc，输出端连接第一抗辐射加固电荷泵电流源开关支路的输出端，使两条抗辐射加固电荷泵电流源开关支路的输出电压保持一致。

采用本发明可以达到以下技术效果：

本发明抗单粒子瞬变的电荷泵电路的抗SET能力优于传统的电荷泵电路。因为本发明对传统未加固的荷泵电路进行改造，在第一电荷泵电流源开关支路和第二电荷泵电流源开关支路中引入了无源电阻的加固设计，从而提高了整个电荷泵的抗SET能力。同时本电荷泵依然属于电流型电荷泵，因此电荷泵对电源噪声的抑制效果优于电压型电荷泵。本发明抗单粒子瞬变的电荷泵电路适合用于抗SET加固集成电路的锁相环设计，应用于航空、航天等领域。

附图说明

图1为传统锁相环结构图。

图2为电流型电荷泵与电压型电荷泵结构图。

图3为本发明抗单粒子瞬变的电荷泵电路逻辑结构图。

图4为本发明抗单粒子瞬变的电荷泵电路中偏置电路逻辑结构图。

图5为本发明抗单粒子瞬变的电荷泵电路中第二抗辐射加固电荷泵电流源开关支路逻辑结构图。

图6为本发明抗单粒子瞬变的电荷泵电路中第一抗辐射加固电荷泵电流源开关支路逻辑结构图。

具体实施方式

如图3所示，本发明由偏置电路（如图4所示）、第一抗辐射加固电荷泵电流源开关支路（如图6所示）、第二抗辐射加固电荷泵电流源开关支路（如图5所示）、单位增益放大器和滤波器组成。本发明五个输入分别是UP、N_UP、DN、N_DN信号和vbn电压，UP和N_UP是一对来自锁相环PFD的反相信号，DN和N_DN是一对来自锁相环PFD的反相信号，vbn是来自锁相环VCO偏置电路的电压；一个输出电压Vc，作为锁相环VCO偏置电路的输入。偏置电路接收锁相环压控振荡器偏置电路产生的偏置电压vbn，对其进行转换后产生与第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路相连接的偏置电压bias_a和bias_b。第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路接收锁相环PFD中的输出信号UP、N_UP、DN、N_DN，接收偏置电路中的bias_a和bias_b电压。在UP为低电平，N_UP为高电平时对滤波器充电，相反则不充电；在DN为高电平，N_DN为低电平时对滤波器放电，相反则不放电。单位增益的输入端接收第二抗辐射加固电荷泵电流源开关支路的输出Vc电压，输出端连接第二抗辐射加固电荷泵电流源开关支路的输出端，使两条抗辐射支路的输出电压保持一致。滤波器的输入端接第二抗辐射加固电荷泵电流源开关支路的输出电压Vc。如图4所示，偏置电路有一个输入端和两个输出端，输入端输入信号为vbn，来自于压控振荡器偏置电路的输出，输出端输出信号为bias_a、bias_b，输出信号分别给第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路提供偏置。偏置电路由两级半边复制电路组成，第一级半边复制电路由三个PMOS管（即第一PMOS管，第二PMOS管，第三PMOS管）和三个NMOS管（即第一NMOS管，第二NMOS管，第三NMOS管）组成。第一PMOS管的栅极Pg1连接第一PMOS管的漏极Pd1，并连接第二PMOS管的栅极Pg2和第二PMOS管的漏极Pd2、第一NMOS管的漏极Nd1，并作为偏置电路的一个输出端输出信号bias_a；第二PMOS管的栅极Pg2连接第二PMOS管的漏极Pd2，并连接第一PMOS管的栅极Pg1和第一PMOS管的漏极Pd1、第一NMOS管的漏极Nd1；第三PMOS管的栅极Pg3连接第三NMOS管的栅极Ng3和第三NMOS管的漏极Nd3，漏极Pd3连接第一NMOS管的栅极Ng1；第一NMOS管的栅极Ng1连接第三PMOS管的Pd3，漏极Nd1连接第一PMOS管的漏极Pd1和栅极Pg1、第二PMOS管的漏极Pd2和栅极Pg2；第二NMOS管的栅极Ng2连接输入信号vbn，漏极Nd2连接第一NMOS管的源极Ns1；第三NMOS管的栅极Ng3连接第三NMOS管的漏极Nd3、并连接第三PMOS管的栅极Pg3；第二NMOS管的源极Ns2和第三NMOS管的源极Ns3均连接VSS；第一PMOS管的源极Ps1、第二PMOS管的源极连接Ps2和第三PMOS管的源极Ps3均连接VDD；

第二级半边复制电路由三个PMOS管（即第四PMOS管，第五PMOS管，第六PMOS管）和三个NMOS管（即第四NMOS管，第五NMOS管，第六NMOS管）组成。第四PMOS管的栅极Pg4连接第四PMOS管的漏极Pd4，连接第五PMOS管的栅极Pg5和漏极Pd5、第四NMOS管的漏极Nd4；第五PMOS管的栅极Pg5连接第五PMOS管的漏极Pd5，第四PMOS管的栅极Pg4和漏极Pd4、第四NMOS管的漏极Nd4；第六PMOS管的栅极Pg6连接第六NMOS管的栅极Ng6和漏极Nd6，漏极Pd6连接第四NMOS管的栅极Ng4；第四NMOS管的栅极Ng4连接第六PMOS管的漏极Pd6，源极Ns4连接第五NMOS管的漏极Nd5和栅极Ng5，并作为偏置电路的输出端输出电压bias_b；第五NMOS管的栅极Ng5连接第五NMOS管的漏极Nd5；第六NMOS管的栅极Ng6连接第六NMOS管的漏极Nd6，并连接第六PMOS管的栅极Pg6；第五NMOS管的源极Ns5和第六NMOS管的源极Ns6接VSS；第四PMOS管的源极Ps4、第五PMOS管的源极Ps5和第六PMOS管的源极Ps6接VDD。偏置电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。

第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路均为电荷泵的主体支路。第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路通过单位增益放大器连接在一起，第二抗辐射加固电荷泵电流源开关支路的输出端连接单位增益放大器的输入端，第一抗辐射加固电荷泵电流源开关支路的输出端连接单位增益放大器的输出端。

如图5所示，第二抗辐射加固电荷泵电流源开关支路有六个输入端和三个输出端，六个输入端分别连接来自PFD的输出信号UP、N_UP、DN、N_DN和偏置电路的输出电压bias_a、bias_b，三个输出分别为BP、BN和Vc。第二抗辐射加固电荷泵电流源开关支路由四个PMOS管（即第七PMOS管，第八PMOS管，第九PMOS管和第十PMOS管）、四个NMOS管（即第七NMOS管，第八NMOS管，第九NMOS管和第十NMOS管）和两个无源电阻（即第一电阻、第二电阻）组成，第二抗辐射加固电荷泵电流源开关支路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第七PMOS管的栅极Pg7接收输入电压bias_a，漏极Pd7连接第八PMOS管的漏极Pd8和栅极Pg8，第九PMOS管的源极Ps9和第九NMOS管的漏极Nd9，并作为输出端输出BP电压；第八PMOS管栅极Pg8连接第八PMOS管漏极Pd8，并连接第七PMOS管的漏极Pd7、第九NMOS管的漏极Nd9和第九PMOS管的源极Ps9；第九PMOS管的栅极Pg9接收输入信号UP，漏极Pd9连接第九NMOS管的源极Ns9，并连接第一电阻的Ra1信号端，源极Ps9连接第七PMOS管的漏极Pd7、第八PMOS管的漏极Pd8和栅极Pg8；第九NMOS管的栅极Ng9接收输入信号N_UP，漏极Nd9连接第九PMOS管的源极Ps9，并连接第七PMOS管的漏极Pd7和第八PMOS管的漏极Pd8和栅极Pg8；源极Ns9连接第九PMOS管的漏极Pd9，并连接第一电阻的Ra1信号端；第一电阻的Ra1信号端连接第九PMOS管的漏极Pd9和第九NMOS管的源极Ns9，Rb1信号端连接第二电阻的Rb2信号端，并形成输出电压Vc；第二电阻的Ra2端连接第十PMOS管的源极Ps10和第十NMOS管的漏极Nd10，Rb2连接第一电阻的Rb1信号端；第十PMOS管的栅极Pg10接收输入信号N_DN，漏极Pd10连接第十NMOS管的源极Ns10、第七NMOS管的漏极Nd7、第八NMOS管的漏极Nd8和栅极Ng8，并作为输出信号端输出BN电压，源极Ps10连接第十NMOS管的漏极Nd10和第二电阻的Ra2信号端；第十NMOS管的栅极Ng10接收输入信号DN，漏极Nd10连接第十PMOS管的源极Ps10和第二电阻的Ra2信号端，源极Ns10连接第十PMOS管的漏极Pd10、第七NMOS管的漏极Nd7、第八NMOS管的漏极Nd8和栅极Ng8；第七NMOS管的栅极Ng7接收输入电压bias_b，漏极Nd7连接第十PMOS管的漏极Pd10、第十NMOS管的源极Ns10、第八NMOS管的漏极Nd8和栅极Ng8；第八NMOS管的栅极Ng8连接第八NMOS管的漏极Nd8、第十PMOS管的漏极Pd10、第十NMOS管的源极Ns10和第七NMOS管的漏极Nd7；第七NMOS管的源极Ns7和第八NMOS管的源极Ns8连接VSS；第七PMOS管的源极Ps7和第八PMOS管的源极Ps8连接VDD。

如图6所示，第一抗辐射加固电荷泵电流源开关支路有八个输入端和一个输出端，八个输入端分别接来自PFD的四个输出信号UP、N_UP、DN和N_DN、偏置电路产生的bias_a和bias_b电压和第二抗辐射加固电荷泵电流源开关支路的输出电压BP、BN，一个输出端输出OPA_out电压。第一抗辐射加固电荷泵电流源开关支路由四个PMOS管（即第十一PMOS管、第十二PMOS管、第十三PMOS管和第十四PMOS管）、四个NMOS（即第十一NMOS管、第十二NMOS管、第十三NMOS管和第十四NMOS管）和两个无源电阻（即第三电阻和第四电阻）组成，第一抗辐射加固电荷泵电流源开关支路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。第十一PMOS管的栅极Pg11接收输入电压bias_a，漏极Pd11连接第十二PMOS管的漏极Pd12和栅极Pg12、第十三PMOS管的源极Ps13和第十三NMOS管的漏极Nd13，并作为输入信号端输入BP电压；第十二PMOS管的栅极Pg12连接第十二PMOS管的漏极Pd12、第十一PMOS管的漏极Pd11、第十三PMOS管的源极Ps13和第十三NMOS管的漏极Nd13；第十三NMOS管的栅极Ng13接收输入信号UP，漏极Nd13连接第十一PMOS管的漏极Pd11、第十二PMOS管的漏极Pd12和栅极Pg12、第十三PMOS管的源极Ps13，源极Ns13连接第十三PMOS管的漏极Pd13和第三电阻的Ra3信号端；第十三PMOS管的栅极Pg13接收输入信号N_UP，漏极Pd13连接第十三NMOS管的源极Ns13和第三电阻的Ra3信号端，源极Ps13连接第十三NMOS管的漏极Nd13，第十一PMOS管的漏极Pd11，第十二PMOS管的漏极Pd12和栅极Pg12；第三电阻的Ra3信号端连接第十三NMOS管的源极Ns13和第十三PMOS管的漏极Pd13，Rb3信号端连接第四电阻的信号端Rb4，并作为输出信号端输出OPA_out电压；第四电阻的Rb4信号端连接第三电阻的Rb3信号端，Ra4信号端连接第十四PMOS管的源极Ps14和第十四NMOS管的漏极Nd14；第十四NMOS管的栅极Ng14接收N_DN信号，漏极连接第十四PMOS管的源极Ps14和第四电阻的Ra4信号端，源极Ns14连接第十四PMOS管的漏极Pd14、第十一NMOS管的漏极Nd11、第十二NMOS管的漏极Nd12和栅极Ng12，并接收输入电压BN；第十四PMOS管的栅极Pg14接收输入信号DN，漏极Pd14连接第十四NMOS管的源极Ns14、第十一NMOS管的漏极Nd11、第十二NMOS管的漏极Nd12和栅极Ng12，并接收输入电压BN，源极Ps14连接第十四NMOS管的漏极Nd14和第四电阻的Ra4信号端；第十一NMOS管的栅极Ng11接收输入电压bias_b，漏极Nd11连接第十四NMOS管的源极Ns14、第十四PMOS管的漏极Pd14、第十二NMOS管的漏极Nd12和栅极Ng12；第十二NMOS管的栅极Ng12连接第十二NMOS管漏极Nd12、第十四NMOS管的源极Ns14，第十四PMOS管的漏极Pd14和第十一NMOS管的漏极Nd11；第十一NMOS管的源极Ns11和第十二NMOS管的源极Ns12连接VSS；第十一PMOS管的源极Ps11和第十二PMOS管的源极Ps12连接VDD。

Claims (4)

1.一种抗单粒子瞬变的加固电荷泵结构，其特征在于抗单粒子瞬变电荷泵电路由偏置电路、第一抗辐射加固电荷泵电流源开关支路、第二抗辐射加固电荷泵电流源开关支路、单位增益放大器、滤波器组成；抗单粒子瞬变电荷泵电路有五个输入端和一个输出端，四个输入端分别与鉴频鉴相器PFD的输出信号UP、N_UP、DN和N_DN相连，另一个输入端与压控振荡器偏置电路相连，接收从压控振荡器偏置电路传来的信号vbn；一个输出信号端连接压控振荡器VCO，作为VCO的控制电压Vc；单位增益放大器采用单级的折叠共源共栅运放结构，滤波器采用低通滤波器LPF；

偏置电路有一个输入端和两个输出端，输入端与压控振荡器偏置电路相连，接收从压控振荡器偏置电路传来的信号vbn，两个输出端均与第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路相连，向第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路输出电压bias_a和bias_b，为第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路提供偏置；

第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路通过单位增益放大器连接在一起，第二抗辐射加固电荷泵电流源开关支路的输出电压Vc端连接单位增益放大器的输入端，第一抗辐射加固电荷泵电流源开关支路的输出端连接单位增益放大器的输出端；第一抗辐射加固电荷泵电流源开关支路和第二抗辐射加固电荷泵电流源开关支路中引入了无源电阻的加固设计；

第二抗辐射加固电荷泵电流源开关支路有六个输入端和三个输出端，六个输入端分别连接来自PFD的输出信号UP、N_UP、DN、N_DN和偏置电路的输出电压bias_a、bias_b，三个输出端分别输出电压BP、BN和Vc；

第一抗辐射加固电荷泵电流源开关支路有八个输入端和一个输出端，八个输入端分别接来自PFD的四个输出信号UP、N_UP、DN和N_DN、偏置电路产生的bias_a和bias_b电压和第二抗辐射加固电荷泵电流源开关支路的输出电压BP、BN，一个输出端输出OPA_out电压。

2.如权利要求1所述的一种抗单粒子瞬变的加固电荷泵结构，其特征在于所述偏置电路由两级半边复制电路组成，第一级半边复制电路由第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管组成；第一PMOS管的栅极Pg1连接第一PMOS管的漏极Pd1，并连接第二PMOS管的栅极Pg2和第二PMOS管的漏极Pd2、第一NMOS管的漏极Nd1，并作为偏置电路的一个输出端输出电压bias_a；第二PMOS管的栅极Pg2连接第二PMOS管的漏极Pd2，并连接第一PMOS管的栅极Pg1和第一PMOS管的漏极Pd1、第一NMOS管的漏极Nd1；第三PMOS管的栅极Pg3连接第三NMOS管的栅极Ng3和第三NMOS管的漏极Nd3，漏极Pd3连接第一NMOS管的栅极Ng1；第一NMOS管的栅极Ng1连接第三PMOS管的Pd3，漏极Nd1连接第一PMOS管的漏极Pd1和栅极Pg1、第二PMOS管的漏极Pd2和栅极Pg2；第二NMOS管的栅极Ng2连接输入信号vbn，漏极Nd2连接第一NMOS管的源极Ns1；第三NMOS管的栅极Ng3连接第三NMOS管的漏极Nd3、并连接第三PMOS管的栅极Pg3；第二NMOS管的源极Ns2和第三NMOS管的源极Ns3均连接地VSS；第一PMOS管的源极Ps1、第二PMOS管的源极连接Ps2和第三PMOS管的源极Ps3均连接电源VDD；

第二级半边复制电路由第四PMOS管、第五PMOS管、第六PMOS管、第四NMOS管、第五NMOS管、第六NMOS管组成；第四PMOS管的栅极Pg4连接第四PMOS管的漏极Pd4，连接第五PMOS管的栅极Pg5和漏极Pd5、第四NMOS管的漏极Nd4；第五PMOS管的栅极Pg5连接第五PMOS管的漏极Pd5，第四PMOS管的栅极Pg4和漏极Pd4、第四NMOS管的漏极Nd4；第六PMOS管的栅极Pg6连接第六NMOS管的栅极Ng6和漏极Nd6，漏极Pd6连接第四NMOS管的栅极Ng4；第四NMOS管的栅极Ng4连接第六PMOS管的漏极Pd6，源极Ns4连接第五NMOS管的漏极Nd5和栅极Ng5，并作为偏置电路的输出端输出电压bias_b；第五NMOS管的栅极Ng5连接第五NMOS管的漏极Nd5；第六NMOS管的栅极Ng6连接第六NMOS管的漏极Nd6，并连接第六PMOS管的栅极Pg6；第五NMOS管的源极Ns5和第六NMOS管的源极Ns6接地VSS；第四PMOS管的源极Ps4、第五PMOS管的源极Ps5和第六PMOS管的源极Ps6接电源VDD；偏置电路中所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS。

3.如权利要求1所述的一种抗单粒子瞬变的加固电荷泵结构，其特征在于所述第二抗辐射加固电荷泵电流源开关支路由第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管和两个无源电阻即第一电阻、第二电阻组成，第二抗辐射加固电荷泵电流源开关支路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第七PMOS管的栅极Pg7接收输入电压bias_a，漏极Pd7连接第八PMOS管的漏极Pd8和栅极Pg8，第九PMOS管的源极Ps9和第九NMOS管的漏极Nd9，并作为输出端输出BP电压；第八PMOS管栅极Pg8连接第八PMOS管漏极Pd8，并连接第七PMOS管的漏极Pd7、第九NMOS管的漏极Nd9和第九PMOS管的源极Ps9；第九PMOS管的栅极Pg9接收输入信号UP，漏极Pd9连接第九NMOS管的源极Ns9，并连接第一电阻的Ra1信号端，源极Ps9连接第七PMOS管的漏极Pd7、第八PMOS管的漏极Pd8和栅极Pg8；第九NMOS管的栅极Ng9接收输入信号N_UP，漏极Nd9连接第九PMOS管的源极Ps9，并连接第七PMOS管的漏极Pd7和第八PMOS管的漏极Pd8和栅极Pg8；源极Ns9连接第九PMOS管的漏极Pd9，并连接第一电阻的Ra1信号端；第一电阻的Ra1信号端连接第九PMOS管的漏极Pd9和第九NMOS管的源极Ns9，第一电阻的Rb1信号端连接第二电阻的Rb2信号端，并形成输出电压Vc；第二电阻的Ra2信号端连接第十PMOS管的源极Ps10和第十NMOS管的漏极Nd10，第二电阻的Rb2连接第一电阻的Rb1信号端；第十PMOS管的栅极Pg10接收输入信号N_DN，漏极Pd10连接第十NMOS管的源极Ns10、第七NMOS管的漏极Nd7、第八NMOS管的漏极Nd8和栅极Ng8，并作为输出信号端输出BN电压，源极Ps10连接第十NMOS管的漏极Nd10和第二电阻的Ra2信号端；第十NMOS管的栅极Ng10接收输入信号DN，漏极Nd10连接第十PMOS管的源极Ps10和第二电阻的Ra2信号端，源极Ns10连接第十PMOS管的漏极Pd10、第七NMOS管的漏极Nd7、第八NMOS管的漏极Nd8和栅极Ng8；第七NMOS管的栅极Ng7接收输入电压bias_b，漏极Nd7连接第十PMOS管的漏极Pd10、第十NMOS管的源极Ns10、第八NMOS管的漏极Nd8和栅极Ng8；第八NMOS管的栅极Ng8连接第八NMOS管的漏极Nd8、第十PMOS管的漏极Pd10、第十NMOS管的源极Ns10和第七NMOS管的漏极Nd7；第七NMOS管的源极Ns7和第八NMOS管的源极Ns8连接地VSS；第七PMOS管的源极Ps7和第八PMOS管的源极Ps8连接电源VDD。

4.如权利要求1所述的一种抗单粒子瞬变的加固电荷泵结构，其特征在于所述第一抗辐射加固电荷泵电流源开关支路由第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和两个无源电阻即第三电阻、第四电阻组成，第一抗辐射加固电荷泵电流源开关支路所有PMOS管的衬底连接电源VDD，所有NMOS管的衬底接地VSS；第十一PMOS管的栅极Pg11接收输入电压bias_a，漏极Pd11连接第十二PMOS管的漏极Pd12和栅极Pg12、第十三PMOS管的源极Ps13和第十三NMOS管的漏极Nd13，并作为输入信号端输入BP电压；第十二PMOS管的栅极Pg12连接第十二PMOS管的漏极Pd12、第十一PMOS管的漏极Pd11、第十三PMOS管的源极Ps13和第十三NMOS管的漏级Nd13；第十三NMOS管的栅极Ng13接收输入信号UP，漏极Nd13连接第十一PMOS管的漏极Pd11、第十二PMOS管的漏极Pd12和栅极Pg12、第十三PMOS管的源极Ps13，源极Ns13连接第十三PMOS管的漏极Pd13和第三电阻的Ra3信号端；第十三PMOS管的栅极Pg13接收输入信号N_UP，漏极Pd13连接第十三NMOS管的源极Ns13和第三电阻的Ra3信号端，源极Ps13连接第十三NMOS管的漏极Nd13，第十一PMOS管的漏极Pd11，第十二PMOS管的漏极Pd12和栅极Pg12；第三电阻的Ra3信号端连接第十三NMOS管的源极Ns13和第十三PMOS管的漏极Pd13，第三电阻的Rb3信号端连接第四电阻的信号端Rb4，并作为输出信号端输出OPA_out电压；第四电阻的Rb4信号端连接第三电阻的Rb3信号端，第四电阻的Ra4信号端连接第十四PMOS管的源极Ps14和第十四NMOS管的漏极Nd14；第十四NMOS管的栅极Ng14接收N_DN信号，漏极连接第十四PMOS管的源极Ps14和第四电阻的Ra4信号端，源极Ns14连接第十四PMOS管的漏极Pd14、第十一NMOS管的漏极Nd11、第十二NMOS管的漏极Nd12和栅极Ng12，并接收输入电压BN；第十四PMOS管的栅极Pg14接收输入信号DN，漏极Pd14连接第十四NMOS管的源极Ns14、第十一NMOS管的漏极Nd11、第十二NMOS管的漏极Nd12和栅极Ng12，并接收输入电压BN，源极Ps14连接第十四NMOS管的漏极Nd14和第四电阻的Ra4信号端；第十一NMOS管的栅极Ng11接收输入电压bias_b，漏极Nd11连接第十四NMOS管的源极Ns14、第十四PMOS管的漏极Pd14、第十二NMOS管的漏极Nd12和栅极Ng12；第十二NMOS管的栅极Ng12连接第十二NMOS管漏极Nd12、第十四NMOS管的源极Ns14，第十四PMOS管的漏极Pd14和第十一NMOS管的漏极Nd11；第十一NMOS管的源极Ns11和第十二NMOS管的源极Ns12连接地VSS；第十一PMOS管的源极Ps11和第十二PMOS管的源极Ps12连接电源VDD。