CN101536192A - 碳化硅半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供具有极好性能特性的碳化硅半导体器件及其制造过程。由Si形成的涂覆膜(M1)形成在4H－SiC衬底(10)上提供的初始生长层(11)上，以及在覆盖有涂覆膜(M1)的区域上形成扩大的台阶表面(15A)。接下来，去除涂覆膜(M1)，以及在初始生长层(11)上外延生长新生长层。在这种情况下，在初始生长层(11)中的扩大的台阶表面(15A)上生长由具有在低温时稳定的多形体的3C－SiC晶体形成的3C－SiC部(21a)。在具有窄带隙的3C－SiC部(21a)中设置诸如MOSFET等的沟道区域能够因为界面状态的减少而改善沟道迁移率，并且因而能够实现具有极好工作特性的碳化硅半导体器件的生产。

Description

碳化硅半导体器件及其制造方法
[0001]
技术领域
本发明涉及一种包括扩大的台阶部的碳化硅半导体器件及其制造方法。
[0002]
背景技术
人们希望将通过利用碳化硅衬底(SiC衬底)形成的诸如晶体管或二极管的半导体器件实际用作功率器件，其中该碳化硅衬底是Si和C以1：1的成分比结合而成的。由于碳化硅是宽带隙半导体并且其击穿电场具有的量级高于硅的击穿电场，所以减小pn结或肖特基结中的耗尽层的厚度，也能维持高的反向击穿电压。因而，碳化硅衬底的使用允许减小器件的厚度和提高掺杂浓度。因此，人们希望实现具有低导通电阻和高击穿电压的低功耗功率器件。
[0003]
存在的缺点是通过利用碳化硅衬底形成的MOSFET(金属氧化物半导体场效应晶体管)在沟道区域中具有比通过利用硅衬底形成的MOSFET更低的载流子迁移率(沟道迁移率)。这主要是因为大量的碳固有地残留在碳化硅衬底上的热氧化物膜中，并且在靠近边界面的区域中通过碳化硅层的热氧化物膜产生高的界面状态。此外，将具有4H或6H多型体的衬底用作碳化硅衬底，并且为了实现平滑的外延生长，使用具有相对于{0001}表面偏移约8°的主表面的衬底。然而，在掺杂剂注入后以高温进行退火的碳化硅衬底的表面处，存在随机的不规则性。当形成作为栅极绝缘膜的热氧化物膜时，这些不规则性使界面状态密度升高，并且热氧化物膜还易受由表面处的不规则性所引起的载流子散射的影响。
[0004]
作为用于减轻上述碳化硅衬底中表面处的不规则性的影响的技术，日本特开专利公布No.2000—294777(专利文献1)公开了一种用于在特殊台阶部中形成沟道区域的技术。在对碳化硅衬底进行离子注入使得形成扩散区域之后，以高温执行退火，例如以激活掺杂剂。然后，由于阶梯的形成和集结而形成聚束阶梯，并且在聚束阶梯之间形成平坦台阶表面。在专利文献1中，在聚束阶梯的平坦台阶表面正下方的区域用作沟道区域，使得减少表面处由不规则性所引起的界面状态，并减轻表面处由不规则性所引起的载流子散射。
专利文献1：日本特开专利公布No.2000—294777
[0005]
发明内容
本发明要解决的问题
然而，在通过专利文献1的方法获得的碳化硅衬底中，难以将表面处的不规则性降低至充分改善载流子迁移率的程度。形成通过退火所获得的聚束阶梯作为阶梯的重构的结果，并且通过退火所获得的聚束阶梯只具有约几个原子层的高度。与聚束阶梯的一个周期长度相对应的台阶表面同样具有约10nm的狭窄宽度。因此，在沟道区域的表面处仍残留不规则性。
[0006]
另外，由于广泛用作碳化硅衬底的诸如4H型或6H型的六方碳化硅具有比诸如3C型的立方碳化硅更宽的带隙，所以很可能在栅极绝缘膜正下方的沟道区域中产生界面状态。因此，不能避免相对低的沟道迁移率。
[0007]
鉴于在某一条件下生长宽的平坦台阶部的事实以及在六方碳化硅层的平坦表面上更加可能外延生长立方碳化硅层的事实，本发明的目的是提供一种具有极好性能特性的碳化硅半导体器件及其制造方法，该方法通过减轻沟道区域的表面处的不规则性以及改善归因于晶体结构的沟道迁移率的方式来制造该碳化硅半导体器件。
[0008]
解决问题的方法
在根据本发明的碳化硅半导体器件中，在由六方碳化硅制成的基底半导体层上外延生长新的生长层，并且在新的生长层中，位于扩大的台阶表面上的部分中形成沟道区域。基底半导体层包括碳化硅衬底和在该碳化硅衬底上外延生长的碳化硅外延层。
[0009]
结果，在位于平坦的扩大台阶表面上的部分上外延生长立方碳化硅。位于平坦的扩大台阶表面上的部分的表面几乎也是平坦的。此外，在栅极绝缘膜正下方的区域中，立方碳化硅具有比六方碳化硅更少的界面状态。因此，改善在扩大的台阶表面上的部分中形成的沟道区域中的载流子的迁移率(沟道迁移率)，使得获得具有极好性能特性的碳化硅半导体器件。
[0010]
特别地，在基底半导体层是具有相对于{0001}表面偏移不小于2°的主表面的4H型碳化硅层的情况下，扩大的台阶表面的主表面是{0001}表面，并且在扩大的台阶表面上外延生长3C型碳化硅部。因此，进一步改善沟道区域中的载流子迁移率。
[0011]
此外，由于基底半导体层偏移的方向相对于<1—100>方向在±7.5°的范围内，所以每个扩大的台阶表面的取向被对准。因此，在扩大的台阶表面上外延生长的3C型碳化硅部具有极好的结晶性。因而，除了沟道区域中载流子迁移率的进一步改善之外，还改善了击穿电压特性。
[0012]
根据本发明的碳化硅半导体器件可应用于横向晶体管和纵向晶体管。特别地，在纵向晶体管中，第二导电类型的阱区由新生长层中位于扩大的台阶表面上的部分形成，以达到第一导电类型的基底半导体层，使得pn结存在于由具有宽带隙的六方晶体制成的基底半导体层中。因此，获得具有保持在高电平处的击穿电压以及具有高的沟道迁移率的碳化硅半导体器件。换句话说，碳化硅半导体器件具有适于功率器件的结构。
[0013]
根据本发明的碳化硅半导体器件的制造方法是如下方法：在向基底半导体层提供硅的同时，通过对六方晶体的基底半导体层进行热处理来形成扩大的台阶表面；在基底半导体层上外延生长由碳化硅制成的新生长层；以及在新生长层中，在位于扩大的台阶表面上的部分中形成沟道区域。
[0014]
采用该方法，容易地获得根据本发明具有如上所述的高电平性能特性的碳化硅半导体器件。
[0015]
在使用由具有4H多型体的碳化硅制成的基底半导体层的情况下，通过前述热处理获得宽的扩大台阶表面。因此，在扩大的台阶表面上容易外延生长具有立方多型体的3C型碳化硅。
[0016]
在形成扩大的台阶表面的步骤中，在基底半导体层上形成包括Si的涂覆膜，然后，以不低于涂覆膜的熔点的温度对基底半导体层进行热处理。结果，能容易地形成宽的扩大台阶表面。
[0017]
本发明的效果
采用根据本发明的碳化硅半导体器件及其制造方法，能获得具有高的沟道迁移率和极好性能特性的碳化硅半导体器件。
[0018]
附图说明
图1(a)—(c)是示出第一和第二实施例共有的形成扩大的台阶表面的步骤和形成新生长层的步骤的横截面图。
图2(a)和(b)是在生长初始生长层之后，在初始生长层覆盖有Si膜的情况下不进行退火时进一步外延生长新生长层的情况下的生长机制的示意图。
图3(a)和(b)是在生长初始生长层之后，在初始生长层覆盖有Si膜的情况下进行退火，然后外延生长新生长层的情况下的生长机制的示意图。
图4(a)—(d)是示出第一实施例中横向MOSFET的制造过程的示意图。
图5(a)—(f)是示出第二实施例中作为碳化硅半导体器件的DiMOSFET的制造过程的横截面图。
[0019]
附图标记说明
104H—SiC衬底，11初始生长层(基底半导体层)，14A扩大的纽结表面，14B纽结表面，15A扩大的台阶表面，15B台阶表面，16氧化硅膜，21新生长层，21a3C—SiC部，21b4H—SiC部，32、52p阱区，52a沟道区域，33源/漏区，37碳帽，40栅极绝缘膜，41源/漏电极，42、62栅电极，43漏电极，53源区，55p+接触区，60背电极，61源电极，63漏电极，M1涂覆膜
[0020]
具体实施方式
以下将参考附图来描述本发明的实施例，其中相同的或相应的部件由相同的附图标记表示，并且不再重复它们的说明。
[0021]
(第一实施例)
—扩大的台阶表面的形成—
图1(a)—(c)是示出第一和第二实施例共有的形成扩大的台阶表面的步骤和形成新生长层的步骤的横截面图。
[0022]
在图1(a)所示的步骤中，准备n型4H—SiC衬底10，其具有0.02Ωcm的电阻率和400μm的厚度，以及将在<1—100>方向上偏移约8°的{0001}表面用作主表面。然后，通过以原位掺杂的方式利用CVD外延生长法在4H—SiC衬底10上外延生长初始生长层(基底半导体层)11，所述初始生长层11具有约10μm的厚度并且包括浓度为约1×1016cm-3的n型掺杂剂。此时，初始生长层11的表面部包括具有相对规则的形状的许多阶梯，以及各阶梯的表面包括纽结表面和台阶表面。台阶表面对应于{0001}表面并且具有约10nm的宽度。纽结表面对应于{11—2n}表面(其中“n”为任何整数)或{03—38}表面。然而，当使用6H—SiC衬底时，台阶表面对应于{0001}表面，以及纽结表面对应于{01—14}表面。在初始生长层11的表面处形成具有比较规则的形状的许多阶梯。这些阶梯的集合被称作“聚束阶梯”。应指出的是，可以使用6H—SiC衬底代替4H—SiC衬底。此外，具有通过热处理等在碳化硅衬底本身的表面处形成的聚束阶梯的层可以用作基底半导体层。
[0023]
接下来，在图1(b)所示的步骤中，沉积覆盖初始生长层11的Si膜，然后对Si膜构图以形成覆盖器件形成区的涂覆膜M1。应指出的是，没有覆盖有涂覆膜M1的区域可以覆盖有诸如碳帽(carbon cap)的保护膜。然后，在特定条件下执行退火，即在Ar气氛中以约1500℃退火约两小时。结果，在覆盖有涂覆膜M1的区域Rt1中，形成通过使聚束阶梯的台阶表面和纽结表面扩大而产生的扩大的台阶表面15A和扩大的纽结表面14A。尽管尚未完全阐明这样的扩大的台阶表面的形成机制，但根据经验的事实表明在提供Si的同时，通过退火形成具有极其扩大的台阶表面和纽结表面的阶梯。另一方面，在没有覆盖有涂覆膜的区域Rt2中，存在几乎不扩大的台阶表面15B和纽结表面14B(参见区域Rt2的局部放大视图)。使扩大的台阶表面15A扩大至具有约0.1—50μm的宽度。尽管使扩大的台阶表面15A扩大至比未扩大的台阶表面15B宽十倍或更多，但在说明中为方便起见，在图1(b)的局部放大视图中未按比例绘制。扩大的台阶表面15A的宽度通过SEM(电子扫描显微镜)、AFM(原子力显微镜)等来测量。
[0024]
尽管在该实施例中以1500℃对初始生长层11进行退火，以形成扩大的台阶表面15A，但在此的退火温度可优选地具有以下范围。退火温度可优选地不高于2545℃，以便抑制SiC的升华和完全分解。退火温度可优选地不高于2000℃，以便在某种程度上抑制SiC升华成SiC2、Si或Si2C。退火温度可优选地不高于1800℃，以便充分地抑制SiC升华成SiC2、Si或Si2C，并且便于控制初始生长层11的表面形态。退火温度可优选地不高于1600℃，以便进一步改善初始生长层11的表面形态。
[0025]
尽管在本实施例中，在退火时，通过用涂覆膜M1覆盖初始生长层11来将Si提供到初始生长层11的表面，但能采用其他的方法代替该方法。例如，在退火时，其他的方法包括使Si基气体流动到初始生长层11的表面上的方法，向初始生长层11的表面提供包括Si的液体的方法，用由SiO2等制成的涂覆膜覆盖初始生长层11的方法等。
[0026]
接下来，在图1(c)所示的步骤中，通过利用硝酸和氟化氢的混合物来去除涂覆膜M1，然后通过以原位掺杂的方式利用CVD外延生长法在初始生长层11上外延生长新生长层21，所述新生长层21具有约1μm的厚度并且包括浓度为约1×1016cm-3的n型掺杂剂。该新生长层21包括在覆盖有涂覆膜的区域上生长的3C—SiC部21a，以及在未覆盖涂覆膜M1的区域上生长的4H—SiC部21b。在图1(c)中，尽管在垂直于扩大的台阶表面15A的方向上生长3C—SiC部21a，并且因此3C—SiC部21a和4H—SiC部21b具有相对于衬底表面倾斜的界面，但为方便起见，将3C—SiC部21a和4H—SiC部21b描绘成如同它们不具有倾斜界面一样。以下将说明在具有扩大的台阶表面15A的区域上的3C—SiC的生长机制，该3C—SiC具有不同于4H—SiC的多型体。
[0027]
图2(a)和(b)是在生长初始生长层11之后，在初始生长层11覆盖有Si膜的情况下不执行退火时进一步外延生长新生长层21的情况下的示意图。换句话说，图2(a)和(b)示出图1(c)所示的4H—SiC部21b中的生长机制。如图2(a)所示，已到达聚束阶梯的窄台阶表面15B的上表面的活性粒子(有助于外延生长的包括Si和C的化合物)在台阶表面15B上移动，并立即到达纽结表面14B。然后，如图3(b)所示，从纽结表面14B传递关于基底层(初始生长层11)的晶体结构的信息，并且开始生长由4H—SiC制成的新生长部(阶梯流动生长)。在SiC晶体的情况下，由于存在许多多型体，所以在具有小纽结表面的{0001}表面上难以进行高质量同质外延生长。因此，通常使用具有相对于{0001}表面偏移的主表面的偏移衬底。
[0028]
图3(a)和(b)是在生长初始生长层11之后，在初始生长层11覆盖有Si膜的情况下执行退火，然后外延生长新生长层21的情况下的生长机制的示意图。换句话说，图3(a)和(b)示出图1(c)所示的3C—SiC部21a中的生长机制。如图3(a)所示，即使当已达到扩大的台阶表面15A的活性粒子在扩大的台阶表面15A上运动时，其也不太可能到达纽结表面14A。这是因为聚束阶梯的台阶表面15具有约10μm的宽度P1，然而扩大的台阶表面15A具有不小于亚微米的量级的宽度(不小于0.1μm并且不大于50μm)。因此，如图3(b)所示，在活性粒子到达扩大的纽结表面14A之前，晶体生长从扩大的台阶表面15A的上表面开始(二维成核现象)。在该情况下，不传递关于基底层(初始生长层)的晶体结构的信息。因此，不太可能出现同质外延生长，以及由具有在低温处稳定的多型体的3C—SiC制成的新生长层开始生长。
[0029]
MOSFET的制造过程
图4(a)—(d)是示出第一实施例中横向MOSFET的制造过程的示意图。
[0030]
在图4(a)所示的步骤中，在新的生长层21中通过利用离子注入法，在3C—SiC部21a的表面部的一部分中形成p阱区32，所述p阱区32具有约0.8μm的厚度(深度)并且包括浓度为约1×1017cm-3的p型掺杂剂。此外，通过利用离子注入法，分别在p阱区32的表面部的一部分中形成源区和漏区33，所述源区和漏区33具有约0.3μm的厚度(深度)并且包括浓度为1×1019cm-3的n型掺杂剂。应指出的是，p阱区32的下端部可以到达初始生长层11内部，以在初始生长层11中形成pn结。
[0031]
接下来，在图4(b)所示的步骤中，将具有2.5—3μm厚度的正类型抗蚀剂涂布在整个衬底上，以及在特定条件下，即在氩气氛中以750℃执行15分钟热处理，以形成覆盖衬底的具有0.8—1μm的厚度的碳帽37。其后，在特定条件下，即在衬底覆盖有碳帽37的情况下，在氩气氛中以1800℃执行30分钟的热退火。
[0032]
接下来，在图4(c)所示的步骤中，在特定条件下，即在氧气氛中以900℃执行30分钟热处理，以去除碳帽37。结果，使衬底的整个表面平滑，以具有约1—2nm的表面粗糙度Ra。其后，通过将衬底的温度保持在约1200℃的干氧化法，在衬底上形成由氧化硅膜形成并且具有约50nm的厚度的栅极绝缘膜40。尽管还可以在衬底覆盖有碳帽的情况下，不执行该退火步骤，但可优选地执行退火步骤，以便实现沟道区域的表面平滑性。
应指出的是，在去除碳帽37后，可以用包括作为主要成分的硅胶的抛光液，通过CMP(化学机械抛光)进一步使衬底表面部去除约1—5nm，使得可使衬底表面进一步平滑化和平坦化。在该情况下，通过特定条件下的热处理(热氧化法)、即在氧气氛中以1150℃进行90分钟热处理(热氧化法)来在衬底上形成具有约20nm的厚度的牺牲氧化物膜(未示出)，然后通过HF去除该牺牲氧化物膜。结果，去除通过CMP在P阱区32和源/漏区33处生长的抛光应变层(损坏层)。
[0033]
接下来，在图4(d)所示的步骤中，在栅极绝缘膜40中的位于源/漏区33上的部分被开口，然后例如通过利用剥离法等，在栅极绝缘膜40被开口的区域上形成由Ni膜形成并且具有约0.1μm的厚度的源/漏电极41。其后，在特定条件下，即在氩气氛中以975℃进行两分钟热处理，并且使形成源/漏电极41的Ni与形成基底层(源/漏区33)的碳化硅之间的接触状态由肖特基接触改变成欧姆接触。此外，在与源电极41间隔开的位置处的栅极绝缘膜40上形成由A1制成的栅电极42。
[0034]
根据上述制造过程，形成n沟道型横向MOSFET。在该横向MOSFET中，在栅极绝缘膜40介于p阱区32与栅电极42之间的情况下，位于p阱区32顶部处以及位于栅电极42下方的区域用作沟道区域32a。当MOSFET接通时，对栅电极42的施加电压使沟道区域32a反转，并且与施加在源/漏区33之间的电压相对应的电流流过沟道区域32a。在该沟道区域32a中的电子迁移率指的是沟道迁移率。
[0035]
在本实施例中，在3C—SiC部21a中形成沟道区域32a，使得改善当MOSFET接通时通过沟道运动的载流子的迁移率(沟道迁移率)。这是因为诸如3C—SiC的立方SiC具有比诸如4H—SiC或6H—SiC的六方SiC更窄的带隙，以及在位于栅极绝缘膜正下方的沟道区域中，防止载流子运动的界面状态低。另外，在平坦的扩大台阶表面上形成的新生长层21的3C—SiC部21a的表面也是平坦的，使得还抑制了由表面粗糙所引起的载流子散射。因此，根据本实施例的n沟道型MOSFET允许改善沟道迁移率。因此，能实现具有诸如具有低的导通电阻的极好性能特性的碳化硅半导体器件。
[0036]
例如，具有在4H—SiC层中提供的沟道区域的横向MOSFET的沟道迁移率为5—10(cm2/V·s)，而根据本实施例具有在3C—SiC部21a中提供的沟道区域的MOSFET的沟道迁移率为70—100(cm2/V·s)。
[0037]
此外，在本实施例中，虽然未给出说明，但是在新生长层21的4H—SiC部21b中形成诸如肖特基二极管或pn二极管的二极管。由于诸如3C—SiC的立方SiC具有比诸如4H—SiC或6H—SiC的六方SiC更窄的带隙，所以六方SiC具有优于立方SiC的击穿电压。因此，根据本实施例，能在同一衬底上形成具有高速性能特性的横向MOSFET以及具有高的击穿电压的二极管。然而，二极管不一定必须作为晶体管提供在同一衬底上。
[0038]
尽管在第一实施例中已说明了本发明应用于具有在衬底上形成的栅极的横向MOSFET的示例，但本发明还可应用到具有在沟槽中形成的栅电极的UMOSFET(也称为沟槽MOSFET)。在该情况下，例如在3C—SiC部21a保留在侧部的情况下，可以通过RIE只去除第一实施例中3C—SiC部21a的中心部，以在3C—SiC部21a中形成沟道区域。
[0039]
(第二实施例)
本实施例中的在4H—SiC衬底10上外延生长初始生长层11和新生长层21的步骤与第一实施例中所说明的在4H—SiC衬底10上外延生长初始生长层11和新生长层21的步骤的相同(参见图1(a)—(c))。图5(a)—(f)是示出第二实施例中作为碳化硅半导体器件的DiMOSFET(双注入金属氧化物半导体场效应晶体管)的制造过程的横截面图。根据本实施例的DiMOSFET用作具有双离子注入层以提供高的击穿电压性能的功率器件。尽管在图5(a)—(f)中只示出DiMOSFET的两个晶体管单元，但许多晶体管单元被组合，以构成一个纵向DiMOSFET。
[0040]
在图5(a)所示的步骤中，通过利用离子注入法，在新的生长层21中的3C—SiC部21a和初始生长层11的一部分中形成p阱区52，所述p阱区52具有约1.2μm的厚度(深度)并且包括浓度为约1×1017cm-3的p型掺杂剂。此时，由于以下将说明的原因，使p阱区52比3C—SiC部21a更厚，以在初始生长层11中形成pn结。此外，通过利用离子注入法，在p阱区52的表面部的一部分中分别形成源区53以及p+接触区55，所述源区53具有约0.3μm的厚度(深度)并且包括浓度为1×1019cm-3的n型掺杂剂，所述p+接触区55具有约0.3μm的厚度(深度)并且包括浓度为5×1019cm-3的p型掺杂剂。应指出的是，在离子注入时衬底的温度总是为500℃。
[0041]
接下来，在图5(b)所示的步骤中，将具有2.5—3μm厚度的正类型抗蚀剂涂布在整个衬底上，以及在特定条件下，即在氩气氛中以750℃执行15分钟热处理，以形成覆盖衬底的具有0.8—1μm的厚度的碳帽57。其后，在特定条件下，即在衬底覆盖有碳帽57的情况下，在氩气氛中以1800℃进行30分钟的热退火。结果，使衬底的整个表面平滑，以具有约1—2nm的表面粗糙度Ra。
[0042]
接下来，在图5(c)所示的步骤中，在特定条件下，即在氧气氛中以900℃执行30分钟热处理，以去除碳帽57。其后，通过将衬底的温度保持在约1200℃的干氧化法，在衬底上形成由氧化硅膜形成并且具有约50nm的厚度的栅极绝缘膜60。
[0043]
应指出的是，在去除碳帽57后，可以用包括作为主要成分的硅胶的抛光液通过CMP(化学机械抛光)进一步使衬底表面部去除约1—5nm，使得可以使衬底表面进一步平滑化和平坦化。在该情况下，通过特定条件下的热处理(热氧化法)，即在氧气氛中以1150℃进行90分钟热处理(热氧化法)来在衬底上形成具有约20nm的厚度的牺牲氧化物膜(未示出)，然后通过HF去除牺牲氧化物膜。结果，通过CMP在新生长层21(3CSiC部21a)、p阱区52、源区53、和p+接触区55处生长的抛光应变层(损坏的层)被去除。
[0044]
接下来，在图5(d)所示的步骤中，通过气相沉积法、溅射法等在4H—SiC衬底10的背表面上形成由Ni膜形成并且具有约0.1μm的厚度的漏电极63。
[0045]
接下来，在图5(e)所示的步骤中，使栅极绝缘膜60中的位于源区53和p+接触区15上的部分被开口，然后例如通过利用剥离法等，在栅极绝缘膜60被开口的区域上形成由Ni膜形成并且具有约0.1μm的厚度的源电极61。
[0046]
接下来，在特定条件下，即在氩气氛中以975℃执行两分钟热处理，以及使形成源电极61、漏电极63的Ni与形成基底层(源区53、p+接触区55和新生长层21a)的碳化硅之间的接触状态由肖特基接触改变成欧姆接触。
[0047]
接下来，在图5(f)所示的步骤中，在与源电极61间隔开的位置处的栅极绝缘膜60上形成由Al制成的栅电极62。
[0048]
根据上述制造过程，形成用作功率器件的n沟道型纵向DiMOSFET。虽然在图5(a)—(f)中未示出，但是许多晶体管单元被组合，以构成一个纵向DiMOSFET。在该纵向DiMOSFET的每个晶体管单元中，当DiMOSFET接通时，从漏电极63供应的电流垂直流过4H—SiC衬底10和初始生长层11，到达4H—SiC部21b的顶部，然后电流流过在3C—SiC部21a中形成的p阱区52顶部处的沟道区域52a，以到达源区53。因此，在沟道区域52a中，用作载流子的电子从源区53向4H—SiC部21b的顶部运动。在该沟道区域52a中的电子迁移率指的是沟道迁移率。此外，pn结Rpn形成在由4H—SiC制成的初始生长层11中，而不是形成在3C—SiC部21a中。
[0049]
在本实施例中，类似于第一实施例，在3C—SiC部21a中形成沟道区域52a，使得改善当DiMOSFET接通时通过沟道运动的载流子的迁移率。其原因如在实施例中所说明的。因此，根据本实施例的纵向DiMOSFET允许改善沟道迁移率。
[0050]
另一方面，由于诸如3C—SiC的立方SiC具有比诸如4H—SiC或6H—SiC的六方SiC更窄的带隙，所以立方SiC具有劣于六方SiC的击穿电压。在本实施例中，在由4H—SiC制成的初始生长层11中形成pn结Rpn，使得能将功率器件所需的击穿电压保持在高电平。换句话说，根据本实施例的纵向DiMOSFET允许同时实现高的沟道迁移率和高的击穿电压。
[0051]
(其他实施例)
根据本发明的碳化硅半导体器件不局限于第一和第二实施例中所说明的器件，而是能具有根据每个部分的结构、尺寸、掺杂剂浓度等的任何变型，只要器件能产生本发明的效果即可。
[0052]
尽管已在第一和第二实施例中描述了应用于MOSFET的根据本发明的碳化硅半导体器件的示例，但根据本发明的碳化硅半导体器件可应用于其中栅极绝缘膜是不同于氧化硅膜的绝缘膜，例如氮化硅膜、氮氧化硅膜、其他不同类型的电介质膜等的器件，即，通常的MISFET。另外，根据本发明的碳化硅半导体器件还可应用于IGBT等。
[0053]
本发明中作为一种碳化硅半导体衬底的碳化硅衬底不局限于4H—SiC衬底，而是可以是具有与4H多型体不同的多型体的六方SiC衬底，诸如6H—SiC衬底。
[0054]
工业实用性
根据本发明的碳化硅半导体器件能够应用于用作功率器件或高频器件的MISFET、IGBT等中。

Claims (8)

1.一种碳化硅半导体器件，包括：
基底半导体层(11)，所述基底半导体层(11)由六方碳化硅制成，并且在所述基底半导体层(11)的表面的一部分处具有扩大的台阶表面(15A)；
新生长层(21a、21b)，所述新生长层(21a、21b)被外延生长在所述基底半导体层(11)上；以及
沟道区域(32a、52a)，所述沟道区域(32a、52a)被形成在位于所述新生长层(21a、21b)中的所述扩大的台阶表面(15A)上的部分中。
2.根据权利要求1所述的碳化硅半导体器件，其中，
所述基底半导体层(11)是具有相对于{0001}表面被偏移2°以上的主表面的4H型碳化硅层，以及
位于所述扩大的台阶表面(15A)上的区域是3C型碳化硅部。
3.根据权利要求2所述的碳化硅半导体器件，其中，
所述基底半导体层(11)偏移的方向相对于<1—100>方向在±7.5°的范围内。
4.根据权利要求1所述的碳化硅半导体器件，还包括：
源区和漏区(33)，所述源区和漏区(33)被提供在位于所述扩大的台阶表面(15A)上的所述部分中的沟道区域(32a)的两侧；
栅极绝缘膜(40)，其形成在所述沟道区域上；以及
栅电极(42)，其形成在所述栅极绝缘膜上，其中：
所述碳化硅半导体器件用作横向晶体管。
5.根据权利要求1所述的碳化硅半导体器件，其中，
所述基底半导体层(11)是第一导电类型区域，
所述碳化硅半导体器件还包括：
从位于所述扩大的台阶表面(15A)上的部分到所述基底半导体层(11)处形成的第二导电类型阱区(52)；
形成在所述沟道区域上的栅极绝缘膜(60)；
形成在所述栅极绝缘膜上的栅电极(62)；
形成在所述阱区中的第一导电类型源区(53)；以及
提供在所述基底半导体层的下方的第一导电类型漏区，并且
所述碳化硅半导体器件用作纵向晶体管。
6.一种碳化硅半导体器件的制造方法，包括下述各步骤：
(a)在对所述基底半导体层(11)提供硅的同时，通过对所述基底半导体层(11)进行热处理，在由六方碳化硅制成的基底半导体层(11)的表面的一部分处形成扩大的台阶表面(15A)；以及
(b)在所述基底半导体层(11)上，外延生长由碳化硅制成的新生长层(21a、21b)，
在所述新生长层(21a、21b)中，所述碳化硅半导体器件在所述扩大的台阶表面(15A)上生长的部分中具有沟道区域(32a、52a)。
7.如权利要求6所述的碳化硅半导体器件的制造方法，其中，
在所述步骤(a)中，使用由4H型碳化硅制成的基底半导体层(11)，以及
在所述步骤(b)中，在位于所述扩大的台阶表面(15A)上的部分上外延生长3C型碳化硅。
8.如权利要求6所述的碳化硅半导体器件的制造方法，其中，
所述步骤(a)包括子步骤：
(a1)形成包括Si的涂覆膜(M1)，所述涂覆膜(M1)覆盖所述基底半导体层(11)的至少一部分，以及
(a2)在被施加有所述涂覆膜(M1)的情况下，以不低于所述涂覆膜的熔点的温度对所述基底半导体层(11)进行热处理。
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