CN101361146B - 电感器的制造方法 - Google Patents

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Abstract

本发明提供一种形成划分前的叠层体时也形成外部电极从而能有效利用芯片容积并防止安装时不便的电感器的制造方法。具备：叠层工序、划分工序、烧结工序、以及电镀工序，叠层工序中形成包含绝缘体(2)、卷绕体(3)以及外部电极(4、5)的叠层体。即，叠层工序中，叠积具有大宽度填充导体(40、50)的绝缘层(20、25)、具有小宽度填充导体(41、51)的绝缘层(21～24)、以及具有外部电极图案(42、52)的导体图案(31～34)。由此，由导体图案(31～34)形成卷绕体(3)，由大宽度填充导体(40、50)和小宽度填充导体(41、51)和外部电极图案(42、52)形成外部电极(4、5)。将小宽度填充导体(41、51)的宽度设定成小于大宽度填充导体(40、50)和外部电极图案(42、52)的宽度，以对外部电极(4、5)设置凹凸。

Description

电感器的制造方法
技术领域
本发明涉及便携电话等使用的电感器的制造方法。
背景技术
以往，作为这种电感器的制造方法，有例如专利文献1和专利文献2揭示的技术。
这种已有制造方法中，将PET(二甲酯)膜或空基片用作基底基体材料，在此基底基体材料上印刷感光绝缘糊。然后，对此感光绝缘糊进行曝光(按照需要添加显像)和烘干，从而形成绝缘膜。此后，在此绝缘层上印刷感光导体糊，进行曝光、显像(按照需要添加曝光)和烘干，从而形成导体图案。接着，在导体图案上印刷感光绝缘糊，进行曝光、显像(按照需要添加曝光)和烘干，从而形成绝缘层和通路孔。其后，交替叠积导体图案、带通孔的绝缘层，从而形成叠层体。接着，将此叠层体划分成所希望芯片规模，形成小芯片。然后，从芯片去除基底基体材料，并对芯片进行烧结。此后，在各芯片的两个端部形成外部电极后，对外部电极部分实施电镀，从而完成片状电感器。
专利文献1：日本国特开平11-204336号公报
专利文献2：日本国特开2005-109097号公报
然而，上述已有制造方法存在如下问题。
图21已有电感器的外观图，图22是示出电感器运送时的状态的概略剖视图。
如图21所示，已有制造方法中，形成电感器100的芯片100A后，在芯片100A的两端形成外部电极111、112，所以不能充分确保芯片100A的容积。例如制造规定规模0603(纵0.6毫米(mm)、横0.3毫米、高0.3毫米)的电感器的情况下，将烧结后的芯片100A的规模设定为纵0.56毫米、横0.26毫米、高0.26毫米，在此芯片100A的两端形成外部电极111、112，从而得到规定规模0603。因此，芯片100A的规模变小，对内部形成的线圈等的大小施加限制，不能得到足够大的电感值。
又，如图22所示，芯片100A的表面和外部电极111、112产生外部电极厚度份额的阶梯差，所以安装微小电感器100时产生不便。即，如图22的虚线所示，电感器100的规模远大于运送用吸嘴200的口径时，即使芯片100A表面与外部电极111、112之间产生阶梯差，也不发生空气泄漏，所以吸嘴200牢固地吸着电感器100，能运送到希望的安装处。然而，随着电感器的微小化，运送规定规模0603这样微小的电感器100的情况下，如实线所示，吸嘴200横跨外部电极111、112，使吸嘴200与芯片100A的表面之间产生间隙，发生空气泄漏。因此，吸嘴200不能牢固地吸着电感器100，可能发生使其在运送中途掉下或将电感器100装到偏离所希望安装处的位置的事态。
本发明是为解决上述课题而完成的，其目的在于提供一种形成划分前的叠层体时也形成外部电极从而能有效利用芯片容积并防止安装时不便的电感器的制造方法。
发明内容
为了解决上述课题，本发明第1方面是一种电感器的制造方法，具备：形成具有多块包含内包于绝缘层的卷绕体、以及连接该卷绕体的两端并从绝缘层露出的一对外部电极的芯片的叠层体用的叠层工序；将叠层工序中形成的叠层体划分成各芯片用的划分工序；以及烧结划分工序中形成的各芯片用的烧结工序，其中，叠层工序具有以下过程：用导体糊并利用印刷法或光刻制版法，在绝缘层上形成卷绕体用的导体图案，同时在该绝缘层的边部上形成外部电极用的外部电极图案的第1过程；以及用绝缘糊并利用印刷法或光刻制版法，在该导体图案和外部电极图案上形成具有窥视导体图案的通路孔和与外部电极相连的切口部的绝缘层的第2过程，通过重复这些第1和第2过程，形成包含由导体图案和通路孔构成的卷绕体、以及由外部电极图案和填充在切口部的导体构成的一对外部电极的多块芯片。
根据此组成，叠层工序形成具有多块包含内包于绝缘层的卷绕体和一对外部电极的芯片的叠层体。具体而言，第1过程中，用导体糊并利用印刷法或光刻制版法，在绝缘层上形成卷绕体用的导体图案，同时在该绝缘层的边部上形成外部电极用的外部电极图案。第2过程中，用绝缘糊并利用印刷法或光刻制版法，在该导体图案和外部电极图案上形成具有窥视导体图案的通路孔和与外部电极相连的切口部的绝缘层。而且，通过重复这些第1和第2过程，形成包含由导体图案和通路孔构成的卷绕体以及由外部电极图案和填充在切口部的导体构成的一对外部电极的多块芯片。接着，由划分工序将叠层体划分成各芯片后，在烧结工序烧结各芯片。
本发明第2方面是在第1方面所述的电感器的制造方法中，叠层工序的第1过程将感光导体糊涂覆在绝缘层上，利用光刻制版法进行曝光和显像，从而形成导体图案和外部电极图案，叠层工序的第2过程将感光绝缘糊涂覆在导体图案和外部电极图案上，利用光刻制版法进行曝光和显像，从而形成具有通路孔和切口部的绝缘层。
根据此组成，叠层工序的第1过程中，将感光导体糊涂覆在绝缘层上，利用光刻制版法进行曝光和显像，从而形成导体图案和外部电极图案。而且，叠层工序的第2过程将感光绝缘糊涂覆在导体图案和外部电极图案上，利用光刻制版法进行曝光和显像，从而形成具有通路孔和切口部的绝缘层。
本发明第3方面是在第1或第2方面所述的电感器制造方法中，叠层工序将卷绕体的两个磁极的方向设定成与叠层方向相同的方向。
根据此组成，卷绕体的两个磁极的方向为与叠层方向相同的方向，所以通过将芯片横卧使用，两个磁极的周围为空气环境。
本发明第4方面是在第1至第3方面中任一项所述的电感器的制造方法中，叠层工序的第1过程在与绝缘层对置的两个边部，分别形成与绝缘层同长的长形的所述外部电极图案，叠层工序的第2过程在两个边部，形成与外部电极图案同长的长形的切口部。
本发明第5方面是在第4方面所述的电感器的制造方法中，叠层工序的第2过程形成宽度小于外部电极图案的宽度的切口部。
本发明第6方面是在第1至第3方面中任一项项所述的电感器的制造方法中，叠层工序的第1过程在绝缘层的1个边部的两个角部上，分别形成短于边部之半的长形的外部电极图案，叠层工序的第2过程在1个边部的两个角部上，分别形成与外部电极图案实质上同长的切口部。
本发明第7方面是在第6方面所述的电感器的制造方法中，叠层工序的第2过程形成宽度小于外部电极图案的宽度的所述切口部。
本发明第8方面是在第1至第3方面中任一项所述的电感器的制造方法中，叠层工序的第1过程在绝缘层的1个边部的两个角部上，分别形成L状的外部电极图案，叠层工序的第2过程在1个边部的两个角部上，分别形成与外部电极图案实质上同形的切口部。
本发明第9方面是在第8方面所述的电感器的制造方法中，叠层工序的第2过程形成宽度小于外部电极图案的宽度的所述切口部。
本发明第10方面是在第1至第9方面中任一项所述的电感器的制造方法中，使用热膨胀系数实质上相等的导体糊和绝缘糊。
本发明第11方面是在第1至第10方面中任一项所述的电感器的制造方法中，设置对烧结工序中烧结的各芯片的外部电极表面进行电镀用的电镀工序。
如以上详细说明那样，根据本发明的电感器的制造方法，叠层工序中形成具有多块包含一对外部电极的芯片的叠层体，因此其后的工序中不需要形成外部电极的工序。即，不需要上述已有技术那样用浸渍方式等在芯片的两端形成外部电极，所以能减少该份额的工序数。与形成芯片同时地形成外部电极意味着能使芯片的尺寸为实质上规定规模的尺寸。这就是说，能不考虑容积减小外部电极厚度的份额而谋求有效利用芯片容积。又，由于与芯片合为一体地形成外部电极，外部电极与芯片表面之间不产生大阶梯差。纵然产生阶梯差，也是程度为外部电极表面实施的电镀的厚度的可忽略的阶梯差。因此，即使运送规定规模0603这样微小的电感器时，吸嘴与芯片表面之间也不产生大间隙。其结果，利用吸嘴的运送和安装中，能防止空气泄漏的弊病。
具体而言，根据本发明第2方面，使用光刻制版法形成导体图案和外部电极，因此能以高精度形成卷绕体和外部电极。
又，根据本发明第3方面，使两个磁极的周围为空气环境，能得到良好的磁耦合，因此能制作特性高的电感器。
根据本发明第4和第5方面，按凹凸关系组合绝缘层和外部电极，因此外部电极对绝缘层的咬合良好，能防止因划分时的剪切力而使外部电极部分脱落的事态。
根据本发明第8方面，能在两个角部形成从叠层方向看为L状的外部电极，因此能将L状外部电极的一条边用于连接焊盘，另一条边用于附着角镶。于是，可通过调整另一条边的长度，调整附着的角镶的量。
尤其是本发明第9方面在L状外部电极的宽度方向产生与绝缘层的凹凸关系，因此外部电极对绝缘层的咬合极为良好。
根据本发明第10方面，导体糊和绝缘糊以相同的膨胀率进行膨胀，因此使烧结后产生的芯片内的应力缓解，其结果，使芯片的形状稳定，不产生形变。因此，能制造尺寸精度高的电感器。
附图说明
图1是示出本发明实施例1的电感器的制造方法的框图。
图2是电感器的分解立体图。
图3是以透视卷绕体的方式示出的电感器的立体图。
图4是图3的向视A-A剖视图。
图5是示出叠层工序的第2过程中形成下层的绝缘层的工序的剖视图。
图6是示出执行叠层工序的第1过程和第2过程以在下层的绝缘层上形成导体图案和外部电极图案等的工序的剖视图。
图7是示出叠层工序中形成最上层的绝缘层的工序的剖视图。
图8是叠层体的俯视图。
图9是示出划分工序的概略立体图。
图10是以放大方式示出刀具的剪切力的概略局部剖视图。
图11是说明此实施例的电感器阶梯差用的外观图。
图12是用本发明实施例2的方法制作的电感器的分解立体图。
图13是以透视卷绕体的方式示出的电感器的立体图。
图14是示出大宽度填充导体、小宽度填充导体和外部电极图案的关系的俯视图。
图15是实施例2的叠层工序中形成的叠层体的俯视图。
图16是示出叠层体内形成的外部电极的连接部的立体图。
图17是示出电感器安装状态的立体图。
图18是用本发明实施例3的方法制作的电感器的分解立体图。
图19是以透视卷绕体的方式示出的电感器的立体图。
图20是示出电感器安装状态的立体图。
图21是已有电感器的外观图。
图22是示出电感器运送时的状态的概略剖视图。
标号说明
1、1’、1”是电感器，1A是芯片，2是绝缘体，3是卷绕体，4、4’、4”、5、5’、5”是外部电极，6是镀层，7是载体膜，8是焊盘，9是角镶，20～25是绝缘层，20a’～25a’、20b’～25b’是切口部，20a～25a、20b～25b是边部，20d～25d是边部，22c～24c是通路孔，31～34是导体图案，40、40’、40”、50、50’、50”是大宽度填充导体，41、41’、41”、51、51’、51”是小宽度填充导体，42、42’、42”、52、52’、52”是外部电极图案，45’是连接部，200是吸嘴，210是掩模，B、B’是叠层体，C是刀具，L1、L2是边界线，P 1是第1过程，P2是第2过程，S1是叠层工序，S2是划分工序，S3是烧结工序，S4是电镀工序，V是紫外线，W1～W3是宽度。
具体实施方式
下面，参照附图说明本发明最佳方式。
实施例1
图1是示出本发明实施例1的电感器的制造方法的框图。
如图1所示，此实施例的电感器的制造方法具备：叠层工序S1、划分工序S2、烧结工序S3、以及电镀工序S4。而且，叠层工序S1具有第1过程P1和第2过程P2，重复这些过程，以形成电感器叠层体。
这里，预先说明此实施例制造的电感器的结构，以便容易理解此实施例的电感器的制造方法。
图2是电感器的分解立体图，图3是以透视卷绕体的方式示出的电感器的立体图，图4是图3的向视A-A剖视图。
如图3所示，此电感器形成芯片状，此芯片包含绝缘体2、内包于绝缘体2的卷绕体3和一对外部电极4、5。
如图2所示，绝缘体2由用玻璃等绝缘材料形成的多个绝缘层20～25构成，卷绕体3由用银等导电材料形成的多个导体图案31～34过程，外部电极4(5)由银等的大宽度填充导体40(50)、小宽度填充导体41(51)和外部电极图案42(52)构成。
具体而言，绝缘层20位于最下层，对置的两个边部20a、20b利用后文阐述的光刻制版法切口，并且该切口部内形成将与边部20a、20b同长的大宽度填充导体40、50固定在绝缘层20的状态。
将绝缘层21叠积在绝缘层20上，其两个边部21a、21b被切口。然后，该切口部内形成将与边部21a、21b同长的小宽度填充导体41、51固定在绝缘层21的状态，并且与下层的大宽度填充导体40、50电连接。
导体图案31是形成约2匝的螺旋状的图案，利用后文阐述的光刻制版法将其形成在绝缘层21上。在此导体图案31的两侧，也就是在绝缘层21的边部21a、21b上，形成外部电极42、52。外部电极42、52是与边部21a。21b同长的长形图案，并与下层的小宽度填充导体41、51电连接。而且，将外部电极图案52形成得与导体图案31的外端部31a连接。在这种导体图案31上叠积绝缘层22。
绝缘层22与绝缘层21形状相同、结构相同，在两个边部22a、22b内具有与边部22a、22b同长的小宽度填充导体41、51，并且将这些小宽度填充导体41、51与下层的外部电极图案42、52电连接。
将导体图案32与导体图案31同样地形成在绝缘层22上，做成约2匝的螺旋状，但将其内端部32a通过穿通绝缘层22的通路孔22c连接到导体图案31的内端部31b。而且，此导体图案32的两侧形成长形的外部电极图案42、52，与绝缘层22的小宽度填充导体41、51电连接。
将绝缘层23叠积在导体图案32和外部电极图案42、52上，此绝缘层23与绝缘层21、22形状相同、结构相同，在两个边部23a、23b内具有与边部23a、23b同长的小宽度填充导体41、51，并且将其与下层的外部电极图案42、52电连接。
将导体图案33与导体图案31同样地形成在绝缘层23上，做成约2匝的螺旋状，并将其外端部33a通过穿通绝缘层23的通路孔23c连接到导体图案32的外端部32b。而且，此导体图案33的两侧形成长形的外部电极图案42、52，与绝缘层23的小宽度填充导体41、51电连接。
绝缘层24与绝缘层21～23形状相同、结构相同，在两个边部24a、24b内具有小宽度填充导体41、51，并且将其与下层的外部电极图案42、52电连接。然后，将最上层的导体图案34形成在此绝缘层24上。
将导体图案34也做成约2匝的螺旋状，并将其内端部34a通过穿通绝缘层24的通路孔24c连接到导体图案33的内端部33b。而且，此导体图案34的两侧形成长形的外部电极图案42、52，与绝缘层23的小宽度填充导体41、51电连接。又，将外部电极图案42形成得与导体图案34的外部端子34b连接。
然后，将最高端的绝缘层25叠积在导体图案34和外部电极图案42、52上。此绝缘层25也与绝缘层20形状相同、结构相同，在两个端部25a、25b内具有大宽度填充导体40、50，并将其与下层的外部电极图案42、52电连接。
电感器1取上述叠层结构，从而如图3和图4所示，导体图案31～34形成卷绕体3，并且卷绕体3的两个磁极朝向与叠层方向相同的方向。又，由大宽度填充导体40(50)、小宽度填充导体41(51)和外部电极图案42(52)形成外部电极4(5)。这时，将小宽度填充导体41(51)的宽度设定成小于大宽度填充导体40(50)和外部电极图案42(52)的宽度，所以在外部电极4(5)的内侧面形成凹凸4a(5a)，并且此凹凸4a(5a)为咬入内部的绝缘体2的状态。再者，对此状态的外部电极4(5)的表面实施电镀。
接着，说明制造上述那样的电感器1的方法。
图1中，叠层工序S1是形成具有多块图3所示芯片的叠层体的工序，利用重复第1过程P1和第2过程P2形成希望的叠层体。
第1过程P 1是在图2所示绝缘层20～25上印刷并涂覆感光导体糊并利用光刻制版法进行曝光和显像从而形成导体图案31～34和外部电极图案42、52的过程，第2过程P2是在图2所示导体图案31～34和外部电极42、52上印刷并涂覆热膨胀系数与所述感光导体糊实质上相等的感光绝缘糊并利用光刻制版法进行曝光和显像从而形成具有通路孔和切口部的绝缘层20～25的过程。
下面，根据附图具体说明此叠层工序S1。
图5是示出叠层工序的第2过程中形成下层的绝缘层的工序的剖视图，图6是示出执行叠层工序的第1过程和第2过程以在下层的绝缘层上形成导体图案和外部电极图案等的工序的剖视图，图7是示出叠层工序中形成最上层的绝缘层的工序的剖视图。
再者，实际的叠层工序在是形成包含多块芯片的叠层体的工序，但这些图中，为了容易理解，以放大的方式表示1块芯片的部分。
首先，如图5(a)所示，在载体膜7上印刷并涂覆银等感光导体糊40’。然后，如图5(b)所示，使此感光导体糊40’的两侧从掩模210露出，并以紫外线V进行曝光后，进行显像，从而如图5(c)所示，在载体膜7的两侧得到大宽度填充导体40、50。此后，如图5(d)所示，印刷并涂覆玻璃等感光绝缘糊20’，使其覆盖大宽度填充导体40、50。然后，如图5(e)所示，通过掩模210的窗210a将感光绝缘糊20’曝光后，进行显像，从而如图5(f)所示，与绝缘层20同时地在两侧形成具有切口部21a’、21b’的绝缘层21。
然后，在此绝缘层21上叠积导体图案31～34、外部电极图案42和45以及绝缘层22～24。
具体而言，如图6(a)所示，在绝缘层21上印刷并涂覆感光导体糊31’，使其填充到切口部21a’、21b’内，并以掩模210为中介，照射紫外线V，从而进行曝光。然后，对曝光后的感光导体糊31’进行显像，从而如图6(b)所示，在切口部21a’、21b’内形成小宽度填充导体41、51。进而，在小宽度填充导体41、51上连续形成外部电极图案42、52。即，在绝缘层21的边部21a、21b上形成与绝缘层21的边部21a、21b同长的外部电极图案42、52。此后，同样地叠积并形成绝缘层22和小宽度填充导体41、51以及导体图案32和外部电极图案42、52后，如图6(c)所示，印刷并涂覆感光绝缘糊23’，并通过掩模210照射紫外线V，进行曝光和显像，从而形成具有切口部23a’、23b’和通路孔23c的绝缘层23(参考图2)。然后，如图6(d)所示，在绝缘层23上印刷并涂覆感光导体糊33’，使其填充到切口部23a’、23b’和通路孔23c内，并以掩模210为中介照射紫外线V，从而进行曝光。然后，对曝光后的感光导体糊33’进行显像，从而如图6(e)所示，在切口部23a’、23b’内形成小宽度填充导体41、51，在绝缘层23上形成导体图案33，并通过通路孔23c连接到导体图案32。同样形成绝缘层24后，如图6(f)所示，在绝缘层24上叠积最高端的导体图案34。
这样，利用导体图案31～34在叠层体的内部形成卷绕体3。
最后，形成最高端的绝缘层25，从而完成叠层工序S1。
具体而言，如图7(a)所示，在导体图案34和外部电极图案42、52上印刷并涂覆感光绝缘糊25’，并通过掩模210照射紫外线V，对感光绝缘糊25’进行曝光和显像，从而如图7(b)所示，得到将两侧切开大宽度填充导体40(50)的宽度的绝缘层25。此后，如图7(c)所示，将银等感光导体糊40-1(50一1)填充到绝缘层25两侧的切口部内，并用紫外线V进行曝光，从而得到大宽度填充导体40(50)。
这样执行叠层工序S1，从而形成图7(d)所示的叠层体，但如图8所示，实际的叠层体B是包含多块芯片1A的叠层片。
执行叠层工序S1后，执行图1所示的划分工序S2。
划分工序S2是将叠层工序S1形成的叠层体B划分成各芯片1A的工序。
图9是示出划分工序S2的概略立体图。
此实施例的划分工序S2是用称为“闸刀切断”方法划分叠层体B的工序，如图9所示，用刀具C将叠层体B划分成芯片1A。具体而言，将刀具C落在相邻芯片1A的外部电极4、5的边界线L1上，并如虚线所示那样将刀具C落在与边界线L1垂直的边界线L2上，从而能同时划分多块芯片1A。
附带说一下，划分工序S2中，将刀具C落在外部电极4、5的边界线L1，所以沿刀具C移动的面内产生剪切力。
图10是以放大方式示出刀具C的剪切力的概略局部剖视图。
如图10(a)所示，由于刀具C移动，在外部电极4(5)与绝缘体2的边界面S产生往下方的剪切力F。因此，边界面S无凹凸时，有可能剪切力F使外部电极4(5)从绝缘体2脱落。
然而，此实施例中，如图10(b)所示，在边界面S(即外部电极4(5)的内侧面)形成凹凸，使外部电极4(5)咬住绝缘体2，所以剪切力F被绝缘体2的凸部挡住。例如，图10的要使外部电极图案42(52)往下方脱落的剪切力F受到因外部电极42(52)与绝缘体2的咬合而产生的往上方的剪切力-F的抵抗，阻止外部电极图案42(52)往下方移动。其结果，防止图10(a)所示那样的外部电极4(5)脱落，能从叠层体B划分质量合格的芯片1A。
再者，如图9所示，从叠层体B划分的各芯片1A的底上带有载体膜7，所以剥下该载体膜7后，执行烧结工序S3。
烧结工序S3是在未示出的炉内对划分工序S2中形成的半干状态的各芯片1A进行烧结的工序，执行此烧结工序S3后，执行电镀工序S4。
附带说一下，如上文所述，感光导体糊和感光绝缘糊使用热膨胀系数实质上相等的。所以，烧结工序S3时，缓解因热膨胀差异而产生的芯片1A内的应力。因此，能制造尺寸精度高的电感器1。
电镀工序S4是在烧结工序S3中烧结后的各芯片1A的外部电极4、5的表面镀Ni、Cu、Sn等的工序，由此，完成电感器1的制造。
综上所述，根据此实施例的电感器的制造方法，在叠层工序S1将外部电极4、5与绝缘体2和卷绕体3同时形成，所以能省去形成外部电极4、5用的专用工序，可谋求缩短该份额的制造时间。而且，外部电极4、5也与芯片1A的同时形成，所以能使芯片1A的尺寸为实质上规定规模的尺寸。其结果，能加大卷绕体3，得到具有足够的电感值的电感器1。
例如，以已有方法使用感光玻璃糊和感光银糊制作导体图案为每一层1匝、且具有12层卷绕体的规定规模0603的电感器时，叠层工序中感光玻璃糊印刷、曝光和显像作业需要13次、感光银糊印刷、曝光和显像作业需要13次，划分工序中芯片划分作业需要1次，烧结工序中芯片烧结作业需要1次，外部电极的印刷和烧结作业需要1次、电镀工序中电镀作业需要1次、产品检查作业需要1次。即，已有制造方法需要共计31次作业。与此相反，此实施例的方法不需要外部电极印刷和烧结作业，所以共计30次作业即可。因此，能比已有方法节省时间和成本。
而且，用已有方法制造规定规模0603的电感器时，其芯片的大小限于长0.56毫米、纵和横均0.26毫米，能容纳卷绕体的有效体积为0.0378毫米3。因此，取得的最大电感值限于27纳亨(nH)。与此相反，用此实施例的方法制造时，其芯片的大小扩大到长0.58毫米、纵和横为0.28毫米，能容纳卷绕体的有效体积为0.0439毫米3。因此，设想取得的最大电感值提高到33纳亨(nH)。
又，根据此实施例，与芯片1A合为一体地形成外部电极4、5，因此外部电极4、5与电感器1的表面之间不产生大阶梯差。
图11是说明此实施例的电感器1的阶梯差用的外观图。
如图11(a)所示，电感器1的阶梯差是非常薄的镀层6造成的，其阶梯差量能实质上忽略。因此，如图11(b)所示，即使运送规定规模的微小电感器1的情况下，吸嘴200与电感器1之间也不产生大间隙。结果，吸嘴200在运送时和安装时，不产生空气泄漏的弊病。
而且，由于用光刻制版法形成导体图案31～34和外部电极图案42(52)，能以高精度形成卷绕体3和外部电极4、5。
实施例2
接着，说明本发明实施例2。
图12是用本发明实施例2的方法制作的电感器的分解立体图，图13是以透视卷绕体的方式示出的电感器的立体图。
此实施例是制造图13所示那样具有从叠层方向看形成L状的外部电极4’、5’的电感器1’的方法。
即，叠层工序S 1的第2过程P2中，如图12所示，在绝缘层20的1个边部20d的两个角部(图的左右两侧的角部)形成L状的切口20a’、20b’，并且在这些切口部20a’、20b’内形成大宽度填充导体40’、50’。又，最高端的绝缘层25中，也同样在边部25d的两个角部形成L状的切口部25a’、25b’，并形成大宽度填充导体40’、50’。
然后，重复叠层工序S1的第1过程P1和第2过程P2，在与绝缘层20(25)的边部20d(25d)对应的绝缘层21～24的边部21d～24d的两个角部形成L状的切口部21a’(22a’～24a’)、21b’(22b’～24b’)，并且在这些切口部21a’(22a’～24a’)、21b’(22b’～24b’)形成小宽度填充导体41’、51’。
又，导体图案31～34中，在与绝缘层21～24的小宽度填充导体41’、51’对应的位置形成与小宽度填充导体41’、51’同形的外部电极42’、52’，并使导体图案31的外端部31a与外部电极图案42’相连，导体图案34的外端部34b与外部电极图案52’相连。
图14是示出大宽度填充导体40’(50’)、小宽度填充导体41’(51’)和外部电极图案42’(52’)的关系的俯视图。
上述那样形成的大宽度填充导体40’(50’)、小宽度填充导体41’(51’)和外部电极图案42’(52’)都形成L状，形状相同。
然而，如图14的(a)～(c)所示，将大宽度填充导体40’(50’)的宽度W1设定成最大，小宽度填充导体41’(51’)的宽度W2设定成最小，外部电极图案42’(52’)的宽度W3设定为它们的中间的尺寸。
因此，如图13所示，叠积这些导体40’～42’(50’～52’)而形成的外部电极4’(5’)在其内侧面具有凹凸。
图15是实施例2的叠层工序S1中形成的叠层体B’的俯视图，图16是示出叠层体B’内形成的外部电极4’、5’的连接部45’的立体图。
如图15所示，此实施例的叠层工序S1中形成的叠层体B’具有外部电极4’、5’的连接部45’，划分工序S2中沿通过此连接部45’的边界线L1和边界线L2切割叠层体B’。这时，如图16所示，对沿边界线L1切割时产生的剪切力不仅外部电极4’、5’的边部4a’、5a’的凹凸进行对抗，而且边部4b’、5b’的凹凸也进行对抗。对沿边界线L2切割时产生的剪切力外部电极4’、5’的边部4b’、5b’的凹凸进行对抗，且同时边部4a’、5a’的凹凸也进行对抗。即，对各剪切力从2个方向进行抵抗，所以外部电极4’、5’不从绝缘体2脱落。
上述实施例1的电感器1中，如图10所示那样谋求防止外部电极4、5脱落，但仅对加在外部电极4、5的边界线L1的外力谋求防止脱落，对加在与边界线L1垂直的边界线L2未谋求防止脱落。然而，此实施例中，如上文所述，通过对边界线L1、L2这两个方向的外力分别从两个方向进行对抗，谋求防止外部电极4’、5’的脱落。由于这点，划分工序时考虑外部电极脱落的成品率在上述实施例1的电感器1中为90％，此实施例的电感器1’中能设想为95％。
再者，划分后的芯片经烧结工序S3，到达电镀工序S4，在电镀工序S4对外部电极4’、5’的表面实施电镀后，完成电感器1’。
综上所述，根据此实施例的电感器1’的制造方法，将外部电极4’、5’形成L状，减小外部电极的占用容积，因此能进一步加大卷绕体3，得到足够的电感值。
例如，用上述实施例1的方法制造规定规模0603的电感器时，如上文所述，芯片的大小为长0.58毫米、纵和横均0.28毫米，能容纳卷绕体的有效体积为0.0439毫米3。结果，设想取得的最大电感值为33纳亨(nH)。针对这点，用此实施例的方法制造时，该芯片的大小扩大到长0.59毫米、纵和横均0.29毫米，能容纳卷绕体的有效体积为0.0496毫米3，增加13％。因此，设想取得的最大电感值提高到36纳亨(nH)。
图17是示出电感器1’的安装状态的立体图。
用上述实施例1的方法制造的电感器1中，如图3所示，将卷绕体3的两个极N、S安装成上下相对。然而，这样安装时，N极方的环境与S极方的环境不同，所以每次改变电感器1的输入方和输出方的朝向，磁耦合不同。因而，上述实施例1的电感器1具有方向性。
然而，用此实施例的方法制造的电感器1’中，如图17所示，将电感器1’横卧并焊接在焊盘8、8，从而能使N极方和S极方双方都处在空气环境下。因此，即使改变电感器1’的输入方和输出方的朝向，磁耦合也不变，能忽略电感器1’的方向性。
又，用实施例1的方法制造的电感器1’中，如图3所示，对上下表面与侧面的外观设置差异，谋求从2个方向识别倒置的性能。针对这点，此实施例的电感器1’中，如图13所示，对上表面、下表面和侧面的外观设置差异，谋求从3个方向识别倒置的性能，所以进一步提供对电感器1’的倒置识别性。
又，此实施例中，将外部电极4’、5’形成L状，所以如双点划线所示，能使足够的角镶9、9附着在外部电极4’、5’的竖立面。于是，制造时通过加长或缩短外部电极4’、5’，能得到希望的角镶附着量。
其它组成、作用和效果与上述实施例1相同，所以省略其记述。
实施例3
接着，说明本发明实施例3。
图18是用本发明实施例3的方法制作的电感器的分解立体图，图19是以透视卷绕体的方式示出的电感器的立体图，图20是示出电感器安装状态的立体图。
此实施例是制造图19所示那样在两个角部具有从叠层方向看形成长形的外部电极4”、5”的电感器1”的方法。
即，如图18所示，在绝缘层20(25)的一个边部20d(25d)的两个角部，形成短于边部20d(25d)之半的长形的大宽度填充导体40”、50”，在绝缘层21～24的边部21d～24d的两个角部，形成同长的小宽度填充导体41”、51”。而且，导体图案31～34中，分别形成与小宽度填充导体41”、51”同长的外部电极42”、52”，并使导体图案31的外端部31a与外部电极图案42”相连，使导体图案34的外端部34a与外部电极图案52”相连。
此实施例中，将大宽度填充导体40”(50”)的宽度设定成最大，小宽度填充导体41”(51”)的宽度设定成最小，外部电极图案42”(52”)的宽度设定为它们的中间的尺寸。
这样设定，如图19所示，在外部电极4”(5”)的内侧面形成凹凸。
综上所述，根据此实施例的电感器1”的制造方法，将外部电极4”、5”设定成短于实施例2的L状的外部电极4’、5’，进一步减小外部电极的占用容积，因此能得到具有进一步大的电感值的卷绕体3。
又，如图20所示，用此实施例的方法制造的电感器1”中，也将电感器1”横卧并焊接在焊盘8，8，从而能使N极方和S极方双方都处在空气环境下。
其它组成、作用和效果与上述实施例1相同，所以省略其记述。
再者，本发明不受上述实施例限定，在发明要旨的范围内可作各种变换或更改。
例如，上述实施例中，示例在外部电极4、5(4’、5’、4”、5”)的内侧面具有凹凸的电感器的制造方法，但并不意味着具有内侧面平坦的外部电极的电感器的制造方法不属于本发明的范围。

Claims (5)

1.一种电感器的制造方法，具备：
形成具有多块包含：内包于绝缘层的卷绕体、以及连接该卷绕体的两端并从绝缘层露出的一对外部电极的芯片的叠层体用的叠层工序；
将所述叠层工序中形成的叠层体划分成各芯片用的划分工序；以及
烧结所述划分工序中形成的各芯片用的烧结工序，其特征在于，
所述叠层工序具有以下工序：
用导体糊并利用印刷法或光刻制版法，在绝缘层上形成所述卷绕体用的导体图案，同时在该绝缘层的边部上形成所述外部电极用的外部电极图案的第1过程；以及
用绝缘糊并利用印刷法或光刻制版法，在该导体图案和外部电极图案上形成具有窥视所述导体图案的通路孔、和与所述外部电极相连的切口部的绝缘层的第2过程，
通过重复这些第1和第2过程，形成包含由所述导体图案和通路孔构成的所述卷绕体、以及由所述外部电极图案和填充在所述切口部的导体构成的一对所述外部电极的所述多块芯片，
所述叠层工序的第1过程在绝缘层的1个边部的两个角部上分别形成L状的所述外部电极图案，
所述叠层工序的第2过程在所述1个边部的所述两个角部上分别形成与所述外部电极图案实质上同形的切口部，
所述叠层工序的第2过程形成宽度小于所述外部电极图案的宽度的所述切口部。
2.如权利要求1所述的电感器的制造方法，其特征在于，
所述叠层工序的第1过程将感光导体糊涂覆在绝缘层上，利用光刻制版法进行曝光和显像，通过这样形成所述导体图案和外部电极图案，
所述叠层工序的第2过程将感光绝缘糊涂覆在所述导体图案和外部电极图案上，利用光刻制版法进行曝光和显像，通过这样形成具有所述通路孔和切口部的绝缘层。
3.如权利要求1或2所述的电感器的制造方法，其特征在于，
所述叠层工序将所述卷绕体的两个磁极的方向设定成与叠层方向相同的方向。
4.如权利要求1所述的电感器的制造方法，其特征在于，
使用热膨胀系数实质上相等的所述导体糊和绝缘糊。
5.如权利要求1所述的电感器的制造方法，其特征在于，
设置对所述烧结工序中烧结的各芯片的外部电极表面进行电镀用的电镀工序。
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