CN101344571A - 插座以及使用该插座的测试设备和方法 - Google Patents

插座以及使用该插座的测试设备和方法 Download PDF

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Abstract

本发明公开了用于对测试对象的电学特性进行测试的设备和方法以及使用在所述装置中的插座。测试对象包括底部表面上的第一连接端子和顶部表面上的第二连接端子。所述设备包括：测试板，其在预定表面上包括第一焊盘；插座，构造为将测试对象电连接到测试板；和操纵器，构造为将测试对象输送到所述插座。所述插座包括构造为电连接到测试对象的第一连接端子的第一连接单元和构造为电连接到测试对象的第二连接端子的第二连接单元。

Description

插座以及使用该插座的测试设备和方法
技术领域
本发明涉及一种测试设备和方法，更具体地，涉及一种用于测试半导体器件封装的电学特性的设备和方法。
背景技术
在半导体工业中，封装技术得到了发展以增加小尺寸集成半导体芯片的封装和安装中的可靠性。例如，对于小型化的需求加速了小型封装的开发，该小型封装具有接近集成半导体芯片尺寸的尺寸，且对于可靠的安装技术的需求极大刺激了用于有效地封装半导体芯片和改善封装的半导体芯片的机械和电学特性的封装技术的开发。
此外，各种技术被开发以提供高容量(high-capacity)半导体产品，以及满足对小尺寸、高性能的电气/电子产品的需求。例如，高容量半导体产品可以使用高度集成的存储芯片(即，高容量存储芯片)制造。高度集成存储芯片可以通过将大量的单元(cell)集成到存储芯片的给定区域而制造。
然而，开发高度集成存储芯片很难且非常耗时。例如必须开发用于高度集成存储芯片的精细图案成形技术(fine pattern forming technology)。然而，开发精细图案成形技术很难且非常耗时。因而，开发了堆叠技术(stackingtechnology)作为提供高容量半导体产品的另一种方法。根据堆叠技术，至少两个半导体芯片或半导体器件封装被垂直地堆叠以用于提供高容量半导体产品。例如，128-M存储芯片可以通过堆叠两个64-M存储芯片而制造，而256-M存储芯片可以通过堆叠两128-M存储芯片而制造。除了增加存储容量，通过使用堆叠技术，半导体器件封装可以更密集和有效地安装。
通常，堆叠型(有时称为“多芯片”)半导体器件封装包括第一半导体器件封装和第二半导体器件封装。诸如球栅阵列(BGA)这样的连接端子设置在第一半导体器件封装的底部表面上用于将第一半导体器件封装电连接到外部电路，如形成在***基板上的电路，且诸如焊盘(pad)之类的连接端子设置在第一半导体器件封装的顶部表面上，用于将第一半导体器件封装电连接到第二半导体器件封装。此外，诸如焊盘这样的连接端子设置在第二半导体器件封装的底部表面上，用于将第二半导体器件封装电连接到第一半导体器件封装。焊球可以设置在第一和第二半导体器件封装的连接端子之间，用于电连接第一和第二半导体器件封装。
第一半导体器件封装的电学特性，譬如连接端子的电连接状态，可以如下所述地测试。首先，使用测试设备对设置在第一半导体器件封装的底部表面上的连接端子的电学特性进行测试。然后，如果可以确定第一半导体器件封装的底部表面上的连接端子的电学特性，那么测试第一半导体器件封装的顶部表面上的连接端子的电学特性。具体地说，在使用焊球将第二半导体器件封装连接到第一半导体器件封装之后，通过经由第一半导体器件封装的顶部表面上的连接端子向第二半导体器件封装施加信号并使用所施加的信号评价第二半导体器件封装的操作状态，测试第一半导体器件封装的顶部表面上的连接端子的电学特性。
然而，上述方法需要耗费大量的时间来测试第一半导体器件封装的顶部和底部表面上的所有连接端子。
此外，即使第二半导体器件封装没有缺陷，如果确定第一半导体器件封装是不合格的，即有缺陷的，则第二半导体器件封装也会被报废。
发明内容
根据本发明，提供了一种设备和方法，用于有效地测试半导体器件封装的电学特性，譬如在顶部和底部表面上包括连接端子的半导体器件封装的电连接状态。
根据本发明，还提供了一种设备和方法，用于快速地测试半导体封装的电学特性，譬如在顶部和底部表面上包括连接端子的半导体器件封装的电连接状态。
根据本发明，还提供了一种用于测试多芯片半导体器件封装的电连接状态的设备和方法，其消除了依照下半导体器件封装的测试结果报废无缺陷的上半导体器件封装的可能性。
本发明的其他特征和优点将在随后描述中提出，部分将在描述中变得明显或可以在本发明的实践中认识到。
根据本发明的一个方面，提供一种用于对测试对象的电学特性进行测试的设备，该测试对象包括底部表面上的第一连接端子和顶部表面上的第二连接端子。所述设备包括：测试板，其在预定表面上包括第一焊盘；插座，构造为将所述测试对象电连接到所述测试板；和操纵器，构造为将所述测试对象输送到所述插座。所述插座包括：第一连接单元，构造为电连接到所述测试对象的第一连接端子；和第二连接单元，构造为电连接到所述测试对象的第二连接端子。
所述第一连接单元可以包括第一插脚，该第一插脚构造为将所述测试板的第一焊盘电连接到所述测试对象的第一连接端子。并且，所述第二连接单元包括：插座基板，包括电连接到一起的第一焊盘和第二焊盘；第二插脚，构造为将所述插座基板的第一焊盘电连接到所述测试对象的第二连接端子；和参考电子器件，构造为电连接到所述插座基板的第二焊盘并与所述测试对象交换电信号。
所述插座可以进一步包括：第一主体；和第二主体，构造为可拆卸地联接到所述第一主体，其中所述第一连接单元的第一插脚设置在形成为垂直地穿过所述第一主体的第一孔中，所述第二连接单元的第二插脚设置在形成为垂直地穿过所述第二主体的第二孔中，并且所述插座基板设置在所述第二主体的顶部。
在所述第一主体的顶部表面或所述第二主体的底部表面中可以形成有凹部，用于接收所述测试对象。
所述插座基板和第二主体可以固定到所述操纵器。
在所述第一主体和第二主体中的一个上可以形成有定位销，在所述第一主体和第二主体中的另一个中可以形成有定位孔，并构造为用于接收所述定位销。
所述设备可以进一步包括支承件，所述支承件构造为将所述第一主体固定到所述测试板，且具有形成在其中的开口，用于接收所述第一主体，其中在所述支承件和操纵器中的一个上可以设置有定位销，且在所述支承件和操纵器中的另一个中可以形成有定位孔，用于接收所述定位销。
所述参考电子器件可以焊接到所述插座基板上。
所述参考电子器件可以可拆卸地联接到所述插座基板上。
所述测试对象可以是其中封装有第一半导体器件的封装，所述参考电子器件可以包括构造为与所述第一半导体器件交换电信号的第二半导体器件。
所述测试对象可以是其中封装了第一半导体器件的第一半导体器件封装，且所述参考电子器件可以包括第二半导体器件封装的第二半导体器件，该第二半导体器件封装构造为堆叠在所述第一半导体器件封装上。
所述第一半导体器件可以包括逻辑芯片，且所述第二半导体器件可以包括存储芯片。
所述测试板可以进一步包括第二焊盘，且所述第一连接单元可以包括第一插脚，该第一插脚构造为将所述测试板的第一焊盘电连接到所述测试对象的第一连接端子。并且所述第二连接单元可以包括：插座基板，包括电连接到一起的第一焊盘和第二焊盘；第二插脚，构造为将所述插座基板的第一焊盘电连接到所述测试对象的第二连接端子；和第三插脚，构造为将所述插座基板的第二焊盘电连接到所述测试板的第二焊盘。
所述插座可以进一步包括：第一主体，包括第一孔，该第一孔形成为垂直地穿过该第一主体并构造为用于接收所述第一连接单元的第一插脚；和第二主体，包括第二孔，该第二孔形成为垂直地穿过该第二主体并构造为用于接收所述第二连接单元的第二插脚，其中，在所述第一主体的顶部表面或第二主体的底部表面中形成有凹部，用于接收所述测试对象，并且在所述第一和第二主体中形成有凹部的一个中形成有第三孔，所述第三孔位于所述凹部的外侧，并构造为用于接收所述第二连接单元的第三插脚。
所述插座基板和所述第二主体可以被固定到所述操纵器。
在所述第一主体和第二主体中的一个上可以设置有定位销，且在所述第一主体和第二主体中的另一个中可以形成有定位孔，用于接收所述定位销。
所述设备可以进一步包括支承件，构造为用于将所述第一主体固定到所述测试板，且具有形成于其中的开口，用于接收所述第一主体，其中在所述支承件和操纵器中的一个上设置有定位销，且在所述支承件和操纵器的另一个中形成有定位孔，用于接收所述定位销。
所述测试对象可以是半导体器件封装。
根据本发明另一方面，提供一种使用在对测试对象的电学特性进行测量的设备中的插座，该插座包括：壳体，构造为用于接收所述测试对象；第一连接单元，构造为当所述测试对象安置在所述壳体中时，电连接到设置在所述测试对象的底部表面上的第一连接端子；和第二连接单元，构造为当所述测试对象安置在所述壳体中时，电连接到设置在所述测试对象的顶部表面上的第二连接端子。
所述壳体可以包括：第一主体；和第二主体，构造为可拆卸地连接到所述第一主体，其中所述第一连接单元包括第一插脚，该第一插脚***形成为穿过所述第一主体的垂直孔中，其中所述第二连接单元包括：插座基板，包括电连接到一起的第一焊盘和第二焊盘；第二插脚，构造为将所述插座基板的第一焊盘电连接到所述测试对象的第二连接端子；和参考电子器件，构造为电连接到所述插座基板的第二焊盘，并与所述测试对象交换电信号。
在所述第一主体的顶部表面或第二主体的底部表面中可以形成有凹部，用于接收所述测试对象。
在所述第一主体和第二主体中的一个上可以设置有定位销，且在所述第一主体和第二主体中的另一个中可以形成有定位孔，用于接收所述定位销。
所述壳体可以包括：第一主体；和第二主体，构造为可拆卸地联接到所述第一主体，其中所述第一连接单元包括第一插脚，该第一插脚***形成为垂直地穿过所述第一主体的第一孔，其中所述第二连接单元包括：插座基板，包括电连接到一起的第一焊盘和第二焊盘；第二插脚，***在形成为垂直地穿过所述第二主体的第二孔中并构造为将所述插座基板的第一焊盘电连接到所述测试对象的第二连接端子；和第三插脚，***在形成在所述第一主体和第二主体中的一个中的第三孔中并构造为电连接到所述插座基板的第二焊盘。
在所述第一和第二主体的一个中可以形成有凹部，用于接收所述测试对象，且当所述测试对象被测试时，所述第一和第二主体中的另一个可以被***在所述凹部中。
在所述第一主体和第二主体中的一个上可以设置有定位销，且在所述第一主体和第二主体中的另一个中可以形成有定位孔，用于接收所述定位销。
根据本发明又一方面，提供一种用于对测试对象的电学特性进行测试的方法，所述测试对象包括设置在底部表面上的第一连接端子和设置在顶部表面上的第二连接端子。该方法包括：提供插座并在所述插座中装载所述测试对象，所述插座具有与所述测试对象的第一连接端子电接触的第一插脚和与所述测试对象的第二连接端子电接触的第二插脚；以及从测试板向所述第一插脚施加电信号，以同步地测试所述测试对象的第一连接端子和第二连接端子的电学特性。
所述方法可以进一步包括：使用插座基板将所述插座的第二插脚电连接到一电子器件，该插座基板允许所述电子器件和所述测试对象交换电信号，包括将输出自所述测试板的电信号通过所述第一插脚、测试对象、第二插脚、插座基板、电子器件、插座基板、第二插脚、测试对象和第一插脚传输返回到所述测试板。
所述测试对象可以是半导体器件封装，其中封装了第一半导体器件，且所述电子器件可以包括与第一半导体器件交换电信号的第二半导体器件。
所述测试对象可以是第一半导体器件封装，其中封装了第一半导体器件，且所述电子器件可以包括第二半导体器件封装的第二半导体器件，该第二半导体器件封装被堆叠在所述第一半导体器件封装上。
所述第一半导体器件可以包括逻辑芯片，所述第二半导体器件可以包括存储芯片。
所述方法可以进一步包括：提供接触所述测试板的第三插脚以及电连接所述第二插脚和第三插脚的插座基板，包括将输出自所述测试板的电信号通过所述第一插脚、测试对象、第二插脚、插座基板和第三插脚返回到所述测试板。
所述测试对象可以是半导体器件封装。
所述测试对象可以是包括在多芯片半导体器件封装中的多个半导体器件封装中的一个。
附图说明
附图被用于提供对本发明的进一步理解，且被并入并构成本申请的一部分。这些图示出了根据本发明的各个方面的设备和方法的示例性实施例，其与说明书一起用于说明本发明的原理。附图中：
图1是根据本发明一方面的多芯片半导体器件封装的实施例的示意性截面图；
图2是根据本发明一方面的测试设备第一实施例的分解截面图；
图3是已组装的图2所示设备的截面图，该设备用于测试转载在其中的半导体器件封装；
图4是示出了图3中所示的测试设备的变型的实施例的截面图；
图5是根据本发明的另一方面的测试设备的第二实施例的分解截面图；
图6是已组装的图5所示设备的截面图，该设备用于测试转载在其中的半导体器件封装；和
图7是示出了图6所示测试设备的变型的实施例的截面图。
具体实施方式
在下文中将参考图1到7对根据本发明的各方面的优选实施例进行更详细的描述。然而，本发明可以以各种不同的形式实施而不应该被认为是限定到文中所提出的实施例。在图中，为描述清楚起见，层和区域的尺度被夸张。为简洁起见，对于公知元件的描述被省略。
应该理解，尽管在文中用语第一、第二等等被用来描述各种元件，但是这些元件并不受这些用语的局限。这些用语被用于将一个元件与另一个区别开来，但并不意味着对于元件的顺序的要求。例如，第一元件可以被称为第二元件，且相似的，第二元件可以被称为第一元件，而不背离本发明的范围。用语“和/或”用在这里包括相关列出项目的一个或多个的任意或全部组合。
应该理解，当元件被描述为在另一元件“上”或，“连接”或“联接”到另一元件时，它可以直接地在该另一元件“上”或，直接地“连接”或“联接”到另一元件，或也可以存在居间元件。相反，当元件被描述为在另一元件“直接上方”或，“直接连接”或“直接联接”到另一元件时，则不存在居间元件。用于描述元件之间的关系的其他的措辞也应该以相同的方式来解释(例如，“在......之间”与“直接在......之间”比较，“相邻”与“直接相邻”比较，等等)。
文中所用的术语仅用于描述实施例的目的，而不是意欲限制本发明。如文中所使用的，单数形式“一”和“该”也包括复数形式，除非另有清楚的指示。应该进一步理解的是，属于“包含”和“包括”在本文中使用时，指所述特征、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其他特征、步骤、操作、元件、组件和/或组群(group)的存在或增加。
空间相关的术语，譬如“在......之下”、“在......下方”、“下”、“在......上方”、“上”等等可以被用于描述元件，和/或到另一元件和/或特征的特征关系，例如，如图中所示。应该理解，除了图中所示的方位外，空间相关的术语还意欲包括使用和/或操作中的装置的不同方位。例如，如果图中的装置被颠倒，则被称为在其他元件或特征“下方”和/或“之下”的元件将会定向为在在其他元件或特征“上方”。该装置还可以以其他方式定向(例如，旋转90度或其他朝向)且以此解释文中使用的空间相关的描述符。
在下面对优选实施例的描述中，测试设备和测试方法将使用多芯片半导体器件封装的下半导体器件封装作为测试对象而进行说明。然而，本发明并不局限于下半导体器件封装。也就是说，本发明可以用来测试在顶部和底部表面具有连接端子的各种电子组件。
图1是示出了根据本发明的一方面的多芯片半导体器件封装1的实施例的示意性截面图。参考图1，多芯片半导体器件封装1包括第一半导体器件封装10和设置在第一半导体器件封装10上的第二半导体器件封装20。第一半导体器件封装10包括第一半导体器件12和基板13。第一连接端子14设置在第一半导体器件封装10的底部表面上，用于将多芯片半导体器件封装1电连接到外部电路部件，譬如***基板，且第二连接端子16设置在第一半导体器件封装10的顶部表面上，用于将第一半导体器件封装10电连接到第二半导体器件封装20。第一连接端子14可以具有与球栅阵列(BGA)相似的球形，且连接端子16可以具有焊盘形状(pad shape)。
半导体器件封装20包括第二半导体器件22和基板23。连接端子24设置在半导体器件封装20的底部表面上，用于将半导体器件封装20电连接到第一半导体器件封装10。第一半导体器件封装10和半导体器件封装20在本实施例中通过焊球30连接。
例如，第一半导体器件12可以包括逻辑芯片，且半导体器件22可以包括存储芯片。在这种情况下，互连线路(未示出)可以在基板13上形成，以将第一和第二连接端子14和16电连接到第一半导体器件12。存储芯片可以是双倍数据速率(DDR)存储芯片。然而，受益于本公开的本领域技术人员将会理解，存储芯片可以是不同的存储芯片，譬如闪速存储芯片。
在下面所述的示例性实施例中，第一半导体器件封装10被描述为测试目标对象，并说明了对第一半导体器件封装10的第一和第二连接端子14和16电连接状态或其他特性的测试。
图2是根据本发明的一方面的测试设备2的第一实施例的分解截面图，图3是已组装的测试设备2的截面图，该测试设备2用于测试第一半导体器件封装10。
参考图2和图3，测试设备2包括测试单元100、操纵器200、和插座400。测试单元100施加输入信号到第一半导体器件封装10(下文中称为测试对象)并接受响应输入信号而输出自测试对象10的信号。测试单元100使用输出自测试对象10的信号来评估测试对象10的状态。测试单元100包括测试板120。第一焊盘122形成在测试板120的顶部表面。自动测试装备可以用作测试单元100。插座400将第一半导体器件封装10电连接到测试板120。操纵器200被构造成将测试对象10移动到插座400。在本实施例中，测试单元100和操纵器200具有典型的结构。由此，对测试单元100和操纵器200的详细描述将被省略。插座400是测试设备2的特征元件。在后面的描述中，主要将详细地描述插座400，并描述测试单元100和操纵器200区别于典型结构的特征。
插座400包括壳体420、第一连接单元440、和第二连接单元460。壳体420被设置在操纵器200和测试板120之间，并构造为用于在测试操作期间接收测试对象10。第一连接单元440被用于评估测试对象10的第一连接端子14的电连接状态。第二连接单元460被用于评估测试对象10的连接端子16的电连接状态。
第一连接单元440包括多个第一插脚330，用于将测试对象10的第一连接端子14直接电连接到测试板120的第一焊盘122。具有弹性芯(未示出)的弹簧插脚(pogo pin)可以用作第一插脚330。第一插脚330的一端与测试对象10的第一连接端子14分别接触，且第一插脚330的另一端与测试板120的第一焊盘122分别接触。
第二连接单元460包括插座基板360、第二插脚350、和参考电子器件380。参考电子器件380是能够与测试对象10交换电信号的半导体器件。在当前实施例中，参考电子器件380可以是要被堆叠到测试对象10上的半导体器件封装20。或者，参考电子器件380可以是半导体器件封装20的半导体器件22。参考电子器件380包括存储芯片。在测试操作中，存储芯片电连接到测试对象10的第一半导体器件12。
插座基板360包括第一焊盘362和第二焊盘364。互连线路(未示出)形成在插座基板360上，用于电连接第一焊盘362和第二焊盘364。第二连接单元460的第二插脚350用于将插座基板360的第一焊盘362直接电连接到测试对象10的连接端子16。具有弹性芯(未示出)的弹簧插脚可以用作第二插脚350。这些第二插脚350的一端与测试对象10的第一连接端子16分别接触，且第二插脚350的另一端与插座基板360的第一焊盘362分别接触。
参考电子器件380安装在插座基板360上并与插座基板360的第二焊盘364电接触。参考电子器件380可以通过焊接(soldering)安装到插座基板360上。在这种情况下，参考电子器件380可以可靠地连接到插座基板360的第二焊盘364。或者，例如参考电子器件380可以使用紧固件可拆卸地安装到插座基板360上。在这种情况下，参考电子器件380可以容易地被更换。
测试对象10的第一和第二连接端子14和16的电连接状态可以如下使用测试设备2进行测试。例如，输出自测试板120的信号顺序通过第一插脚330、测试对象10的第一连接端子14、测试对象10的第一半导体器件12、连接端子16、第二插脚350和插座基板360被传送给参考电子器件380。然后，信号通过插座基板360、第二插脚350、连接端子16、测试对象10的第一半导体器件12、第一连接端子14和第一插脚330，从参考电子器件380被传送回测试板120。测试单元100使用从参考电子器件380返回的信号评估测试对象10的第一和第二连接端子14和16的连接状态和其他电学特性。
现在将描述插座400的示例性元件。壳体420包括第一主体320和第二主体340。第一和第二主体320和340可以可拆卸地联接到一起。第一主体320被固定到测试单元100，且第二主体340被固定到操纵器200。支承件240被安装在测试单元100上，用于将第一主体320固定到测试单元100。支承件240具有带中央开口的矩形形状。由此，第一主体320可以通过支承件240的开口固定到测试单元100。凹部328形成在第一主体320的顶部中心部分，用于接收测试对象10。此外，多个第一孔322形成在第一主体320中。这些第一孔322从凹部328的底部表面到第一主体320的底部表面穿透该第一主体320。第一孔322对准测试板120的第一焊盘122和设置在凹部328中的测试对象10的第一连接端子14。第一插脚330***第一孔322中。
插座基板360被设置在第二主体340和操纵器200之间。插座基板360和第二主体340使用诸如螺钉(screws)这样的紧固件(未示出)固定到操纵器200。
多个第二孔342形成在第二主体340中。这些第二孔342从第二主体340的顶部表面到第二主体340的底部表面沿垂直方向形成为穿过第二主体340。第二孔342对准插座基板360的第一焊盘362和设置在第一主体320的凹部328中的测试对象10的第二连接端子16。第二插脚350***第二孔342中。真空(Vacuum)孔202形成为穿过插座基板360和第二主体340的中心部分，以允许操纵器200建立用于保持测试对象10的真空。如图2和3所示，凹部348可以形成在第二主体340的顶部表面中，用于接收安装在插座基板360上的参考电子器件380。或者，参考电子器件380可以通过形成比第二主体340更宽的插座基板360并将参考电子器件380安装在插座基板360的外周部分上而设置在第二主体340的外部。
在本实施例中，参考电子器件380与插座基板360的第二焊盘364直接接触。然而，参考电子器件380可以通过例如弹簧插脚(未示出)电连接到插座基板360的第二焊盘364。
为了测试对象10和第一插脚330之间可靠地电接触，第二主体340需要被精确地联接到第一主体320。为此，定位销344从第二主体340的底部表面向下突出，且定位孔324形成在第一主体320的顶部表面用于接收该定位销344。或者，定位销344可以形成在第一主体320的顶部表面上，且定位孔324可以形成在第二主体340的底部表面中。此外，定位销220从操纵器200的底部表面向下突出，且定位孔242形成在支承件240的顶部表面中。或者，定位销220可以形成在支承件240的顶部表面，且定位孔242可以形成在操纵器200的底部表面。该定位销/孔结构可以仅在第一和第二主体320和340，或支承件240和操纵器200处形成。
在图2和3中，凹部328形成在第一主体320中，用于接收测试对象10。或者，如图4所示，凹部328可以形成在第二主体340的底部表面中，用于接收测试对象10。
在如上所述的第一实施例中，测试对象10包括具有逻辑芯片的半导体器件；参考电子器件380包括具有存储芯片的半导体器件；并且测试对象10与参考电子器件380交换电信号。或者，测试对象10和参考电子器件380两者都可以是具有存储芯片的半导体器件。在这样的情况下，互连线路可以形成在测试对象10上，用于将第一连接端子14直接连接到第二连接端子16。
在第一实施例中，形成在测试对象10的底部表面上的第一连接端子14的电连接状态可以与形成在测试对象10的顶部表面上的第二连接端子16的电连接状态同步测量。此外，在测试对象10(即，第一半导体器件封装10)和半导体器件封装20使用焊球30垂直地联接之前，可以在与测试对象10和半导体器件封装20垂直地联接情况下类似的条件下对测试对象10进行测试。此外，如果测试对象10是半导体器件封装，在其中封装了具有逻辑芯片的半导体器件，可以通过在插座400中包括存储芯片而执行″真速测试(atspeed test)″。
图5是根据本发明的另一方面的测试设备3的另一实施例的分解截面图，图6是已组装的测试设备3的截面图，该测试设备3用对测试对象10进行测试。
参考图5和6，测试设备3包括测试单元100、操纵器200、和插座400a。测试单元100向测试对象10施加信号并接收响应输入信号而输出自测试对象10的信号。测试单元100使用输出自测试对象10的信号来评估测试对象10的状态。测试单元100包括测试板120。第一焊盘122和第二焊盘124形成在测试板120上。第一焊盘122可用于施加信号到测试对象10，而第二焊盘124可用于接收来自测试对象10的信号。插座400a将测试对象10电连接到测试板120。操纵器200用于将测试对象10移动到插座400a。测试单元100和操纵器200具有典型的结构。由此，对测试单元100和操纵器200的详细描述将被省略。插座400a是测试设备3的特征元件。在后面的描述中，主要将详细地描述插座400a，并描述测试单元100和操纵器200区别于典型结构的特征。
插座400包括壳体420a、第一连接单元440、和第二连接单元460a。壳体420被设置在操纵器200和测试板120之间，用于在测试操作期间接收测试对象10。第一连接单元440被用于评估测试对象10的第一连接端子14的电连接状态。第二连接单元460a被用于评估测试对象10的连接端子16的电连接状态。
第一连接单元440包括多个第一插脚330，用于将测试对象10的第一连接端子14直接电连接到测试板120的第一焊盘122。具有弹性芯(未示出)的弹簧插脚(pogo pin)可以用作第一插脚330。第一插脚330的一端与测试对象10的第一连接端子14分别接触，且第一插脚330的另一端与测试板120的第一焊盘122分别接触。
第二连接单元460包括插座基板360、第二插脚350、和第三插脚380a。插座基板360包括第一焊盘362和第二焊盘364。互连线路(未示出)形成在插座基板360上用于电连接第一焊盘362和第二焊盘364。第二连接单元460的第二插脚350用于将插座基板360的第一焊盘362直接电连接到测试对象10的连接端子16。具有弹性芯(未示出)的弹簧插脚可以用作第二插脚350。第二插脚350的一端与测试对象10的第一连接端子16分别接触，且第二插脚350的另一端与插座基板360的第一焊盘362分别接触。第三插脚380用于将插座基板360的第二焊盘364直接电连接到测试板120的第二焊盘124。第三插脚380a的一端与插座基板360的第二焊盘364分别接触，且第三插脚380的另一端与测试板120的第二焊盘124分别接触。
测试对象10的第一和第二连接端子14和16的电连接状态可以如下所述地测试。作为实例，输出自测试板120的信号依次通过第一插脚330、测试对象10的第一连接端子14、测试对象10的第一半导体器件12、第二连接端子16、和第二插脚350传送到插座基板360。然后，信号通过第三插脚380从插座基板360返回到测试板120。测试单元100使用返回的信号评估测试对象10的第一和第二连接端子14和16的连接状态和其他电学特性。
现在将描述插座400a的示例性元件。壳体420包括第一主体320和第二主体340。第一和第二主体320和340可以可拆卸的联接到一起。第一主体320被固定到测试单元100，且第二主体340被固定到操纵器200。支承件240被安装在测试单元100上，用于将第一主体320固定到测试单元100。支承件240具有带中央开口的矩形形状。由此，第一主体320可以通过支承件240的开口固定到测试单元100。凹部328形成在第一主体320的顶部中心部分，用于接收测试对象10。此外，多个第一孔322形成在第一主体320中。这些第一孔322从凹部328的底部表面到第一主体320的底部表面穿透该第一主体320。第一孔322对准测试板120的第一焊盘122和设置在凹部328中的测试对象10的第一连接端子14。第一插脚330***第一孔322中。第三孔326形成为在凹部328的外侧穿过第一主体320。第三孔326垂直地形成为从第一主体320f的底部表面到顶部表面穿过第一主体320。第三孔326对准插座基板360的第二焊盘364和测试板120的第二焊盘124。第三插脚380***在第三孔326中。
插座基板360设置在第二主体340和操纵器200之间。插座基板360和第二主体340使用诸如螺钉这样的紧固件(未示出)固定到操纵器200。
在第一主体320和第二主体340联接到一起之后，第二主体340设置在第一主体320的凹部328中，且第一主体320和第二主体340的顶部表面被置于约同一水平面上。多个第二孔342形成在第二主体340中。这些第二孔342从第二主体340的顶部表面到第二主体340的底部表面沿垂直方向形成为穿过第二主体340。第二孔342对准插座基板360的第一焊盘362和设置在第一主体320的凹部328中的测试对象10的第二连接端子16。第二插脚350***第二孔342中。真空孔202形成为穿过插座基板360和第二主体340的中心部分，以允许操纵器200建立用于保持测试对象10的真空。
在本实施例中，为了测试对象10和第一插脚330之间可靠地电接触，第二主体340非常精确地联接到第一主体320。为此，定位销344从第二主体340的底部表面向下突出，且定位孔324形成在第一主体320的凹部328的底部表面中，用于接收定位销344。或者，定位销344可以形成在第一主体320上，且定位孔324可以形成在第二主体340中。此外，定位销220从操纵器200的底部表面向下突出，且定位孔242形成在支承件240的顶部表面中。或者，定位销220可以形成在支承件240上，且定位孔242可以形成在操纵器200中。该定位销/孔结构可以仅在第一和第二主体320和340，或支承件240和操纵器200处形成。
在图5和6，凹部328形成在第一主体320中以用于接收测试对象10。或者，如图7所示，凹部328可以形成在第二主体340的底部表面中以用于接收测试对象10。在这种情况下当组装完成后，第一主体320和第二主体340的底部表面可以置于同一水平面上。此外第三孔326可以在凹部328的外侧形成在第二主体340中。
在该第二实施例中，形成在测试对象10的底部表面上的第一连接端子14的电连接状态与形成在测试对象10的顶部表面上的第二连接端子16的电连接状态可以同步地测量。
根据本发明的各方面，形成在测试对象的底部表面上的连接端子的连接状态与形成在测试对象的顶部表面上的连接端子的连接状态可以同步地测量。
此外，在第一半导体器件封装和半导体器件封装使用焊球联接之前，可以在与第一和第二半导体器件封装联接到一起情况下相类似的条件下对第一和第二半导体器件封装进行测试。
上述公开的主题被认为是示意性的，而不是限制性的，且所附权利要求意欲覆盖所有落入本发明的实质精神和范围的修改、改进和其他实施例。由此，在法律所允许的最大程度下，本发明的范围由所附权利要求及其等价物所允许的最宽的解释所确定，且不受前述详细描述的限制。
本申请要求享有2007年7月10日的韩国专利申请No.10-2007-0069259的优先权，其全部内容通过参考结合于此。

Claims (33)

1、一种用于对测试对象的电学特性进行测试的设备，该测试对象包括底部表面上的第一连接端子和顶部表面上的第二连接端子，该设备包括：
测试板，其在预定表面上包括第一焊盘；
插座，构造为将所述测试对象电连接到所述测试板；和
操纵器，构造为将所述测试对象输送到所述插座，
其中所述插座包括：
第一连接单元，构造为电连接到所述测试对象的第一连接端子；和
第二连接单元，构造为电连接到所述测试对象的第二连接端子。
2、如权利要求1所述的设备，其中：
所述第一连接单元包括第一插脚，该第一插脚构造为将所述测试板的第一焊盘电连接到所述测试对象的第一连接端子，并且
所述第二连接单元包括：
插座基板，包括电连接到一起的第一焊盘和第二焊盘；
第二插脚，构造为将所述插座基板的第一焊盘电连接到所述测试对象的第二连接端子；和
参考电子器件，构造为电连接到所述插座基板的第二焊盘并与所述测试对象交换电信号。
3、如权利要求2所述的设备，其中，所述插座进一步包括：
第一主体；和
第二主体，构造为可拆卸地联接到所述第一主体，
其中，所述第一连接单元的第一插脚设置在形成为垂直地穿过所述第一主体的第一孔中，
所述第二连接单元的第二插脚设置在形成为垂直地穿过所述第二主体的第二孔中，并且
所述插座基板设置在所述第二主体的顶部。
4、如权利要求3所述的设备，其中，在所述第一主体的顶部表面或所述第二主体的底部表面中形成有凹部，用于接收所述测试对象。
5、如权利要求3所述的设备，其中，所述插座基板和第二主体固定到所述操纵器。
6、如权利要求5所述的设备，其中，在所述第一主体和第二主体中的一个上形成有定位销，在所述第一主体和第二主体中的另一个中形成有定位孔，并构造为用于接收所述定位销。
7、如权利要求5所述的设备，其中，进一步包括支承件，所述支承件构造为将所述第一主体固定到所述测试板，且具有形成在其中的开口，用于接收所述第一主体，
其中在所述支承件和操纵器中的一个上设置有定位销，且在所述支承件和操纵器中的另一个中形成有定位孔，用于接收所述定位销。
8、如权利要求2所述的设备，其中，所述参考电子器件焊接到所述插座基板上。
9、如权利要求2所述的设备，其中，所述参考电子器件可拆卸地联接到所述插座基板上。
10、如权利要求2所述的设备，其中，所述测试对象是其中封装有第一半导体器件的封装，所述参考电子器件包括构造为与所述第一半导体器件交换电信号的第二半导体器件。
11、如权利要求2所述的设备，其中：
所述测试对象是其中封装了第一半导体器件的第一半导体器件封装，且
所述参考电子器件包括第二半导体器件封装的第二半导体器件，该第二半导体器件封装构造为堆叠在所述第一半导体器件封装上。
12、如权利要求11所述的设备，其中，所述第一半导体器件包括逻辑芯片，且所述第二半导体器件包括存储芯片。
13、如权利要求1所述的设备，其中，所述测试板进一步包括第二焊盘，且所述第一连接单元包括第一插脚，该第一插脚构造为将所述测试板的第一焊盘电连接到所述测试对象的第一连接端子，
其中所述第二连接单元包括：
插座基板，包括电连接到一起的第一焊盘和第二焊盘；
第二插脚，构造为将所述插座基板的第一焊盘电连接到所述测试对象的第二连接端子；和
第三插脚，构造为将所述插座基板的第二焊盘电连接到所述测试板的第二焊盘。
14、如权利要求13所述的设备，其中，所述插座进一步包括：
第一主体，包括第一孔，该第一孔形成为垂直地穿过该第一主体并构造为用于接收所述第一连接单元的第一插脚；和
第二主体，包括第二孔，该第二孔形成为垂直地穿过该第二主体并构造为用于接收所述第二连接单元的第二插脚，
其中，在所述第一主体的顶部表面或第二主体的底部表面中形成有凹部，用于接收所述测试对象，并且
在所述第一和第二主体中形成有凹部的一个中形成有第三孔，所述第三孔位于所述凹部的外侧，并构造为用于接收所述第二连接单元的第三插脚。
15、如权利要求14所述的设备，其中，所述插座基板和所述第二主体被固定到所述操纵器。
16、如权利要求15所述的设备，其中，在所述第一主体和第二主体中的一个上设置有定位销，且在所述第一主体和第二主体中的另一个中形成有定位孔，用于接收所述定位销。
17、如权利要求15所述的设备，其中，进一步包括支承件，构造为用于将所述第一主体固定到所述测试板，且具有形成于其中的开口，用于接收所述第一主体，
其中在所述支承件和操纵器中的一个上设置有定位销，且在所述支承件和操纵器的另一个中形成有定位孔，用于接收所述定位销。
18、如权利要求13所述的设备，其中，所述测试对象是半导体器件封装。
19、一种使用在对测试对象的电学特性进行测量的设备中的插座，该插座包括：
壳体，构造为用于接收所述测试对象；
第一连接单元，构造为当所述测试对象安置在所述壳体中时，电连接到设置在所述测试对象的底部表面上的第一连接端子；和
第二连接单元，构造为当所述测试对象安置在所述壳体中时，电连接到设置在所述测试对象的顶部表面上的第二连接端子。
20、如权利要求19所述的插座，其中，所述壳体包括：
第一主体；和
第二主体，构造为可拆卸地连接到所述第一主体，
其中所述第一连接单元包括第一插脚，该第一插脚***形成为穿过所述第一主体的垂直孔中，
其中所述第二连接单元包括：
插座基板，包括电连接到一起的第一焊盘和第二焊盘；
第二插脚，构造为将所述插座基板的第一焊盘电连接到所述测试对象的第二连接端子；和
参考电子器件，构造为电连接到所述插座基板的第二焊盘，并与所述测试对象交换电信号。
21、如权利要求20所述的插座，其中，在所述第一主体的顶部表面或第二主体的底部表面中形成有凹部，用于接收所述测试对象。
22、如权利要求20所述的插座，其中，在所述第一主体和第二主体中的一个上设置有定位销，且在所述第一主体和第二主体中的另一个中形成有定位孔，用于接收所述定位销。
23、如权利要求19所述的插座，其中，所述壳体包括：
第一主体；和
第二主体，构造为可拆卸地联接到所述第一主体，
其中所述第一连接单元包括第一插脚，该第一插脚***形成为垂直地穿过所述第一主体的第一孔，
其中所述第二连接单元包括：
插座基板，包括电连接到一起的第一焊盘和第二焊盘；
第二插脚，***在形成为垂直地穿过所述第二主体的第二孔中并构造为将所述插座基板的第一焊盘电连接到所述测试对象的第二连接端子；和
第三插脚，***在形成在所述第一主体和第二主体中的一个中的第三孔中并构造为电连接到所述插座基板的第二焊盘。
24、如权利要求23所述的插座，其中，在所述第一和第二主体的一个中形成有凹部，用于接收所述测试对象，且当所述测试对象被测试时，所述第一和第二主体中的另一个被***在所述凹部中。
25、如权利要求23所述的插座，其中，在所述第一主体和第二主体中的一个上设置有定位销，且在所述第一主体和第二主体中的另一个中形成有定位孔，用于接收所述定位销。
26、一种用于对测试对象的电学特性进行测试的方法，所述测试对象包括设置在底部表面上的第一连接端子和设置在顶部表面上的第二连接端子，该方法包括：
提供插座并在所述插座中装载所述测试对象，所述插座具有与所述测试对象的第一连接端子电接触的第一插脚和与所述测试对象的第二连接端子电接触的第二插脚；以及
从测试板向所述第一插脚施加电信号，以同步地测试所述测试对象的第一连接端子和第二连接端子的电学特性。
27、如权利要求26所述的方法，其中，进一步包括：
使用插座基板将所述插座的第二插脚电连接到一电子器件，该插座基板允许所述电子器件和所述测试对象交换电信号，以及
将输出自所述测试板的电信号通过所述第一插脚、测试对象、第二插脚、插座基板、电子器件、插座基板、第二插脚、测试对象和第一插脚传输返回到所述测试板。
28、如权利要求27所述的方法，其中，所述测试对象是半导体器件封装，其中封装了第一半导体器件，且所述电子器件包括与第一半导体器件交换电信号的第二半导体器件。
29、如权利要求27所述的方法，其中，所述测试对象是第一半导体器件封装，其中封装了第一半导体器件，且
所述电子器件包括第二半导体器件封装的第二半导体器件，该第二半导体器件封装被堆叠在所述第一半导体器件封装上。
30、如权利要求29所述的方法，其中，所述第一半导体器件包括逻辑芯片，所述第二半导体器件包括存储芯片。
31、如权利要求26所述的方法，其中，进一步包括：
提供接触所述测试板的第三插脚以及电连接所述第二插脚和第三插脚的插座基板，以及
将输出自所述测试板的电信号通过所述第一插脚、测试对象、第二插脚、插座基板和第三插脚返回到所述测试板。
32、如权利要求31所述的方法，其中，所述测试对象是半导体器件封装。
33、如权利要求31所述的方法，其中，所述测试对象是包括在多芯片半导体器件封装中的多个半导体器件封装中的一个。
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