CN100585873C - 半导体器件 - Google Patents

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Abstract

本发明涉及半导体器件，其中将在漂移层(3)表面上所形成的基极层(5)与n型缓冲层(2)之间的距离Ls跟与该漂移层(3)相接而形成的半导体基板(10)的膜厚t的关系设定为Ls≤t≤2·Ls。可降低高耐压半导体器件在关断时的损耗而不使耐压特性降低。

Description

半导体器件
技术领域
本发明涉及半导体器件，特别是涉及功率器件等用于大功率用途的高耐压元件的结构。
背景技术
功率器件在为了驱动和控制大功率而在家用电器和车载用途等方面得到广泛应用。在该功率器件中，有进行开关工作的大输出的功率晶体管。作为该功率晶体管，除了功率MOSFET(绝缘栅型场效应晶体管)、功率双极晶体管外，还有利用电导率调制的MOSFET即IGBT(绝缘栅型双极晶体管)。该IGBT与MOSFET同样地，具有输入阻抗高并且与双极晶体管同样地可降低导通电阻的特征。
作为IGBT的元件结构，有纵型结构和横型结构。在纵型结构的IGBT中，发射极电极和栅电极与集电极电极对元件的基板区域被相向地配置。在横型结构的IGBT中，发射极电极、集电极电极和栅电极被配置在元件的同一表面侧。因此，与其它的驱动电路等的集成化容易，近年来，在家用电器和车载用途等方面，横型结构的IGBT得到广泛应用。
该横型IGBT的结构例子示于文献1(特开平04-212464号公报)、文献2(特开平11-068106号公报)和文献3(特开平02-185067号公报)。
在文献1所示的结构中，与p-型基板表面相接，形成n-漂移(drift)层。n-漂移层是外延层。在n-漂移层的表面上，形成n型缓冲层。在n型缓冲层表面上以被缓冲层包围的方式形成p+型集电区。另外，在n-漂移层表面上，远离缓冲层，形成p型基区。在p型基区表面上形成n+型发射区。p型基区通过高浓度p+型埋层与p-基板连结。p+型埋层在p-基板内延伸，形成得比漂移层深。发射极电极被设置成使基区与发射区短路。
在该文献1所示的横型IGBT中，由p+型集电区、n缓冲层、n-漂移层、p-型基板和p+型埋层形成第1pnp双极晶体管。另外，由集电区、n缓冲层、n-漂移层和p型基区形成第2pnp双极晶体管。这些第1和第2pnp双极晶体管被并联耦合在一起。
在文献1中，在该横型IGBT结构中，以降低开关损耗和抑制闩锁现象为目的，在p-基板背面形成发射极背侧电极。将该背侧发射极电极与在发射区所形成的电极短路。通过该背侧发射极电极的短路，在纵向，形成由集电区、缓冲区、n-漂移层和p-基板区构成的窄基区双极晶体管。利用该窄基区双极晶体管的高电流放大系数，降低导通电压，并且缩短关断时间。另外，通过背侧发射极电极与发射区的电极的短路，可抑制第1和第2双极晶体管的并联工作。由此，使空穴电流分散为横向电流和纵向电流，抑制空穴电流向发射区集中，以抑制闩锁。
在文献2(特开平11-068106号公报)所示的横型IGBT中，p-基板经进行了以高浓度掺杂的p+扩散层，与背面电极连接。在该专利文献2中，经p+扩散层使p-型基板与背面电极耦合，从而延长了流经p-型基板的电荷载流子的寿命，也提高了电流负载能力。进而，该专利文献2与专利文献1同样地，减少了横向电流成分，阻止了横向寄生晶闸管的导通，提高了耐闩锁性。
另外，在文献2中，减小了该p-型基板与高浓度p+扩散层之间的p-/p+结区的浓度梯度，相应地局部降低了电场强度。由此，阻止了起因于空穴的垂直方向电流的雪崩现象发生。
在文献2中，还公布了用于保证高耐压的RESURF(Reduced SurfaceField：降低了的表面场)结构。在由扩散层形成降低了的表面场区(RESURF区；漂移层)的情况下，希望其掺杂浓度大致为1E12/cm2。其公布了：在这样的条件下，通过向阳极端子(集电极端子)施加正的电压，对漂移层与基区之间的pn结和漂移层与p-基板之间的结部进行反向偏置，耗尽层扩展到整个n-型漂移层。另外，还记述了：关于缓冲层的功能，通过将缓冲层的杂质浓度提高到比n-漂移层高，耗尽层即可从RESURF区(n-漂移层)扩展到阳极区(集电区)，从而可防止穿通发生。
在文献3(特开平02-185067号公报)所示的IGBT中，在p型阳极区(集电区)下部的p-型基板表面(漂移层底部)设置绝缘层。在基区下部不设置绝缘层，p型基区经n-漂移层与p型基板耦合。
在该文献3中，从该阳极区(集电区)在导通时所注入的空穴向基板方向的分流被绝缘膜阻止，使之经漂移层向基区传递。由此，使电导率调制效应得到充分发挥，降低了导通电阻，从而降低了导通电压。
另外，在基区的下部，由于未形成绝缘膜，所以在该基区下部，经基板区吸收空穴。由此，可防止从集电区所传送的空穴电流从基区全部流入阴极区(发射区)，防止发生闩锁。
为了改善RESURF结构的耐压，关于根据水平方向电场和垂直方向电场的分布的漂移层的深度与漂移层的长度的关系的考察示于文献4(美国专利第4292642号)。
在文献4中，在低浓度基区下部，形成低浓度的导电类型不同的漂移区。在低浓度基区和基板区的***部，远离基区设置高浓度的隔离区。在使耗尽层从低浓度基区及其***的高浓度隔离区扩展到下侧的低浓度漂移区，使低浓度漂移区完全耗尽的情况下，示出了元件的耐压由水平方向的低浓度基区与低浓度漂移层之间的pn结决定。特别是，文献4示出了，通过降低低浓度的基区和低浓度漂移区的杂质浓度，可提高耐压。即，文献4示出了，在经过选择以便延长表面的高浓度隔离区与高浓度基区之间的距离，减小低浓度基区的膜厚和杂质浓度的情况下，内部的PN结中的电场强度的最大值比表面处的电场强度高，绝缘破坏在该内部的水平方向的PN结处发生。特别是，在该文献4中公布了，通过使沿低浓度基极层表面的电场强度对称，可减小表面处的最大电场强度，另外，依据计算公式，算出上述RESURF结构中的因完全耗尽造成的用于提高耐压的各区的杂质浓度。
如上所述，在横型IGBT中，为了得到高耐压，一般采用RESURF结构。在RESURF结构的IGBT的关断状态下，设定为对集电极电极施加正的偏置，对n-型漂移层与p-型基板之间的PN结进行反向偏置的状态。在这种条件下，n型漂移层遍及整个区域皆已耗尽。在理想情况下，如上述的专利文献4所示，n型漂移层的表面电场为恒定。
所谓n-漂移层完全被耗尽，换言之，是以n-漂移层完全耗尽而集电极电极正下方的pn结未达到雪崩为前提。另外，如上述文献4的图12所示，在该n-漂移层容易过度耗尽的情况下，在来自下侧的漂移层与基板区之间的pn结的耗尽层扩展前，由于耗尽层沿表面扩展并到达集电极电极，所以该集电极电极侧的表面电场上升，导致耐压降低。因此，如上所述，在该漂移层的每单位面积的杂质总量中，存在称之为RESURF条件的最佳值。该RESURF条件为1E12/cm2。
另一方面，集电极电极正下方的垂直方向的电场大致为按一维突变结(one-dimensional step junction)近似的三角形电场。此时，集电极电极下部的p+/n/n-/p-结的击穿电压可像上述专利文献4中所示那样算出。
该p-基板层的厚度t以往被设定为400μm左右。这是因为p-基板的400μm的厚度相对于集电极电极正下方的耗尽层的延伸(约100μm)足够长的缘故。由此，可避免耗尽层到达在基板背面所形成的背侧电极(发射极电极)而发生穿通的危险性。另外，一般来说，由于是按照半导体器件的机械强度和通常的集成电路芯片的一般的基板厚度制造的，所以被设定为这样的厚度。
然而，通过发明人最近的分析已判明，对于未曾考虑以往耗尽层在纵向的延伸以外的p-型基板层的膜厚t，存在最佳的范围，在偏离该最佳范围的情况下，在电学特性方面会发生各种问题。
即，在横型IGBT的导通状态下，因发射极-集电极间有少数载流子注入致使电导率发生调制，大部分电流流过发射极电极与集电极电极之间。此时，一部分电流从集电区经漂移层和基板区流向背面电极。关于流过该纵向的垂直双极晶体管工作分量，在p-型基板的膜厚t增厚的情况下，少数载流子注入区变宽，电导率调制所影响的范围在p-型基板的厚度方向扩展。然而，此时，基板区的电阻因p-型基板的膜厚t的厚度而增大，垂直双极晶体管工作分量降低。此时，导通电流随膜厚t增厚而稍有减少。
另一方面，在p-型基板的膜厚t过薄的情况下，从集电极电极流到背面电极的电流分量过分增大。因此，从集电极电极向发射极电极的少数载流子所引起的电导率调制受到阻碍，导通电流急剧降低。
另外，在横型IGBT的关断过程中，栅电极电压被设定为0V，隔着该栅电极下部的绝缘膜而形成的沟道的电子电流消失(不再形成沟道)。其后，电流分量的大部分是从集电区注入的空穴电流。在该状态下，在p-型基板的膜厚t厚的情况下，对于空穴电流，沿表面直接流向发射极电极的电流分量起支配性作用。此时，空穴电流的流动距离长，其电阻值增高，因电压降致使集电极电压上升，关断时间变长，从而关断损耗增大。
进而，还由于流入发射极电极的电流起支配性作用，因基区中的电压降，基极-发射极间处于正向偏置，从寄生双极晶体管工作到晶闸管工作容易发生闩锁现象。相应地，发生最大可控制电流降低的问题。
耐压特性与基板膜厚的关系即使在横型二极管中也会发生同样的问题。根据在阴极区正下方扩展的耗尽层的深度与基板膜厚的关系，在基板厚的情况下，发生关断损耗的增大和导通电流的降低的问题。
在文献1中，通过使在基板背面所形成的电极与发射极电极短路，避免了电流向发射极电极的集中，抑制了闩锁现象的发生。然而，在该专利文献1中，虽然公布了具有RESURF结构的IGBT，但并未考虑该基板区的膜厚与关断损耗和耐压的关系。
在文献2中，在低浓度p型外延层，通过杂质扩散形成高浓度扩散区，在基板区设置杂质浓度梯度。在利用该结构抑制雪崩击穿的同时，还延长了载流子寿命，提高了电流负载能力。然而，在文献2中，虽然公布了RESURF条件，但并未考察基板区的膜厚与耐压的关系以及与关断损耗的关系。
在文献3中，为了抑制闩锁，在集电区下部设置绝缘层，在集电区附近抑制纵向空穴电流流动，以改善少数载流子注入效率，改善电导率调制效应。然而，在该文献3中，虽然也公布了p型阳极区(集电区)与p型基区之间的水平距离和在下层所形成的埋入绝缘膜的长度，但并未考察下部的基板的膜厚与耐压或关断损耗的关系。
在文献4所示的结构中，公布了横向的高浓度区(隔离区)与基区之间的距离比从隔离区界面的pn结扩展的耗尽层的长度长，并且与考察漂移层的杂质浓度一道也考察了漂移层的膜厚。然而，在该文献4中，并未考察下部的p-型基板区的膜厚与关断损耗和耐压的关系。只是记述了垂直方向的电场强度的最大值比水平方向的表面电场的最大值高。
发明内容
本发明的目的在于，提供一种不增加制造工序而能维持耐压特性、同时降低关断损耗并且抑制闩锁的半导体器件。
本发明的半导体器件，简要言之，就是在低浓度漂移层表面互相分离配置的杂质区之间的沿低浓度漂移层表面的长度L与漂移层下部的基板区的膜厚t的关系被设定为L≤t≤2·L。
即，本发明的第1方面的半导体器件包括：第1导电类型的第1半导体基板；第1导电类型的第1半导体区，在第1半导体基板的第1主面上侧形成；第1导电类型的第2半导体区，在第1半导体基板的第1主面上侧并远离第1半导体区形成；第2导电类型的第3半导体区，在第1半导体基板的第1主面侧至少在第1半导体区与第2半导体区之间的区域形成；第2导电类型的第4半导体区，在第2半导体区的表面上在第2半导体区内形成；第2导电类型的第5半导体区，以与第1半导体基板相接，比第1、第2和第3半导体区深，并且包围第2和第3半导体区的方式形成，而且以与第2半导体区的至少一部分相接，包围第2半导体区的方式形成；第1电极，与第1半导体区电连接；第2电极，与第2和第4半导体区电连接；导电层，在第4半导体区与第5半导体区之间的第2半导体区上隔着绝缘膜形成；以及第4电极，与第1半导体基板电耦合。从第3半导体区正下方的第5半导体区与第1半导体基板之间的结界面至第1半导体基板的第2主面的距离t跟第2与第3半导体区之间的距离L满足L≤t≤2·L的关系。
本发明的第2方面的半导体器件包括：第1导电类型的第1半导体基板；第2导电类型的第1半导体区，在第1半导体基板的第1主面上侧形成；第1导电类型的第2半导体区，在第1半导体基板的第1主面上侧并远离第1半导体区形成；第2导电类型的第3半导体区，以与第1半导体基板相接，比第1半导体区深，并且包围第1半导体区的方式形成，而且以与第2半导体区的至少一部分相接，包围第2半导体区的方式形成；第1电极，与第1半导体区电连接；第2电极，与第2半导体区电连接；以及第3电极，经第1半导体基板第2主面，与第1半导体基板电耦合。从第1半导体区正下方的第3半导体区与第1半导体基板之间的结界面至第1半导体基板的第2主面的距离t跟第1与第2半导体区之间的距离L满足L≤t≤2·L的关系。
在满足RESURF条件的情况下，如漂移层的厚度为1/2倍，则其杂质浓度必须为2倍。关于耗尽层在垂直方向变得最长的条件，要求考虑进入第1半导体基板内的耗尽层的长度(深度)。在降低第1半导体基板的杂质浓度的情况下，可抑制耗尽层从第1半导体区的延伸。然而，在使半导体基板的杂质浓度降低的情况下，用于调整杂质浓度的额外的制造工序成为必要，从而基板成本上升。因此，通过应尽可能增高半导体基板的杂质浓度、减少半导体基板的膜厚，以改善元件特性。
当设定上述耗尽层在水平方向扩展的半导体区之间的沿第5半导体区的表面方向的长度L与半导体基板的膜厚t之间的关系在1倍至2倍的情况下，通过减薄半导体基板的膜厚，可从背面电极释放关断时的空穴电流，可降低关断损耗。此外，在关断时，可减少沿表面方向流过的空穴电流，可减弱闩锁。另外，由于RESURF结构，可由垂直方向电场强度设定绝缘破坏电压，可抑制耐压降低。
本发明的上述和其它的目的、特征、方面和优点可从结合附图而得到理解的涉及本发明的下面的详细说明中变得清楚。
附图说明
图1是概略地表示本发明的实施方式1的半导体器件的平面布局的图。
图2是概略地表示图1所示的沿着F2-F2的剖面结构的图。
图3是表示图1和图2所示的半导体器件的导通电流与基板膜厚的关系的图。
图4是表示本发明的实施方式1的半导体器件关断时的集电极电压/电流与基板膜厚的关系的图。
图5是概略地表示本发明的实施方式1的变更例1的半导体器件的剖面结构的图。
图6是概略地表示本发明的实施方式1的变更例2的半导体器件的剖面结构的图。
图7是概略地表示本发明的实施方式2的半导体器件的剖面结构的图。
图8是概略地表示本发明的实施方式3的半导体器件的剖面结构的图。
图9是概略地表示本发明的实施方式3的变更例1的半导体器件的剖面结构的图。
图10是概略地表示本发明的实施方式4的半导体器件的平面布局的图。
图11是概略地表示图10所示的沿着线F11-F11的剖面结构的图。
图12是表示本发明的实施方式4的半导体器件的基板膜厚与导通电流(正向偏置电流)的关系的图。
图13是表示本发明的实施方式4的半导体器件关断时的反向恢复特性与基板膜厚的关系的图。
图14是概略地表示本发明的实施方式5的半导体器件的剖面结构的图。
图15是概略地表示本发明的实施方式5的半导体器件的变更例的剖面结构的图。
具体实施方式
[实施方式1]
图1是概略地表示本发明的实施方式1的半导体器件的平面布局的图。在图1中，示出了杂质区的配置，为了简化图面，未示出电极。
在图1中，包含：在中央部所形成的p型(第1导电类型)集电极层(第1半导体区)1和以包围该集电极层1的方式形成的n型(第2导电类型)缓冲层(第3半导体区)2。在图1中，该n型缓冲层2在平面布局中以包围p型集电极层1的方式形成为环状。
在该n型缓冲层2的外部，与n型缓冲层2相接，形成低浓度n型漂移层(第5半导体区)3。在该平面布局中，示出了n型漂移层3被形成为环状，但在该半导体器件内，却是在整个区域内被形成。
在该n型缓冲层3的外部，以包围p型集电极层1和n型缓冲层2的方式形成p型基极层(第2半导体区)5。在该p型基极层5内，形成n型发射极层(第4半导体区)4。在n型发射极层4与n型漂移层3之间，配置由未图示的栅电极(导电层)形成反型层的沟道形成区8。设置配置了发射极电极(第2电极)的接触区6，使之与n型发射极层4和p型基极层5这两者相接。通过用在接触区6所设置的电极将基极层和发射极层这两者短路，可防止晶闸管工作。在p型集电极层1的***所形成的n型缓冲层2在吸收从p型集电极层1所发射的少数载流子的同时，可防止耗尽层到达集电极层1而发生穿通。
沟道形成区8以远离并包围集电极层1的方式形成，以确保足够大小的沟道宽度，驱动大电流。
该图1所示的半导体器件是横型IGBT。以图1所示的半导体器件为1个单元，设置多个单元，通过使这些单元并联工作，可实现控制大功率的高耐压功率器件。
在图1中，半导体器件被形成为圆形。然而，该半导体器件也可像运动场的跑道那样，形成为具有直线部分和圆弧部分的跑道形。
图2是概略地表示图1所示的沿着线F2-F2的剖面结构的图。在图2中，在p型半导体基板(第1半导体基板)10的第1主面上，形成n型漂移层3。在该n型漂移层3的表面上，形成n型缓冲层2。该n型缓冲层2具有阱结构，其深度比n型漂移层3浅。在该n型缓冲层2表面上，以被n型缓冲层2包围的方式形成高浓度p型集电极层1。与p+型集电极层1的表面相接，形成集电极电极(第1电极)11(被电连接)。
在n型漂移层3表面上，还由p型阱形成p型基极层5。在该p型基极层5表面上，以被基极层5包围的方式形成n型发射极层4。与p型基极层5和n型发射极层4两者相接，形成发射极电极(第2电极)12(被电连接)。该发射极电极12在图1所示的集电区6内形成，将发射极层4和p型基极层5进行电短路。
在该n型发射极层4与n型漂移层3之间的p型基极层5表面上，隔着未图示的栅绝缘膜形成栅电极(导电层)13。在该栅电极13正下方的p型基极层5表面上，配置沟道形成区8。
与p型半导体基板10的背面(第2主表面)相接，设置背侧电极14(被电连接)。该背侧电极14通常与发射极电极12电短路。
在该图2所示的半导体器件中，在导通工作时，以发射极电极12的电压为基准电压，向栅电极13施加正的电压。通过对栅电极13施加正的偏置电压，在沟道形成区8中形成反型层，n型发射极层4与n型漂移层3被电连接。相应地，电子电流从n型发射极层4流到n型漂移层3。该电子电流一经到达n型缓冲层2并被蓄积于此，则在n型集电极层1与n型缓冲层2之间的pn结导通，空穴电流从p型集电极层1流入n型漂移层3。借助于该空穴电流，在n型漂移层3中发生电导率调制，降低了沟道电阻，有更多的电子电流流过。
在该导通时，由p型集电极层1、n型缓冲层2、n型漂移层3和p型基板10形成纵型pnp双极晶体管，从集电极层1所注入的空穴的一部分经p型半导体基板10和背侧电极14而被发射。由此，可降低注入基极层5的空穴电流量，防止p型基极层5和n型发射极层4中的pn结导通，相应地，可防止大量电子电流从n型发射极层4向p型基极层5流过而发生闩锁。
在关断工作时，向栅电极13施加0V，在沟道形成区8使反型层消失，从而切断电子电流的路径。在该关断时，蓄积在n型漂移层3和p型半导体基板10内的空穴电流被发射，其后，该半导体器件成为关断状态。
在该半导体器件，即横型IGBT中，为了得到高耐压，应用降低了的表面场结构(RESURF结构)。在该RESURF结构的情况下，在关断状态，n型漂移层3完全被耗尽。在关断状态时，对集电极电极11施加正的偏置电压。在理想状态下，在n型漂移层3完全被耗尽的情况下，该n型漂移层3的表面电场为恒定的电场Ecrs。
像用p型基极层5中的耗尽层端DLa、n型缓冲层2中的耗尽层端DBb和p型基板10中的耗尽层端DLc所示那样，耗尽层也在p型半导体基板10内延伸。在该p型半导体基板10中，耗尽层端DLc在集电极层1下部变深，向p型基极层5下部变浅。一般来说，为了防止发生穿通，p型半导体基板10的膜厚t比该p型半导体基板10中的耗尽层DLc的深度Lv厚。
n型漂移层3与p型半导体基板10处于反向偏置状态，在n型漂移层3与p型半导体基板10之间的pn结界面处，垂直方向的电场变得最高(在图2中用电场Ecrv表示)。在图2中，假定在n型漂移层3与p型半导体基板10之间的pn结为一维突变结，此时，垂直方向的电场为三角形电场。
图3是表示p型半导体基板10的膜厚t与导通时流过的导通电流的关系的图。在图3中，横轴表示基板膜厚t，纵轴表示导通电流。Ls表示沿着p型基极层5与n型缓冲层2之间的漂移层表面的距离。在此处，膜厚t表示从p型半导体基板的缓冲层正下方的漂移层3与基板10之间的结界面(第1主面)到基板的第2主面(背侧电极)的距离。在以下的说明中也是同样的。
如上所述，在增厚了p型半导体基板10的膜厚t的情况下，空穴电流从p型集电极层1流过的区域扩展，电导率调制所发生的区域在厚度方向扩展，电子电流所流过的区域扩展。另一方面，此时，p型半导体基板10的电阻值增高，由p型集电极层1、n型缓冲层2、n型漂移层3和p型半导体基板10形成的垂直方向pnp双极晶体管的工作分量降低。因此，如图3所示，如使该p型半导体基板10的膜厚t增厚，则导通电流缓慢降低。
另一方面，在该膜厚t过薄的情况下，流到背侧电极14的电流分量过分增大，电导率调制受到妨害，导通电流急剧下降。关于p型半导体基板10的膜厚t，要求满足耗尽层端DLc达不到背侧电极的条件。以下，考察该p型基极层5与n型缓冲层2之间的距离Ls与p型半导体基板10中的耗尽层的深度Lv，即从n型漂移层3与p型半导体基板10之间的pn结界面到耗尽层端DLc的距离的关系。
假定对某耐压要求满足RESURF条件。此时，如n型漂移层3的膜厚降低至一半，则其杂质浓度呈2倍的关系(在RESURF条件下，漂移层的膜厚方向的杂质总量恒定)。因此，作为耗尽层深度增大的条件，只要考察向p型半导体基板10一侧延伸的耗尽层的长度Lv即可。在使p型半导体基板10的杂质浓度降低的情况下，降低了促进耗尽层从p型基极层(扩散区)5向n-漂移层3的延伸的效果。然而，关于纵向耐压，由于在横型IGBT中，没有特别的问题发生，故在某种意义上，长度Lv可被加长而与长度Ls无关。然而，在使该p型半导体基板10的杂质浓度降低的情况下，基板成本上升。另外，在后面将要述及，在增厚了膜厚t的情况下，由于在元件工作方面发生各种问题，故假定通过增高该p型半导体基板10的杂质浓度以抑制耗尽层的侵入深度Lv，使侵入深度Lv减少。
如图2所示，假定在任意的电压下，表面侧的最大电场Ecrs恒定，垂直方向的最大电场Ecrv与表面侧的最大电场Ecrs有相同的值，并且其电场形状为直角三角形。此时，由于所施加的电压由电场E与长度L之积给出，故下式成立：
Ecrs·Ls＝Ecrv·Lv/2
所以，Lv＝2·Ls    ...(1)
从上式(1)可知，p型半导体基板10的膜厚t无需设定为2·Ls或其以上。
接着，考虑在表面侧结界面与垂直方向的结界面处同时到达雪崩条件的情形。
已知雪崩条件可用电场E的7次方的积分良好地进行近似，如下式(2)所示：
∫A·E(x)7dx＝1       ...(2)
A＝1.8E-35
在上式(2)中，在表面侧，假定电场E(x)为恒定值Ecrs，积分范围为0至Ls。关于垂直方向的电场，对用斜率为(Ecrv/Lv)的直角三角形所示的电场以0至Lv的范围作为x的范围进行积分。
其结果是，对各电场Ecrs、Ecrv和各长度Lv、Ls，求得以下的关系式：
Ecrs＜Ecrv
Figure C20071016793600161
实际上，表面侧电场Es受表面侧的扩散和其它因素的影响，不取恒定值Ecrs。因此，在将式(2)应用到实际器件中的表面侧电场Es的情况下，该电场E(x)的形状也变得接近于三角形电场的关系。此时，长度Ls比理论上的长度更长，最坏的情形为Lv/Ls＝1。
因此，在实际的器件中，根据各个元件的耗尽层的延伸，可将p型半导体基板10的膜厚t设定在Ls≤t≤2·Ls的范围内。接着，通过将p型半导体基板10的膜厚t控制在上述范围内，说明横型IGBT的各种电学特性得到改善的情形。
参照图3，如上所述，横型IGBT在p型半导体基板10的膜厚t增厚的情况下，由于水平方向电流的增大和垂直方向电流的减少，总体上导通电流稍许减少。如膜厚t减薄，则垂直双极晶体管的电流分量增大，电导率调制受到妨害，导通电流急剧降低。如图3所示，在将p型半导体基板10的膜厚t设定在Ls～2·Ls的范围内的情况下，可包含导通电流增至最大的区域，可流过大的导通电流。
图4是表示横型IGBT关断时的集电极电流和集电极电压与半导体基板10的膜厚t的依赖关系的图。横轴表示时间，纵轴表示电流值/电压值。虚线波形表示膜厚t为2·Ls的情形的工作波形，实线表示膜厚t为4·Ls的情形的工作波形。负载为电感性负载(L负载)。以下，参照图4，说明关断时的元件特性与膜厚的关系。
在横型IGBT的关断过程中，栅电极13的电压为0V(栅关断)，在来自沟道形成区8中的沟道的电子电流被截断后，电流分量的大部分是从集电极层1流入的空穴电流。在膜厚t增厚的情况下，该空穴电流流到发射极电极12的分量成为支配性的，在垂直方向流向背侧电极14的空穴电流减少。在该状态下，由于n型漂移层3的长度比集电极层1正下方的n型漂移层3的长度(深度)长，所以电阻值增大，因电阻上的电压降之故，在图4中如用实线所示的那样，集电极层1的电压上升，集电极电流在较长的期间流过，关断损耗增大。
即，如图4所示，从截断对栅电极13的电压供给的栅关断时起，集电极电压上升。膜厚t为4·Ls的器件与膜厚t为2·Ls的器件相比，电压上升，空穴电流的发射变慢。因此，在膜厚t厚的情况下(＝4·Ls的情况下)，集电极电压缓慢上升，最终，到达关断时的偏置电压，截断集电极电流。
另一方面，在膜厚t薄至2·Ls的情况下，从集电极层发射到背侧电极14的空穴电流增大，集电极电压的上升受到抑制。相应地，集电极电压陡峭地上升到规定的偏置电压，集电极电流按较快的定时被截断。具体地说，在膜厚t薄至2·Ls的情况下，关断损耗降低至60％～70％左右。在此处，膜厚t为4·Ls大致相当于现有的半导体器件(膜厚400μm)的情形。通过减薄膜厚t，可使关断损耗降低。另外，该关断损耗的降低在实测中也得到确认。
另外，在基板膜厚t较小的情况下，由于经基极层流入发射极电极12的空穴电流减少(由于垂直方向电流分量存在)，所以寄生npn晶体管工作到晶闸管工作的界限上升，从而可增大最大可控制电流。移至该晶闸管工作的界限，即发生闩锁的临界，表明因p型基极层5中的电压降，在n型发射极层4与p型基极层5之间的电子势垒消失，电子电流经发射极层流到发射极电极的界限。一旦进行该晶闸管工作，即使栅电极的电压为0V，也无法限制电流，大的电流持续流到发射极电极。由此，可使最大可控制电流增加，并且，该效果也同样地由实测得到确认。
[变更例1]
图5是概略地表示本发明的实施方式1的变更例1的半导体器件的剖面结构的图。该图5所示的半导体器件在以下方面其结构与图2所示的半导体器件不同。即，代替图2所示的n型缓冲层2，在p型集电极层1与p型基极层5之间，接近于p型集电极层1设置n型缓冲层(第3半导体区)20。该图5所示的半导体器件的其它结构与图2所示的半导体器件的结构相同，对于对应的部分标以同一参照编号，而省略其详细说明。
在图5所示的半导体器件中，p型半导体基板10的p型集电极层1正下部的膜厚t跟p型基极层5与n型缓冲层20之间的距离Ls满足Ls≤t≤2·Ls的关系。
上述图2所示的n型缓冲层2是为了避免耗尽层到达p型集电极层1致使n型漂移层3与p型集电极层之间发生穿通以及为了吸收关断时的空穴(少数载流子)而设置的。在耗尽层尚未从p型半导体基板10到达p型集电极层1，该耗尽区的端部DLb存在于p型集电极层1下部的情况下，可将n型杂质区(扩散区)20用作缓冲层。即，利用n型杂质区(扩散区)20，可避免耗尽层从p型基极层5到达p型集电极层1。另外，在关断时，来自集电极层1的空穴可被该杂质区20吸收，并且由于薄的基板膜厚，可发射空穴电流。因此，在该图5所示的半导体器件的结构中，也可得到与先前图2所示的半导体器件的结构同样的效果。
该图5所示的半导体器件的n型杂质区(扩散区)20只要用杂质注入被形成为环状，使得在图1所示的平面布局中包围p型集电极层1即可。
[变更例2]
图6是概略地表示本发明的实施方式1的变更例2的结构的图。该图6所示的半导体器件在以下方面其结构与图2所示的半导体器件不同。即，利用对p型半导体基板10进行深的n型杂质扩散，在p型半导体基板10表面形成n型扩散层(第5半导体区)22。该n型扩散层22比n型缓冲层2深，以包围该缓冲层2的方式形成。n型扩散层22以其一端延伸至p型基极层5的n型发射极层4正下部的方式形成。保证从p型集电极层1发射到n型扩散层22的空穴电流确实能注入到p型基极层5中。p型半导体基板10的第1主面的一部分与p型基极层底部相接。即，p型扩散层22以包围p型基极层5的方式形成。p型集电区1正下部的p型半导体基板区10的膜厚t满足上述Ls～2·Ls的条件。
图6所示的半导体器件的其它结构其剖面结构与图2所示的半导体器件相同，对于对应的部分标以同一参照编号，而省略其详细说明。该图6所示的半导体器件例如设置杂质扩散层22以代替由外延生长膜所形成的n型漂移层3。从而，图6所示的半导体器件也可收到与图2所示的半导体器件同样的作用效果。在由扩散层形成漂移层3的情况下，要求在基极层5与缓冲层2之间完全形成耗尽层。从而，即使在该区域减小漂移层的膜厚，即使在基极层附近减小漂移层3的膜厚，由于该区域的耗尽层比集电区正下方的耗尽层窄，故没有特别问题发生。
在由外延层形成n型漂移层3的情况下，可准确地控制其膜厚，相应地，可正确地满足上述关系，可降低关断损耗。然而，在由扩散层形成漂移层的情况下，与形成外延层的情况相比，可降低制造成本。
再有，在该图6所示的半导体器件中，如图5所示的变更例1那样，在n扩散层22表面上，接近于p型集电极层1设置n型扩散层20，以代替n型缓冲层2。
如上所述，按照本发明的实施方式1，在横型IGBT中，将背侧电极与n型漂移层之间所形成的p型基板区的集电区正下方的膜厚设定为基极层与缓冲层之间的距离Ls～2·Ls的值。从而，可使关断损耗降低，并且可使最大可控制电流增大，可实现在耐闩锁性和耐压方面优良的横型IGBT。
[实施方式2]
图7是概略地表示本发明的实施方式2的半导体器件的剖面结构的图。该图7所示的半导体器件在以下方面其结构与图2所示的半导体器件不同。即，在p型半导体基板1与背侧电极14之间，设置高浓度p型半导体基板(第2半导体基板)30。该图7所示的半导体器件的其它结构与图2所示的半导体器件的结构相同，对于对应的部分标以同一参照编号，而省略其详细说明。
在该图7所示的半导体器件中，p型半导体基板10的膜厚ta被设定为Ls～2·Ls的值。与先前的实施方式1同样地，Ls表示沿着p型基极层5与n型缓冲层2之间的漂移层3的表面的距离。
垂直方向的电场从n型漂移层3与p型半导体基板10之间的结界面向p型半导体基板10与p型半导体基板30之间的p-/p+结依次降低。在高浓度p型半导体基板30中，耗尽层扩展受到抑制。从而，即使耗尽层端DLc到达该高浓度p型半导体基板30，垂直方向的电场也会急剧降低。因此，该垂直方向电场如图7中所示，成为梯形形状。在该p型半导体基板10与n型漂移层3之间的结界面跟p型半导体基板10与高浓度p型半导体基板30之间的结界面之间所施加的电位差比实施方式1小，并且，因p+基板30的低电阻性，p型半导体基板30的电压降小。因此，与先前的实施方式1中的情形同样地，可保持半导体10和30中的耐压。
另外，由于设置高浓度的p型半导体基板30，并使之与背侧电极14相接，故能以低电阻形成与背侧电极14的电连接。由此，在导通时和关断时，可使经p型半导体基板10流到高浓度半导体基板30的垂直方向空穴电流有效地流到背侧电极14，可改善开关特性。
另外，耗尽层可被p型半导体基板30吸收，可使p型半导体基板10的膜厚ta比先前的实施方式1中所示的膜厚t薄。由此，可使关断损耗进一步降低(参照图4的虚线波形)。
高浓度p型半导体基板30是在以低浓度外延层所形成的p型半导体基板10上从背面进行杂质扩散而形成的。此时，与使p型半导体基板10和高浓度p型半导体基板30两者进行外延生长的情形相比，可降低制造成本。另外，在通过杂质扩散形成了p型半导体基板30的情况下，由于生成杂质浓度分布，所以可延长p型半导体基板30中的电荷载流子(空穴)的寿命。另外，(与外延生长膜相比)还由于杂质扩散，在基板10与30之间的结中，杂质浓度缓慢变化，故能可靠地阻止雪崩击穿，可进一步提高电流驱动的驱动力。由此，可改善元件特性的稳定性。
进而，通过将基板区形成为p型半导体基板10和高浓度p型半导体基板30的2层结构，得到以下的效果。即，通过调整p型半导体基板30的膜厚tb，可将该半导体器件的基板厚度(ta+tb)设定为在一般的IC中所利用的芯片的厚度。由此，可避免将形成半导体器件的半导体晶片磨薄的技术上的问题和该半导体器件在安装时的基板强度的问题等。
再有，在图7中，垂直方向电场的虚线波形示出了将p型半导体基板10的膜厚ta进一步减薄时的电场分布。
如上所述，按照本发明的实施方式2，由于将基板区形成为p型低浓度基板10和高浓度基板30的2层结构，所以可改善元件特性的稳定性，并且可进一步降低关断损耗。
再有，在图7所示的结构中，n型漂移层与图6所示的结构相同，可用扩散层形成，而且也可与实施方式1的其它变更例的结构组合起来使用。
[实施方式3]
图8是概略地表示本发明的实施方式3的半导体器件的剖面结构的图。该图8所示的半导体器件在以下方面其结构与图2所示的半导体器件不同。即，在n型漂移层3表面上，在p型基极层5与n型缓冲层2之间，设置高浓度p型区40和与该高浓度p型区(第6半导体区)40邻接的低浓度p型区(第7半导体区)42。与高浓度p型区40相接，设置电极(第5电极)44。该电极44通常与发射极电极12短路。p型杂质区40形成得比p型基极层5浅。为了保证低浓度p型杂质区42的耐压，设置高浓度p型杂质区40。
在图8中，高浓度p型区40的端部以抵达栅电极13端部的方式形成。然而，对该栅电极13的端部和高浓度p型区40的端部在平面上看的排列并无特殊要求。
阳极层55和阴极层50分别是将杂质注入到n型漂移层表面而形成的扩散层。n型漂移层3是在p型半导体基板表面上外延生长的单晶膜。
该图8所示的半导体器件的其它结构与图2所示的半导体器件的结构相同，对于对应的部分标以同一参照编号，而省略其详细说明。另外，半导体基板10的集电区1正下方的膜厚t对p型基极层5与n型缓冲层2之间的距离Ls与先前的实施方式1和2同样地，被设定为Ls～2·Ls的关系的膜厚。
在该图8所示的半导体器件中，在导通时，经p型基极层5表面的沟道形成区8上所形成的沟道而注入的电子电流，经n型漂移层3流到n型缓冲层2。相应地，空穴电流从p型集电极层1流到n型漂移层3，产生电导率调制，n型漂移层3的电阻值降低，流过大的电子电流。此时，p型杂质区40与背侧电极14同样地，吸收空穴电流的一部分，抑制空穴电流大量流到发射极层4，进一步改善耐闩锁性。
另外，在关断时，同样地，杂质区44与背侧电极14一起吸收n型漂移层3内的空穴，进一步降低关断损耗。
在该图8所示的半导体器件中，由于在关断时，集电极层1相对于n型漂移层3被正向偏置，所以耗尽层如图的虚线所示那样扩展。在该耗尽时，低浓度杂质区42完全耗尽(由于p型区42的杂质浓度低)。此时，在n型漂移层3中，结界面存在于n型漂移层3与p型杂质区40和42之间，以及n型漂移层3与p型半导体基板10之间。该结构一般作为双RESURF结构为人们所知。漂移层3在耗尽时，通过耗尽层从2个结界面的扩展而被耗尽。因此，n型漂移层3的RESURF条件与如图2所示耗尽层从一侧扩展(从基板结界面向上部方向扩展)的情形相比，为2倍的2E12/cm2。因此，可增高n型漂移层3的杂质浓度，可将电阻值降低至1/2倍左右。
在此时，p型半导体基板10的膜厚t(集电极层正下方的区域内的膜厚)跟p型基极层5与n型缓冲层2之间的距离Ls满足上述那样的条件(Ls～2·Ls)。因此，也收到与实施方式1所示的半导体器件同样的效果。
n型漂移层3的膜厚与p型区40和42的膜厚被设定为这样的值：保证在漂移层上下的2个结界面击穿以前，耗尽层从这2个结界面完全扩展到n型漂移层3。
[变更例1]
图9是概略地表示本发明的实施方式3的变更例1的半导体器件的剖面结构的图。该图9所示的半导体器件在以下方面其结构与图8所示的半导体器件不同。即，在图9所示的半导体器件中，在n型漂移层3内，在高浓度p型区40下部形成低浓度p型埋层46。未设置图8所示的低浓度p型区42。该图9所示的半导体器件的其它结构与图8所示的半导体器件相同，对于对应的部分标以同一参照编号，而省略其详细说明。
在该图9所示的半导体器件中，在导通时，一旦电子电流经栅正下方的沟道区流过，则空穴电流从高浓度p型区40流过，在该p型基极层5与高浓度p型区40之间生成电导率调制，电子电流增大。接着，该p型区40中的结界面被正向偏置，电子电流从n型发射极层4经p型区40到达n型缓冲层3。相应地，空穴从p型集电极层1流入n型漂移层3，n型漂移层3的电导率调制遍及整体，电阻值降低，流过大的电子电流。作为该电子电流的流动路径，在p型埋层46的上下形成。
在关断时，n型漂移层3内的空穴被p型区40吸收，与图8所示的结构同样地，空穴电流被高速截断，可降低关断损耗。
在关断状态下，在图9中耗尽层如用虚线所示那样扩展，n型漂移层3完全耗尽，并且低浓度p型区46完全耗尽。在n型漂移层3中，pn结界面在与p型半导体基板10之间，以及在p型埋层的上下形成。从而，在n型漂移层3中，除了从p型埋层46的上下的结界面扩展的耗尽层所进行的耗尽外，耗尽还由来自与半导体基板10之间的结界面的耗尽层进行。
因此，在采用p型掩埋区46的情况下，生成n型漂移层的垂直方向电场的结界面存在3个，RESURF条件为3倍，达3E12/cm2。相应地，可提高n型漂移层3的杂质浓度，可将该电阻值降低1/3左右，可流过更多的导通电流。
在该图9所示的结构中，p型半导体基板10的膜厚t跟p型基极层5与n型缓冲层2之间的距离Ls的关系与先前的实施方式1至3同样地，被设定为Ls～2·Ls的膜厚。这样，除了实施方式1外，可增大导通电流，并且可进一步降低关断损耗。
再有，在该图8和图9所示的半导体器件中，如图7所示，在p型半导体基板10下部，还可设置高浓度p型区(最好是扩散区)。此时，可一并得到实施方式2的效果。
再有，高浓度p型区40是为了对低浓度p型区42、46进行偏置而设置的，在图1所示的平面布局中，以包围漂移层2的方式在p型基极层5与n型缓冲层2之间形成为环状亦可，或者形成为岛状亦可。p型区42、46以环状与高浓度p型区40相接来形成。
p型掩埋区46的形成通常可借助于与在双极晶体管等中所用的掩埋集电极电极同样的制造工序实现。
再有，在上述的图8和图9中，示出了双RESURF结构和三RESURF结构。然而，即使是比其更多的结在漂移层内形成的多RESURF结构的半导体器件，也可得到同样的效果。
如上所述，按照本发明的实施方式3，在多RESURF结构的半导体器件中，使基板膜厚最优化，可保证耐压特性，并且可供给大的导通电流。
[实施方式4]
图10是概略地表示本发明的实施方式4的半导体器件的平面布局的图。在图10中，示出了杂质扩散区的平面布局，而电极和下部的基板则未示出。
在图10中，半导体器件包含：在中央部所形成的n型阴极层(第1半导体区)50；以包围该n型阴极层50的方式所形成的n型漂移层(第3半导体区)53；以及以包围n型阴极层50和n型漂移层53的方式所形成的p型阳极层(第2半导体区)55。
该图10所示的半导体器件是横型PN二极管，通常在横型IGBT等中用作续流二极管。
如后面将要说明的那样，n型漂移层53延伸至n型阴极层50和p型阳极层55底部而形成。在该横型二极管的平面布局中，不是圆形形状，也可形成为跑道形状。
图11是概略地表示图10所示的沿着线F11-F11的剖面结构的图。在图11中，n型阴极层50和p型阳极层55在n型漂移层53表面上留有间隙而形成。在该n型漂移层53下部设置p型半导体基板60。该p型半导体基板60的主面与n型漂移层53相接，在这些基板60与漂移层53之间形成pn结。
在n型阴极层50上，以与n型阴极层50的表面电连接的方式形成阴极电极61。与p型阳极层55的表面相接，形成阳极电极62。在p型半导体基板60的背面(第2主面)，以与基板背面相接的方式形成背侧电极64。通常，背侧电极64与阳极电极62短路。p型半导体基板60的膜厚t对该p型阳极层55与n型阴极层50之间的沿着漂移层53的表面的距离Ls，被设定为满足以下的关系。
Ls≤t≤2·Ls
在该图11所示的半导体器件中，还利用RESURF技术实现高耐压。在关断时，阴极层50被正向偏置。在该状态下，对各pn结施加反向电压，耗尽层在漂移层53内扩展。在导通时，阴极电极61被反向偏置。此时，空穴从背侧电极64经p型阳极层55和p型半导体基板60被注入到n型漂移层53。n型阴极层50的pn结被正向偏置而导通，空穴电流流到阴极电极61。由于p型半导体基板60的杂质浓度低，其电阻值较高，所以与横型IGBT的导通电流的流动同样地，电流的大部分在阳极电极62与阴极电极61之间流动。
图12是表示图11所示的半导体器件(横型二极管)的基板60的膜厚t与导通电流的关系的图。以下，参照图12，考察图11所示的半导体器件(横型二极管)的导通电流与基板膜厚的关系。
在导通时，如上所述，阴极电极61被负(negatively)偏置。相应地，电子电流从n型阴极层50流向p型阳极层55。p型阳极层55的电子势垒降低，该p型阳极层55与n型漂移层53之间的结被正向偏置，空穴从p型阳极层55被注入到n型漂移层53。此时，n型漂移层53与p型半导体基板60之间的结被正向偏置，空穴电流从p型半导体基板60被注入到n型漂移层53。通过空穴向该n型漂移层53的注入，由n型漂移层53产生电导率调制，n型漂移层53的电阻降低，大的电流从p型阳极层55向n型阴极层50流动。
另外，借助于二极管工作，空穴从p型半导体基板60被注入到n型漂移层53。从阴极电极61向背侧电极64流动的二极管工作的电流分量(电子和空穴电流分量)分布在p型半导体基板60与n型漂移层53之间的整个结上。因此，该垂直方向的导通电流比横型IGBT中的由垂直方向的双极晶体管工作生成的导通电流大。如p型半导体基板60的膜厚t增厚，则电导率调制的影响范围在该p型半导体基板60的厚度方向(垂直方向)扩展。然而，对背侧电极64的二极管工作的电流分量伴随膜厚t的增加而降低的程度比横型IGBT大(由于并非双极工作)，其导通电流的减少随着膜厚增加而如图12所示那样增大。
另一方面，在p型半导体基板60薄的情况下，p型半导体基板60的电阻值减小，流到背侧电极64的电子电流分量过度增大，因空穴向该n型漂移层53的注入所产生的电导率调制受到妨害，导通电流急剧下降。
图13是表示本发明的实施方式4的横型二极管关断时的阴极电流和阴极电压波形的图。图13示出了在将电阻与阴极电极61串连连接，使该阴极电压以5μs的周期从-2V至+100V变化的情况下的模拟波形。在图13中，阴极电流的实线表示在p型半导体基板60的膜厚t大致为4·Ls的情况下的阴极电流波形，虚线表示在该膜厚t为2·Ls的情况下的阴极电流波形。无论膜厚t为Ls还是2·Ls，阴极电压波形均大致相同。
如图13所示，在横型二极管关断时，阴极电压的电压电平上升(设定为正偏置状态)。此时，反向电流流过，阴极电流增大。在反向恢复过程中，空穴从n型阴极层50返回到阳极电极62和背侧电极64。即，反向恢复过程中的反向电流是蓄积于n型漂移层53的空穴流到p型阳极层55和背侧电极64的空穴电流。在横型IGBT中，关断后空穴从集电极电极的注入受到n型缓冲层抑制。在横型二极管中，由于该n型缓冲层不存在，所以与由该缓冲层造成的空穴注入不存在(＝0)的状态相对应。
因此，对于本实施方式4中的半导体器件(横型二极管)而言，也可得到与实施方式1的横型IGBT同样的改善效果。即，在膜厚t为2·Ls的情况下，以高速发射空穴，阴极电流被急剧截断。另一方面，在膜厚t为4·Ls的情况下，基板60内的空穴的发射速度慢，阴极电流缓慢下降。从图13可知，关断时的阴极电流直至被截断所需的时间，即反向恢复时间可通过减小膜厚t而被缩短。即，可大幅度降低反向恢复过程中的损耗。
另外，在膜厚t为Ls～2·Ls的条件的情况下，如图12所示，包含导通电流为最大的区域，从而可驱动导通时的大电流。由此，可实现关断时的损耗小且耐压特性优良的能驱动大电流的横型二极管。
在该图11所示的半导体器件的结构中，在p型半导体基板60与背侧电极64之间，也可与实施方式2同样地设置高浓度p型半导体基板。此时，由于p型基板60经低电阻的基板(扩散层)与背侧电极64电耦合，所以在横型二极管中，可进一步降低关断时的损耗，可得到与实施方式2同样的效果。
再有，在图11中，示出了各耗尽层中的表面电场分布和垂直电场分布，但该电场分布与先前的实施方式1中所示的电场分布相同，依据同样的考察，可求得p型半导体基板60的膜厚t与距离Ls的关系。
另外，在该二极管中，各区的导电类型也可被设定为相反。
[实施方式5]
图14是概略地表示本发明的实施方式5的半导体器件的剖面结构的图。该图14所示的半导体器件的结构在以下方面其结构与图11所示的半导体器件不同。即，在n型漂移层53表面上，与p型阳极层55相接，形成低浓度p型区66。该图14所示的半导体器件的其它结构与图11所示的半导体器件相同，对于对应的部分标以同一参照编号，而省略其详细说明。
在该图14所示的半导体器件中，与图8所示的实施方式3的半导体器件同样地，是双RESURF结构。在n型漂移层53中，在关断时，耗尽层从上下的pn结界面扩展。因此，与图8所示的半导体器件同样地，可增高n型漂移层53的在RESURF条件下的杂质浓度(2·E12/cm2)，可使该n型漂移层53低电阻化。由此，与图11所示的半导体器件(横型二极管)相比，可增大正向偏置工作时的导通电流。
再有，在该图14所示的半导体器件中，在背侧电极64与p型半导体基板60之间，也可设置高浓度p型半导体基板(扩散层)，p型半导体基板60也可经低电阻的基板(半导体层：扩散层)与背侧电极电耦合。可进一步降低关断损耗。
[变更例1]
图15是概略地表示本发明的实施方式5的半导体器件的变更例1的剖面结构的图。在该图15所示的半导体器件中，在图11所示的半导体器件的结构中，在n型漂移层53内部，进而与p型阳极层55相接，形成低浓度p型埋层68。该图15所示的半导体器件的其它结构与图11所示的半导体器件的结构相同，对于对应的部分标以同一参照编号，而省略其详细说明。
该图15所示的半导体器件中的低浓度p型埋层68的作用效果与图9所示的半导体器件的低浓度p型埋层46的作用效果相同。因此，在该图15所示的半导体器件的情况下，在关断时，在n型漂移层53中，除了来自与p型半导体基板60之间的结界面的耗尽层外，耗尽层还从p型埋层68与n型漂移层53之间的上下结扩展。由此，可进一步提高n型漂移层53的杂质浓度(3E12/cm2)，可进一步降低n型漂移层53的电阻值。相应地，可进一步增大在正向偏置工作时流过半导体器件的电流(导通电流)。
另外，在该图15所示的半导体器件中，在p型半导体基板60与背侧电极64之间，也可设置高浓度p型半导体基板(扩散层)。
再有，在图14和图15中分别示出的p型层66和68以沿着p型阳极层55、包围阴极层50的方式形成。
再有，在实施方式1至5中，在各导电类型相反的情况下，通过满足该基板区的膜厚条件，可得到同样的效果。
一般来说，通过将本发明应用于横型的IGBT或横型二极管，可实现在维持耐压的同时能降低关断损耗并且驱动大电流的高耐压半导体器件。该半导体器件也可用于智能功率模块，或者也可单独使用。
尽管已详细地说明并揭示了本发明，但应清楚地理解，这仅仅是例示，而非限定性的，发明的宗旨和范围仅由所附权利要求的范围限定。

Claims (11)

1.一种半导体器件，其特征在于，
包括：
第1导电类型的第1半导体基板；
第1导电类型的第1半导体区，在上述第1半导体基板的第1主面上侧形成；
第1导电类型的第2半导体区，在上述第1半导体基板的第1主面上侧并远离上述第1半导体区形成；
第2导电类型的第3半导体区，在上述第1半导体基板的第1主面侧至少在上述第1半导体区与上述第2半导体区之间的区域形成；
第2导电类型的第4半导体区，在上述第2半导体区的表面上在上述第2半导体区内形成；
第2导电类型的第5半导体区，以与上述第1半导体基板相接，比上述第1、第2和第3半导体区深，并且包围上述第2和第3半导体区的方式形成，而且以与上述第2半导体区的至少一部分相接，包围上述第2半导体区的方式形成；
第1电极，与上述第1半导体区电连接；
第2电极，与上述第2和第4半导体区电连接；
导电层，在上述第4半导体区与上述第5半导体区之间的上述第2半导体区上隔着绝缘膜形成；以及
第4电极，与上述第1半导体基板电耦合，
从上述第3半导体区正下方的上述第5半导体区与上述第1半导体基板之间的结界面至上述第1半导体基板的第2主面的距离t跟上述第2与第3半导体区之间的距离L满足
L≤t≤2·L
的关系。
2.如权利要求1所述的半导体器件，其特征在于，
还包括在上述第1半导体基板与上述第4电极之间形成的其电阻比上述第1半导体基板低的第2半导体基板。
3.如权利要求1所述的半导体器件，其特征在于，
上述第3半导体区以比上述第1半导体区深并且包围上述第1半导体区的方式形成。
4.如权利要求1所述的半导体器件，其特征在于，
上述第5半导体区以包围上述第1至第3半导体区的方式形成。
5.如权利要求1所述的半导体器件，其特征在于，
还包括：
第1导电类型的第6半导体区，在上述第5半导体区的表面上在上述第2与第3半导体区之间并远离上述第2和第3半导体区形成；以及
第5电极，与上述第6半导体区电连接。
6.如权利要求5所述的半导体器件，其特征在于，
还包括与上述第6半导体区相接在上述第2与第3半导体区之间形成的其电阻比上述第6半导体区高的第7半导体区。
7.一种半导体器件，其特征在于，
包括：
第1导电类型的第1半导体基板；
第2导电类型的第1半导体区，在上述第1半导体基板的第1主面上侧形成；
第1导电类型的第2半导体区，在上述第1半导体基板的第1主面上侧并远离上述第1半导体区形成；
第2导电类型的第3半导体区，以与上述第1半导体基板相接，比上述第1半导体区深，并且包围上述第1半导体区的方式形成，而且以与上述第2半导体区的至少一部分相接，包围上述第2半导体区的方式形成；
第1电极，与上述第1半导体区电连接；
第2电极，与上述第2半导体区电连接；以及
第3电极，经上述第1半导体基板第2主面，与上述第1半导体基板电耦合，
从上述第1半导体区正下方的上述第3半导体区与上述第1半导体基板之间的结界面至上述第1半导体基板的第2主面的距离t跟上述第1与第2半导体区之间的距离L满足
L≤t≤2·L
的关系。
8.如权利要求7所述的半导体器件，其特征在于，
还包括在上述第1半导体基板与上述第3电极之间形成的其电阻比上述第1半导体基板低的第2半导体基板。
9.如权利要求7所述的半导体器件，其特征在于，
上述第3半导体区以比上述第2半导体区深并且包围上述第1半导体区的方式形成。
10.如权利要求7所述的半导体器件，其特征在于，
上述第2半导体区以在平面布局中包围上述第1半导体区的方式形成。
11.如权利要求7所述的半导体器件，其特征在于，
还包括在上述第3半导体区中在上述第1与第2半导体区之间与上述第2半导体区相接而配置的第4半导体区。
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