JP4535669B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
複数の半導体素子を備える半導体装置の製造方法に関し、より特定的には、しきい値電圧が異なる半導体素子を複数備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
複数の半導体素子を備える半導体装置において、しきい値電圧（Ｖｔｈ）設定の異なる半導体素子が必要になる場合がある。
【０００３】
しきい値電圧（Ｖｔｈ）設定の異なる半導体素子が要求される第１の例として、以下の事例が挙げられる。近年、半導体装置の低しきい値化の必要性が求められている。これは、消費電力低減、携帯機器用途の拡大、デバイスの信頼性確保等の要求から求められるものであり、半導体装置を低電圧により動作させる必要がある（たとえば、１Ｖ以下）。しかしながら、低しきい値化を満足させると、半導体素子においてサブスレッショルドリークが増大する問題が生じる。この問題を解決するために、ＮＴＴにおいては、ＭＴ（Ｍｕｌｔｉ）−ＣＭＯＳ（Ｃｏｍｐｉｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を開発している。
【０００４】
しきい値電圧（Ｖｔｈ）設定の異なる半導体素子が要求される第２の例として、狭チャンネル幅トランジスタにおけるチャンネル性リークの発生の抑制が挙げられる。ロジック回路にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ ＡｃｃｅｓｓＭｅｍｏｒｙ）を内蔵する半導体装置においては、ＳＲＡＭ部の専有面積の抑制のため、ＳＲＡＭ部を構成するトランジスタのチャンネル幅（Ｗ１）を周辺ロジック回路系を構成するトランジスタのチャンネル幅（Ｗ２）に比べ狭く形成（Ｗ１＜Ｗ２）することが一般的に行なわれている。
【０００５】
しかし、狭チャンネル幅トランジスタでは、図１９に示すように、周辺ロジック回路よりもＳＲＡＭ部において、チャンネル性リークの増大が、ｐチャンネル型トランジスタ（Ｖｔｈ ｔｙｐ）、特に、低しきい値電圧（Ｖｔｈ）型トランジスタ（Ｖｔｈ Ｌ）に発生する。これは、分離絶縁膜領域からの応力等により、チャンネル幅トランジスタの低しきい値電圧が低くなるなるためと考えられている。
【０００６】
図１９は、ｐチャンネル型トランジスタのＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）の関係を模式的に示すものである。チャンネル性リークとは、図１７中のＩｏｆｆで示すように、Ｖｇ＝０におけるサブスレッショルドリーク値（絶対値の（ｌｏｇ Ｉｄｓ））のことである。図２０で示すように、このチャンネル性リークは、低しきい値電圧状態におけるほど、狭チャンネル幅で増加傾向を示している。
【０００７】
【特許文献１】
特開２００２−４３４３６号公報
【０００８】
【発明が解決しようとする課題】
上述したように、半導体装置内に用いられるトランジスタにおいて、しきい値電圧の設定を変えるには、チャンネル領域の不純物濃度を変えることにより実現される。チャンネル領域の不純物濃度を変えるためには、しきい値電圧を変えたいトランジスタ形成領域以外の領域をレジストマスクで覆って、しきい値電圧を変えたいトランジスタ形成領域に不純物を導入する必要がある。しかしながら、この方法の場合、製造工程数の増加、ＷＰ ＴＡＴ（Ｗａｆｅｒ Ｐｒｏｃｅｓｓ Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）の増加、および半導体装置の製造コストの増加を招くことになる。
【０００９】
したがって、この発明は上記課題を解決するためになされたものであり、製造工程数等を増加させることなく、しきい値電圧の異なる半導体素子を備える半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明に基づいた半導体装置のある局面に従えば、第１半導体素子と、上記第１半導体素子と同じチャンネル型の第２半導体素子とを備える、半導体装置であって、上記第１半導体素子は、半導体基板に設けられる第１活性領域と、上記第１活性領域の上に、第１ゲート絶縁膜を介在して設けられる第１ゲート電極と、上記第１活性領域において、上記第１ゲート電極を挟み込むように設けられ、上記第１活性領域の導電型と同じ導電型を有する一対の第１不純物拡散領域と、それぞれの上記第１不純物拡散領域内において、上記第１不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第１不純物拡散領域と同じ導電型を有する第２不純物拡散領域と、それぞれの上記第２不純物拡散領域内において、上記第２不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第２不純物拡散領域とは異なる導電型を有する第３不純物拡散領域と、それぞれの上記第３不純物拡散領域内において、上記第３不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第５不純物拡散領域と同じ導電型を有する第４不純物拡散領域とを備えている。
【００１１】
また、上記第２半導体素子は、半導体基板に設けられ、上記第１活性領域と同じ導電型の第３活性領域と、上記第２活性領域の上に、第２ゲート絶縁膜を介在して設けられる第２ゲート電極と、上記第１不純物拡散領域に対応し、上記第１不純物拡散領域と同じ導電型を有する一対の第５不純物拡散領域と、上記第３不純物拡散領域に対応し、上記第３不純物拡散領域と同じ導電型を有する第６不純物拡散領域と、上記第４不純物拡散領域に対応し、上記第４不純物拡散領域と同じ導電型を有する第７不純物拡散領域とを備えている。
【００１２】
さらに、上記第１半導体素子は、メモリセル領域に用いられるトランジスタを構成し、上記第２半導体素子は、周辺回路領域に用いられるトランジスタを構成し、上記第１半導体素子の上記第１不純物拡散領域と上記第２不純物拡散領域との第１総不純物濃度が、上記第２半導体素子の第５不純物拡散領域の第２総不純物濃度よりも高く設けられる。
【００１３】
この構成により、第１半導体素子のたとえばＳＰＩ（Ｓｈａｌｌｏｗ Ｐｏｃｋｅｔ Ｉｍｌａｎｔ）領域を構成する第１総不純物濃度を、第２半導体素子のたとえばＳＰＩ領域を構成する第２総不純物濃度よりも高く設けることになり、メモリセル領域に用いられる第１半導体素子においても、第２半導体素子と同等のチャネル性リークを抑制することが可能になる。
【００１４】
この発明に基づいた半導体装置の他の局面に従えば、第１半導体素子と、上記第１半導体素子と同じチャンネル型の第２半導体素子とを備える、半導体装置であって、上記第１半導体素子は、半導体基板に設けられる第１活性領域と、上記第１活性領域の上に、第１ゲート絶縁膜を介在して設けられる第１ゲート電極と、上記第１活性領域において、上記第１ゲート電極を挟み込むように設けられ、上記第１活性領域の導電型と同じ導電型を有する一対の第１不純物拡散領域と、それぞれの上記第１不純物拡散領域内において、上記第１不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第１不純物拡散領域と同じ導電型を有する第２不純物拡散領域と、それぞれの上記第２不純物拡散領域内において、上記第２不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第２不純物拡散領域とは異なる導電型を有する第３不純物拡散領域と、それぞれの上記第３不純物拡散領域内において、上記第３不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第５不純物拡散領域と同じ導電型を有する第４不純物拡散領域とを備えている。
【００１５】
また、上記第２半導体素子は、半導体基板に設けられ、上記第１活性領域と同じ導電型の第３活性領域と、上記第２活性領域の上に、第２ゲート絶縁膜を介在して設けられる第２ゲート電極と、上記第１不純物拡散領域に対応し、上記第１不純物拡散領域と同じ導電型を有する一対の第５不純物拡散領域と、上記第３不純物拡散領域に対応し、上記第３不純物拡散領域と同じ導電型を有する第６不純物拡散領域と、上記第４不純物拡散領域に対応し、上記第４不純物拡散領域と同じ導電型を有する第７不純物拡散領域とを備えている。
【００１６】
さらに、上記第１半導体素子は、第１のしきい値電圧を有し、上記第２半導体素子は、上記第１のしきい値電圧より低い第２のしきい値電圧を有し、上記第１半導体素子の上記第１不純物拡散領域と上記第２不純物拡散領域との第１総不純物濃度が、上記第２半導体素子の第５不純物拡散領域の第２総不純物濃度よりも高く設けられ、上記第１半導体素子の上記第１ゲート電極の下方の上記第１活性領域の不純物濃度分布と、上記第２半導体素子の上記第２ゲート電極の下方の上記第２活性領域の不純物濃度分布とは略同一である。
【００１７】
この構成により、第１半導体素子の第１不純物拡散領域および第２不純物拡散領域からなるＳＰＩ領域と、第２半導体素子の第５不純物拡散領域からなるＳＰＩ領域との不純物濃度の差のみにより、第１半導体素子と第２半導体素子との間のしきい値電圧に差を設定することが可能となる。
【００１８】
この発明に基づいた半導体装置の他の局面に従えば、第１半導体素子と、上記第１半導体素子と同じチャンネル型の第２半導体素子とを備える、半導体装置であって、上記第１半導体素子は、半導体基板に設けられる第１活性領域と、上記第１活性領域の上に、第１ゲート絶縁膜を介在して設けられる第１ゲート電極と、上記第１活性領域において、上記第１ゲート電極を挟み込むように設けられ、上記第１活性領域の導電型と同じ導電型を有する一対の第１不純物拡散領域と、それぞれの上記第１不純物拡散領域内において、上記第１不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第１不純物拡散領域と同じ導電型を有する第２不純物拡散領域と、それぞれの上記第２不純物拡散領域内において、上記第２不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第２不純物拡散領域とは異なる導電型を有する第３不純物拡散領域と、それぞれの上記第３不純物拡散領域内において、上記第３不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第５不純物拡散領域と同じ導電型を有する第４不純物拡散領域とを備えている。
【００１９】
また、上記第２半導体素子は、半導体基板に設けられ、上記第１活性領域と同じ導電型の第３活性領域と、上記第２活性領域の上に、第２ゲート絶縁膜を介在して設けられる第２ゲート電極と、上記第１不純物拡散領域に対応し、上記第１不純物拡散領域と同じ導電型を有する一対の第５不純物拡散領域と、上記第３不純物拡散領域に対応し、上記第３不純物拡散領域と同じ導電型を有する第６不純物拡散領域と、上記第４不純物拡散領域に対応し、上記第４不純物拡散領域と同じ導電型を有する第７不純物拡散領域とを備えている。
【００２０】
さらに、上記第１半導体素子のゲート幅は、上記第２半導体素子のゲート幅よりも狭く設けられ、上記第１半導体素子の上記第１ゲート酸化膜の膜厚さが、上記第２半導体素子の第２ゲート酸化膜の膜厚さよりも厚く設けられる。
【００２１】
この構成により、第１半導体素子の第１不純物拡散領域および第２不純物拡散領域からなるＳＰＩ領域と、第２半導体素子の第５不純物拡散領域からなるＳＰＩ領域との不純物濃度の差だけでなく、ゲート酸化膜の膜厚さに差を設けることにより、さらに第１半導体素子と第２半導体素子との間のしきい値電圧の差を大きく設定することが可能となる。
【００２２】
また、この発明に基づいたさらに他の局面に従えば、半導体装置においては、第１半導体素子と、上記第１半導体素子とはチャンネル型の異なる第２半導体素子とを備える、半導体装置であって、上記第１半導体素子は、半導体基板に設けられる第１活性領域と、上記第１活性領域の上に、第１ゲート絶縁膜を介在して設けられる第１ゲート電極と、上記第１活性領域において、上記第１ゲート電極を挟み込むように設けられ、上記第１活性領域の導電型とは異なる導電型を有する一対の第１不純物拡散領域と、それぞれの上記第１不純物拡散領域内において、上記第１不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第１不純物拡散領域と同じ導電型を有する第２不純物拡散領域とを備える。
【００２３】
また、上記第２半導体素子は、半導体基板に設けられる第２活性領域と、上記第２活性領域の上に、第２ゲート絶縁膜を介在して設けられる第２ゲート電極と、上記第２活性領域において、上記第２ゲート電極を挟み込むように設けられ、上記第２活性領域の導電型と同じ導電型を有する一対の第３不純物拡散領域と、それぞれの上記第３不純物拡散領域内において、上記第３不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第３不純物拡散領域と同じ導電型を有する第４不純物拡散領域と、それぞれの上記第４不純物拡散領域内において、上記第４不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第４不純物拡散領域とは異なる導電型を有する第５不純物拡散領域と、それぞれの上記第５不純物拡散領域内において、上記第５不純物拡散領域の拡散深さよりも浅い領域に設けられ、上記第５不純物拡散領域と同じ導電型を有する第６不純物拡散領域とを備える。
【００２４】
さらに、上記半導体装置において、第１不純物拡散領域の上記第１活性領域の表面からの拡散深さと、上記第３不純物拡散領域または上記第４不純物拡散領域の上記第２活性領域の表面からの拡散深さとが等しいことを特徴とする。
【００２５】
このように、第２半導体素子は、第３不純物拡散領域、第４不純物拡散領域、第５不純物拡散領域および第６不純物拡散領域とを備えることにより、もっとも外側に位置する第３不純物拡散領域が、ＳＰＩ領域を構成し、第４不純物拡散領域により、このＳＰＩ領域の不純物濃度が局所的に高められ、第２半導体素子の高しきい値化が図られることになる。その結果、ＳＰＩ領域を備えない第１半導体素子と、この半導体素子のたとえばソース／ドレイン領域の一部をＳＰＩ領域として備える第２半導体素子とが混在する半導体装置を適用することが可能となる。
【００２６】
上記半導体装置の好ましい形態として、以下の場合が挙げられる。たとえば、上記第１半導体素子は、上記第１活性領域がｐ型の導電型を有するｎチャンネル型半導体素子であり、上記第２半導体素子は、上記第２活性領域がｎ型の導電型を有するｐチャンネル型半導体素子である。
【００２７】
また、他の好ましい形態として、上記第１半導体素子の上記第１ゲート絶縁膜の膜厚さと、上記第２半導体素子の上記第２ゲート絶縁膜の膜厚さとが異なる。たとえば、動作させるための電圧が異なる外部系トランジスタと内部系トランジスタを備える半導体装置の適用においては、上記第１半導体素子の上記第１ゲート絶縁膜の膜厚さを、上記第２半導体素子の上記第２ゲート絶縁膜の膜厚さよりも厚くする構成が採用される。
【００２８】
また、他の好ましい形態として、上記第２半導体素子と同じチャンネル型の第３半導体素子をさらに備え、上記第３半導体素子は、半導体基板に設けられ、上記第２活性領域と同じ導電型の第３活性領域と、上記第３活性領域の上に、第３ゲート絶縁膜を介在して設けられる第３ゲート電極と、上記第３不純物拡散領域に対応し、上記第３不純物拡散領域と同じ導電型を有する一対の第７不純物拡散領域と、上記第５不純物拡散領域に対応し、上記第５不純物拡散領域と同じ導電型を有する第８不純物拡散領域と、上記第６不純物拡散領域に対応し、上記第６不純物拡散領域と同じ導電型を有する第９不純物拡散領域とを備える。
【００２９】
第３半導体素子は、第２半導体素子の第３不純物拡散領域と同様のＳＰＩ領域を構成する第７不純物拡散領域を有するが、第２半導体素子の第４不純物拡散領域に相当する不純物拡散領域を有さない。その結果、半導体装置内において、ＳＰＩ領域を有する第２半導体素子と第３半導体素子とのしきい値電圧を変えることを可能としている。
この発明に基づいた半導体装置のさらに他の局面に従えば、半導体基板のｐ型ウエル領域に設けられたｎチャネル型ＭＯＳトランジスタと、上記半導体基板の第１のｎ型ウエル領域に設けられた周辺回路を構成する第１のｐチャネル型ＭＯＳトランジスタと、上記半導体基板の第２のｎ型ウエル領域に設けられたメモリセルを構成する第２のＰチャネル型ＭＯＳトランジスタとを有する半導体装置であって、上記ｎチャネル型ＭＯＳトランジスタは、第１のｎ型不純物拡散領域と、この第１のｎ型不純物のｎ型不純物濃度より低い第１の濃度のｎ型不純物元素を含み、上記第１のｎ型不純物拡散領域を覆うように形成された第２のｎ型不純物拡散領域とを有するソース／ドレイン領域を備え、上記第１のｐチャネル型ＭＯＳトランジスタは、第１のｐ型不純物拡散領域を含むソース／ドレイン領域と、上記第１の濃度のｎ型不純物元素を含み、上記第１のｐ型不純物拡散領域を覆うように形成された第３のｎ型不純物拡散領域とを備え、上記第２のｐチャネル型ＭＯＳトランジスタは、第２のｐ型不純物拡散領域を含むソース／ドレイン領域と、上記第１の濃度のｎ型不純物元素を含み、ｎ型不純物濃度のピークが上記第３のｎ型不純物拡散領域のｎ型不純物のピークより高く、上記第２のｐ型不純物拡散領域を覆うように形成され第４のｎ型不純物拡散領域とを備える。
また、他の好ましい形態として、上記メモリセルは、スタティックランダムアクセスメモリのメモリセルであり、上記第２のｐチャネル型ＭＯＳトランジスタは、スタティックランダムアクセスメモリのメモリセルを構成するトランジスタであり、上記第１のｐチャネル型ＭＯＳトランジスタのゲート幅より狭いゲート幅である。
また、他の好ましい形態として、上記第２のｐチャネル型ＭＯＳトランジスタのしきい値電圧は、上記第１のｐチャネル型ＭＯＳトランジスタのしきい値電圧より高い。
【００３０】
この発明に基づいた半導体装置の製造方法のある局面においては、第１半導体素子と、上記第１半導体素子とはチャンネル型の異なる第２半導体素子とを備える、半導体装置の製造方法であって、半導体基板の所定領域に素子分離絶縁膜を形成して、第１活性領域と、上記第１活性領域とは導電型の異なる第２活性領域とを規定する工程と、上記第１活性領域の上に、第１ゲート絶縁膜を介在させて第１ゲート電極形成し、上記第２活性領域の上に、第２ゲート絶縁膜を介在させて第２ゲート電極を形成する工程と、上記第１ゲート電極をマスクにして、上記第１活性領域に第１導電型の不純物を導入して、上記第１活性領域の導電型とは異なる導電型を有する一対の第１不純物拡散領域を形成する工程と同時に、第２ゲート電極をマスクにして、上記第２活性領域に同じく第１導電型の不純物を導入して、上記第２活性領域と同じ導電型を有する一対の第４不純物拡散領域を形成する工程と、上記第２ゲート電極をマスクにし、上記第２活性領域にのみ第１導電型の不純物を導入することにより、上記第４不純物拡散領域を取囲み、上記第４不純物拡散領域よりも不純物拡散深さが深い第３不純物拡散領域を形成する工程と、上記第２ゲート電極をマスクにし、上記第２活性領域にのみ第２導電型の不純物を導入することにより、上記第４不純物拡散領域よりも不純物濃度が濃い第５不純物拡散領域を形成する工程と、上記第１ゲート電極および上記第２ゲート電極の側壁にそれぞれ側壁絶縁膜を形成する工程と、上記第２ゲート電極および側壁絶縁膜をマスクにし、上記第２活性領域にのみ第２導電型の不純物を導入することにより、上記第５不純物拡散領域内において、上記第５不純物拡散領域よりも不純物拡散深さが浅い第６不純物拡散領域を形成する工程と、上記第１ゲート電極および側壁絶縁膜をマスクにし、上記第１活性領域にのみ第１導電型の不純物を導入することにより、上記第１不純物拡散領域内において、上記第１不純物拡散領域よりも不純物拡散深さが浅い第２不純物拡散領域を形成する工程とを備える。
【００３１】
上記製造方法においては、第２半導体素子として、第３不純物拡散領域、第４不純物拡散領域、第５不純物拡散領域および第６不純物拡散領域とを備え、第３不純物拡散領域および第４不純物拡散領域が、ＳＰＩ領域を構成し、第３不純物拡散領域および第４不純物拡散領域が合わされることにより、このＳＰＩ領域の不純物濃度が局所的に高められる構造が得られるが、第４不純物拡散領域の形成は、第１半導体素子における第１不純物拡散領域を形成する工程と同時に行なわれるため、別途第４不純物拡散領域を形成するための工程を不要としている。その結果、製造工程数の増加、ＷＰ ＴＡＴの増加、および半導体装置の製造コストの増加を招くことなく、しきい値電圧の異なる複数の半導体素子を備えた半導体装置を製造することを可能としている。
【００３２】
上記半導体装置の製造方法の好ましい形態として、以下の場合が挙げられる。たとえば、上記第１半導体素子は、上記第１活性領域がｐ型の導電型を有するｎチャンネル型半導体装置であり、上記２半導体装置は、上記第２活性領域がｎ型の導電型を有するｐチャンネル型半導体装置であり、上記第１導電型の不純物は、ｎ型の不純物であり、上記第２導電型の不純物は、ｐ型の不純物である。
【００３３】
また、他の好ましい形態として、上記第１半導体素子の上記第１ゲート絶縁膜の膜厚さと、上記第２半導体素子の上記第２ゲート絶縁膜の膜厚さとが異なるように形成される。
【００３４】
この発明に基づいた半導体装置の製造方法の別の局面においては、第１半導体素子と、上記第１半導体素子とは導電型の異なる第２半導体素子と、上記第２半導体素子と同じチャンネル型の第３半導体素子とを備える、半導体装置の製造方法であって、半導体基板の所定領域に素子分離絶縁膜を形成することにより第１活性領域、上記第１活性領域とは導電型の異なる第２活性領域、および上記第２活性領域と同じ導電型を有する第３活性領域を規定する工程と、上記第１活性領域の上に、第１ゲート絶縁膜を介在させて第１ゲート電極形成し、上記第２活性領域の上に、第２ゲート絶縁膜を介在させて第２ゲート電極を形成し、上記第３活性領域の上に、第３ゲート絶縁膜を介在させて第３ゲート電極を形成する工程と、上記第２活性領域および上記第３活性領域にのみ、上記第２ゲート電極および上記第３ゲート電極をマスクにして、上記第２活性領域および上記第３活性領域に第１導電型の不純物を導入して、上記第２活性領域および上記第３活性領域の導電型と同じ導電型を有する一対の第３不純物拡散領域および一対の第７不純物拡散領域を形成する工程と、上記第２活性領域および上記第３活性領域にのみ、上記第２ゲート電極および上記第３ゲート電極をマスクにして、上記第２活性領域および上記第３活性領域に第２導電型の不純物を導入して、上記第３不純物拡散領域および上記第７不純物拡散領域内であって、上記第３不純物拡散領域および上記第７不純物拡散領域よりも不純物拡散深さが浅い第５不純物拡散領域および第８不純物拡散領域を形成する工程と、上記第１ゲート絶縁膜、上記第２ゲート絶縁膜および上記第３ゲート絶縁膜の側壁に、それぞれ側壁絶縁膜を形成する工程と、上記第１活性領域および上記第２活性領域にのみ、上記第１ゲート絶縁膜、上記第２ゲート電極および側壁絶縁膜をマスクにして、上記第１活性領域および上記第２活性領域に第１導電型の不純物を導入して、上記第１不純物拡散領域および上記第３不純物拡散領域内であって、上記第１不純物拡散領域および上記第３不純物拡散領域よりも不純物拡散深さが浅い第２不純物拡散領域および第４不純物拡散領域を形成する工程と、上記第２活性領域および上記第３活性領域にのみ、上記第２ゲート電極、上記第３ゲート電極および側壁絶縁膜をマスクにして、上記第２活性領域および上記第３活性領域に第２導電型の不純物を導入して、上記第５不純物拡散領域および上記第８不純物拡散領域内であって、上記第５不純物拡散領域および上記第８不純物拡散領域よりも不純物拡散深さが浅い第６不純物拡散領域および第９不純物拡散領域を形成する工程とを備える。
【００３５】
この工程を採用することにより、第３半導体素子は、第２半導体素子の第３不純物拡散領域と同様のＳＰＩ領域を構成する第７不純物拡散領域を有するが、第２半導体素子の第４不純物拡散領域に相当する不純物拡散領域を有さない。その結果、半導体装置内において、ＳＰＩ領域の濃度が異なるため、しきい値電圧が異なる第２半導体素子と第３半導体素子とを得ることを可能としている。
この発明に基づいた半導体装置の製造方法の別の局面においては、半導体基板中にｐ型ウエル、第１ｎ型ウエルおよび第２ｎ型ウエルを形成する工程と、上記ｐ型ウエル上に第１ゲート絶縁膜、上記第１ｎ型ウエル上に第２ゲート絶縁膜、および上記第２ｎ型ウエルに第３ゲート絶縁膜を形成する工程と、上記第１ゲート絶縁膜上に第１ゲート電極、上記第２ゲート絶縁膜上に第２ゲート電極、および上記第３ゲート絶縁膜上に第３ゲート電極を形成する工程と、上記ｐ型ウエル中に第１ｎ型不純物元素のイオン注入による、上記第１ゲート絶縁膜下を挟む第１ｎ型ソース／ドレイン領域の形成と、上記第１ｎ型ウエル中に上記第１ｎ型不純物元素のイオン注入による、上記第２ゲート絶縁膜下を挟む第１ＳＰＩ領域の形成とを一緒に行なう工程と、上記ｐ型ウエル上に第１レジストを形成する工程と、上記第１レジストを形成後、上記第１ｎ型ウエル中に第２ｎ型不純物元素を上記第１ｎ型不純物のイオン注入よりも大きいエネルギでイオン注入することによる、上記第２ゲート絶縁膜下を挟み、上記第１ＳＰＩ領域に接するように設けられる第２ＳＰＩ領域の形成と、上記第２ｎ型ウエル中に第２ｎ型不純物元素をイオン注入することによる第３ＳＰＩ領域の形成とを一緒に行なう工程と、上記第１レジストを形成後、上記第１ｎ型ウエル中に第１ｐ型不純物元素をイオン注入することによる、上記第２ゲート絶縁膜下を挟み、上記第１ＳＰＩ領域より上記半導体基板表面から浅く、かつ上記第１ＳＰＩ領域に覆われる第１ｐ型ソース／ドレイン領域の形成と、上記第２ｎ型ウエル中に第１ｐ型不純物元素を注入することによる第２ｐ型ソース／ドレイン領域の形成とを一緒に行なう工程と、上記第１ＳＰＩ領域、上記第２ＳＰＩ領域、上記第３ＳＰＩ領域、上記第１ｎ型ソース／ドレイン領域、上記第１ｐ型ソース／ドレイン領域および上記第２ｐ型ソース／ドレイン領域形成後、上記第１ゲート電極側壁、上記第２ゲート電極側壁および上記第３ゲート電極側壁にそれぞれ側壁絶縁膜を形成する工程と、上記側壁絶縁膜を形成後、上記ｐ型ウエルを第２レジストで覆った後、上記第１ｎ型ウエル中に第２ｐ型不純物元素をイオン注入することによる、上記第２ゲート絶縁膜下を挟み、上記第１ｐ型ソース／ドレイン領域よりｐ型不純物濃度が高く、かつ、上記第１ｐ型ソース／ドレイン領域より上記半導体基板表面から浅くなる第３ｐ型ソース／ドレイン領域の形成と、上記第２ｎ型ウエル中に上記第２ｐ型不純物元素をイオン注入することにより、上記第３ゲート絶縁膜下を挟み、上記第２ｐ型ソース／ドレイン領域よりｐ型不純物濃度が濃く、かつ、上記第２ｐ型ソース／ドレイン領域より上記半導体基板表面から浅くなる第４ｐ型ソース／ドレインの形成とを一緒に行なう工程と、上記第３ｐ型ソース／ドレイン領域と上記第４ｐ型ソース／ドレインを形成後、上記第２レジストを除去する工程と、上記側壁絶縁膜を形成後、上記第１ｎ型ウエルと上記第２ｎ型ウエルとを第３レジストで覆った後、上記ｐ型ウエル中に第３ｎ型不純物元素をイオン注入し、上記第１ゲート絶縁膜下を挟み、上記第１ｎ型ソース／ドレイン領域よりｎ型不純物濃度が高い第２ｎ型ソース／ドレイン領域を、上記第１ｎ型ソース／ドレイン領域よりも上記半導体基板表面から浅くなるように形成する工程と、上記第２ｎ型ソース／ドレイン領域を形成後、上記第３レジストを除去する工程と、を有している。
また、他の好ましい形態として、上記第１ｎ型ウエル中に形成された第１ｐ型ソース／ドレイン領域を有する第１のｐチャネル型ＭＯＳトランジスタは上記第２ｎ型ウエル中に形成された第２ｐ型ソース／ドレイン領域を有する第２のｐチャネル型ＭＯＳトランジスタよりもチャネル幅が狭くなるように形成される。
【００３６】
【発明の実施の形態】
以下、この発明に基づいた各実施の形態における半導体装置およびその製造方法について、図を参照しながら説明する。
【００３７】
（実施の形態１）
図１〜図７を参照して、実施の形態１における半導体装置およびその製造方法について説明する。なお、図１は、本実施の形態における半導体装置の構造を示す断面図であり、図２（Ａ），（Ｂ）は、不純物の濃度プロファイルを示す図であり、図３〜図７は、本実施の形態における半導体装置の製造方法を示す工程断面図である。
【００３８】
（半導体装置の構造）
まず、図１および図２を参照して、本実施の形態における半導体装置の構造について説明する。この半導体装置は、第１半導体素子としてのｎチャンネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１００Ａと、第２半導体素子としてのｐチャンネル型ＭＯＳトランジスタ２００Ａとを備えている。
【００３９】
ｎチャンネル型ＭＯＳトランジスタ１００Ａと、ｐチャンネル型ＭＯＳトランジスタ２００Ａとは、シリコン基板などからなる半導体基板１の主表面に設けられたＳｉＯ2などからなる素子分離絶縁膜４により電気的に分離されており、ｎチャンネル型ＭＯＳトランジスタ１００Ａは、ｐ-型の不純物領域からなる第１活性領域としてのｐ-型ウエル３を備え、ｐチャンネル型ＭＯＳトランジスタ２００Ａは、ｎ-型の不純物領域からなる第２活性領域としてのｎ-型ウエル２を備えている。
【００４０】
ｎチャンネル型ＭＯＳトランジスタ１００Ａのｐ-型ウエル３の上には、ＳｉＯ2などからなる第１ゲート絶縁膜１５ａ（膜厚さ約５０Å）を介在して、第１ゲート電極１６ａが設けられ、第１ゲート絶縁膜１５ａおよび第１ゲート電極１６ａの側壁には、ＳｉＯ2などからなる側壁絶縁膜１７ａが設けられている。
【００４１】
ｐ-型ウエル３おいては、第１ゲート電極１５ａを挟み込むように、ｐ-型ウエル３の導電型とは異なるｎ-型の一対の第１不純物拡散領域１２と、それぞれのｎ-型第１不純物拡散領域１２内において、このｎ-型第１不純物拡散領域１２の拡散深さよりも浅い領域に設けられるｎ+型第２不純物拡散領域１１とが設けられている。ｎ-型第１不純物拡散領域１２およびｎ+型第２不純物拡散領域１１によりソース／ドレイン領域を構成する。
【００４２】
ｐチャンネル型ＭＯＳトランジスタ２００Ａのｎ-型ウエル２の上には、ＳｉＯ2などからなる第２ゲート絶縁膜１５ｂ（膜厚さ約５０Å）を介在して、第２ゲート電極１６ｂが設けられ、第２ゲート絶縁膜１５ｂおよび第２ゲート電極１６ｂの側壁には、ＳｉＯ2などからなる側壁絶縁膜１７ｂが設けられている。
【００４３】
ｎ-型ウエル２おいては、第２ゲート電極１６ｂを挟み込むように設けられ、ｎ-型ウエル２の導電型と同じ導電型を有するｎ-型の一対の第３不純物拡散領域８と、それぞれのｎ-型第３不純物拡散領域８内において、ｎ-型第３不純物拡散領域８の拡散深さよりも浅い領域に設けられ、ｎ-型第３不純物拡散領域８と同じ導電型を有し、ｎ-型第３不純物拡散領域８よりも高い不純物濃度を有するｎ-型第４不純物拡散領域７とが設けられている。
【００４４】
さらに、それぞれのｎ-型第４不純物拡散領域７内には、ｎ-型第４不純物拡散領域７の拡散深さよりも浅い領域に設けられ、ｎ-型第４不純物拡散領域７とは異なる導電型を有するｐ-型第５不純物拡散領域６と、それぞれのｐ-型第５不純物拡散領域６内において、ｐ-型第５不純物拡散領域６の拡散深さよりも浅い領域に設けられ、ｐ-型第５不純物拡散領域６と同じ導電型を有するｐ+型第６不純物拡散領域５とを備えている。
【００４５】
ｐ-型第５不純物拡散領域６およびｐ+型第６不純物拡散領域５によりソース／ドレイン領域を構成する。また、図２の不純物プロファイルに示すように、ｎ-型第３不純物拡散領域８と、ｎ-型第４不純物拡散領域７とが足し合わされた領域でｎ-型濃度が高くなる。なお、ソース／ドレイン領域より外側に位置する、ｎ-型第３不純物拡散領域８およびｎ-型第４不純物拡散領域７により、ＳＰＩ（Ｓｈａｌｌｏｗ Ｐｏｃｋｅｔ Ｉｍｌａｎｔ）領域が構成される。
【００４６】
また、ｎ-型第１不純物拡散領域１２のｐ-型ウエル３の表面からの拡散深さは、ｎ-型第３不純物拡散領域８またはｎ-型第４不純物拡散領域７のいずれかのｎ-型ウエル２（チャネル領域）の表面からの拡散深さとが等しくなるように設けられている。
【００４７】
（半導体装置の製造方法）
次に、上記構造からなる半導体装置の製造方法について、図３から図７を参照して説明する。
【００４８】
図３を参照して、半導体基板１の所定領域にＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子分離絶縁膜４を形成する。その後、半導体基板１に所定の不純物を導入して、ｐ-型ウエル３およびｎ-型ウエル２を形成する。その後、フォトリソグラフィ技術を用いて、第１ゲート絶縁膜１５ａおよび第１ゲート電極１６ａ、ならびに第２ゲート絶縁膜１５ｂおよび第２ゲート電極１６ｂを形成する。
【００４９】
次に、第１ゲート電極１６ａ、および第２ゲート電極１６ｂをマスクにして、ｐ-型ウエル３にｎ型不純物（Ｐ、Ａｓ等）を導入して、ｎ-型第１不純物拡散領域１２を形成すると同時に、ｎ-型ウエル２にもｎ型不純物（Ｐ、Ａｓ等）を導入してｎ-型第４不純物拡散領域７を形成する。
【００５０】
ｎ型不純物の導入条件は、注入エネルギ２０ｋｅｖ〜４０ｋｅｖ（好ましい注入エネルギとして、Ｐを導入する場合には約２５ｋｅｖ）、注入量５×１０12ｃｍ-2〜２×１０13ｃｍ-2（好ましい注入量として、Ｐを導入する場合には約１×１０13ｃｍ-2）である。
【００５１】
その後、熱処理にてこのｎ型不純物領域を拡がらせてもよい。この条件により、ｎ-型第４不純物拡散領域７が、ｐチャンネル型ＭＯＳトランジスタ２００ＡのＳＰＩにおいて、ｎ-型第３不純物拡散領域８の内側に位置するか、または外側に位置するかが決定される（なお、図においては、一例として、ｎ-型第４不純物拡散領域７がｎ-型第３不純物拡散領域８の内側に位置する場合を示している）。
【００５２】
次に、図４を参照して、ｐ-型ウエル３の表面をレジストマスク３０で覆い、第２ゲート電極１６ｂをマスクにして、ｎ-型ウエル２にｎ型不純物（Ｐ、Ａｓ等）を導入して、ｎ-型第３不純物拡散領域８を形成する。ｎ型不純物の導入条件は、Ｐを導入する場合には、注入エネルギ約５０ｋｅｖ、注入量約１．５×１０13ｃｍ-2である。また、不純物の注入角度は、ｐ-型ウエル３の表面に対して、約４５度傾け、回転注入法により行なう。
【００５３】
引続き、第２ゲート電極１６ｂをマスクにして、ｎ-型ウエル２にｐ型不純物（Ｂ，ＢＦ2等）を導入して、ｐ-型第５不純物拡散領域６を形成する。ｐ型不純物の導入条件は、ＢＦ2を導入する場合には、注入エネルギ約２５ｋｅｖ、注入量約１×１０14ｃｍ-2である。
【００５４】
次に、図５を参照して、レジストマスク３０を除去した後に、第１ゲート絶縁膜１５ａおよび第１ゲート電極１６ａの側壁、ならびに第２ゲート絶縁膜１５ｂおよび第２ゲート電極１６ｂの側壁に、それぞれ側壁絶縁膜１７ａおよび側壁絶縁膜１７ｂを形成する。
【００５５】
次に、図６を参照して、再び、ｐ-型ウエル３の表面をレジストマスク３で覆い、第２ゲート電極１６ｂおよび側壁絶縁膜１７ｂをマスクにして、ｎ-型ウエル２にｐ型不純物（Ｂ、ＢＦ2等）を導入して、ｐ+型第６不純物拡散領域５を形成する。ＢＦ2を導入する場合には、注入エネルギ約２５ｋｅｖ、注入量約２×１０15ｃｍ-2である。
【００５６】
次に、図７を参照して、ｎ-型ウエル２の表面をレジストマスク３２で覆い、第１ゲート電極１６ａおよび側壁絶縁膜１７ａをマスクにして、ｎ-型ウエル２にｎ型不純物（Ｐ、Ａｓ等）を導入して、ｎ+型第２不純物拡散領域１１を形成する。Ａｓを導入する場合には、注入エネルギ約４０ｋｅｖ、注入量約２×１０15ｃｍ-2である。
【００５７】
以上の工程により、図１に示す、ｎチャンネル型ＭＯＳトランジスタ１００Ａとｐチャンネル型ＭＯＳトランジスタ２００Ａとを備える本実施の形態における半導体装置が完成する。
【００５８】
（作用・効果）
以上、本実施の形態における半導体装置によれば、ｐチャンネル型ＭＯＳトランジスタ２００Ａは、ｎ-型第３不純物拡散領域８、ｎ-型第４不純物拡散領域７、ｐ-型第５不純物拡散領域６およびｐ+型第６不純物拡散領域５を備えることにより、ｎ-型第４不純物拡散領域７およびｎ-型第３不純物拡散領域８によりＳＰＩ領域を構成し、ｎ-型第４不純物拡散領域７とｎ-型第３不純物拡散領域８とが合わさった領域で、このＳＰＩ領域の不純物濃度が局所的に高められる。これにより、ｐチャンネル型ＭＯＳトランジスタ２００Ａの高しきい値化が図られることになる。
【００５９】
また、ｐチャンネル型ＭＯＳトランジスタにおいて、図示していないが、ＳＰＩ領域がｎ-型第３不純物拡散領域８のみで形成される低しきい値ｐチャンネル型ＭＯＳトランジスタと、図示するＳＰＩ領域がｎ-型第４不純物拡散領域７およびｎ-型第３不純物拡散領域８により形成される高しきい値ｐチャンネル型ＭＯＳトランジスタとを、同一の半導体装置内に混在させることが可能になる。
【００６０】
また、この構成からなる半導体装置の製造方法によれば、図３に示す製造工程で示したように、ｎ-型第４不純物拡散領域７の形成は、ｎチャンネル型ＭＯＳトランジスタ１００Ａにおけるｎ-型第１不純物拡散領域１２を形成する工程と同時に行なわれるため、別途ｎ-型第４不純物拡散領域７を形成するための工程を不要としている。その結果、製造工程数の増加、ＷＰ ＴＡＴの増加、および半導体装置の製造コストの増加を招くことなく、しきい値電圧の異なる複数のｐチャンネル型ＭＯＳトランジスタを備えた半導体装置を製造することを可能としている。
【００６１】
また、上記構成からなる半導体装置において、半導体装置中の最もチャネル幅が狭いｐチャンネル型ＭＯＳトランジスタに、本実施の形態における、高しきい値でありＳＰＩ領域を備えるｐチャンネル型ＭＯＳトランジスタ２００Ａを適用した場合の、［絶対値の（ｌｏｇ Ｉｄｓ）／Ｗｅｆｆ］と［ｌｏｇＷ］との関係を示すグラフを図８に示し、Ｖｇ（ゲート電圧）−Ｉｄ（ドレイン電流）の関係を模式的に示したものを図９に示す。
【００６２】
図８を参照して、ゲート電極下のチャネル領域が同じ構造を有していても、ＳＰＩ領域がｎ-型第３不純物拡散領域８のみで形成される低しきい値ｐチャンネル型ＭＯＳトランジスタでは、Ｖｔｈ−ｔｙｐの［絶対値の（ｌｏｇ Ｉｄｓ）／Ｗｅｆｆ］依存性を示すが、ＳＰＩ領域がｎ-型第４不純物拡散領域７およびｎ-型第３不純物拡散領域８により形成される高しきい値ｐチャンネル型ＭＯＳトランジスタの場合には、Ｖｔｈ−Ｈの［絶対値の（ｌｏｇ Ｉｄｓ）／Ｗｅｆｆ］依存性を示すことが判った。これを、トランジスタのＶｇ−Ｉｄカーブで示したものが、図９である（Ｗ＝Ｗａ）。
【００６３】
図９を参照して、ＳＰＩ領域が、ｎ-型第３不純物拡散領域８ｅのみで形成されるｐチャンネル型ＭＯＳトランジスタの場合が点線であり、ＳＰＩ領域がｎ-型第４不純物拡散領域７およびｎ-型第３不純物拡散領域８により形成されるｐチャンネル型ＭＯＳトランジスタの場合が実線であり、後者のトランジスタの方が、高Ｖｔｈ化されている。すなわち、Ｖｇ＝０ＶでのＩｏｆｆ（チャネル性リーク）も低減されることが判った。
【００６４】
また、チャネル幅が１μｍ以下の領域では、Ｖｔｈ−Ｔｙｐのトランジスタでは、顕著にＶｔｈの低下が発生し、第８図に示すリークの増大が認められる。しかし、本実施の形態のトランジスタのＶｔｈ−Ｈでは、チャネル幅領域においてリーク量の増大は認められていない結果、著しいリーク抑制効果が認められる。
【００６５】
（実施の形態２）
次に、図１０を参照して、実施の形態２における半導体装置およびその製造方法について説明する。なお、図１０は、本実施の形態における半導体装置の構造を示す断面図である。
【００６６】
（半導体装置の構造）
まず、図１０を参照して、本実施の形態における半導体装置の構造を、上記実施の形態１における半導体装置の構造と比較した場合、上記実施の形態１における半導体装置においては、ｎチャンネル型ＭＯＳトランジスタ１００Ｂの第１ゲート絶縁膜１５ｃの膜厚さと、ｐチャンネル型ＭＯＳトランジスタ２００Ａの第２ゲート絶縁膜１５ｂの膜厚さとは、同一の膜厚さ（膜厚さ約５０Å）に設けられていた。
【００６７】
本実施の形態における半導体装置においては、ｎチャンネル型ＭＯＳトランジスタ１００Ｂの第１ゲート絶縁膜１５ｃの膜厚さが、ｐチャンネル型ＭＯＳトランジスタ２００Ｂの第２ゲート絶縁膜１５ｂの膜厚さよりも厚く形成されていることを特徴とする（膜厚さ約１５０Å）。その他の構成および製造方法についても、上記実施の形態１と同一であるため、同一または相当部分には同一の参照番号を付し、重複する説明は繰返さないこととする。
【００６８】
（作用・効果）
図１０に示すように、ＳＰＩ領域としてのｎ-型第３不純物拡散領域８を設けた場合、空乏層の伸びが抑えられるため、ソース／ドレイン接合耐圧は低くなる。したがって、ＳＰＩ領域を有しないｎチャンネル型ＭＯＳトランジスタ１００Ａのようなトランジスタは、一般には高耐圧系トランジスタとして用いられる。このような高耐圧系トランジスタの用途としては、マイコン用途などで、外部動作が５．０Ｖまたは３．３Ｖであるが、内部動作が２．５Ｖの場合の高圧系のトランジスタにおいて、ＶＤＣ（Ｖｏｌｔａｇｅ Ｄｏｗｎ Ｃｏｎｖｅｒｔ）にて、内部電圧を降圧する場合が挙げられる。
【００６９】
このような場合、内部系トランジスタと外部系トランジスタとにおいて、動作させるための電圧が異なるため、内部系トランジスタと外部系トランジスタとにおいてゲート酸化膜の膜厚さが異なることになり、外部系のトランジスタの方が、内部系のトランジスタに比べて、ゲート酸化膜の膜厚さが厚くなる。したがって、本実施の形態における半導体装置は、このような、動作させるための電圧が異なる外部系トランジスタと内部系トランジスタを備える半導体装置の適用に適している。
【００７０】
なお、外部系のトランジスタの方がゲート酸化膜の膜厚さが厚くなる場合について説明したが、外部系のトランジスタの構造として、ゲート長も、外部系のトランジスタの方が、内部系のトランジスタに比べて長くなるように形成される。したがって、ゲート長が異なる半導体装置に対して、本発明の構造を適用することも可能である。
【００７１】
（実施の形態３）
次に、図１１を参照して、実施の形態３における半導体装置およびその製造方法について説明する。なお、図１１は、本実施の形態における半導体装置の構造を示す断面図である。
【００７２】
（半導体装置の構造）
まず、図１１を参照して、本実施の形態における半導体装置の構造を、上記実施の形態１における半導体装置の構造と比較した場合、上記実施の形態１における半導体装置においては、ｎチャンネル型ＭＯＳトランジスタ１００Ａの第１ゲート絶縁膜１５ａの膜厚さと、ｐチャンネル型ＭＯＳトランジスタ２００Ａの第２ゲート絶縁膜１５ｂの膜厚さとは、同一の膜厚さ（膜厚さ約５０Å）に設けられていた。
【００７３】
本実施の形態における半導体装置においては、ｐチャンネル型ＭＯＳトランジスタ２００Ｂにおいて、第２ゲート絶縁膜１５ｄの膜厚さが、ｎチャンネル型ＭＯＳトランジスタ１００Ａの第１ゲート絶縁膜１５ａの膜厚さよりも厚く形成されていることを特徴とする（膜厚さ約１５０Å）。なお、図１１には、第２ゲート絶縁膜１５ｄの膜厚さが、ｎチャンネル型ＭＯＳトランジスタ１００Ａの第１ゲート絶縁膜１５ａの膜厚さよりも厚く形成されている場合のみを図示しているが、半導体装置全体としては、ｎチャンネル型ＭＯＳトランジスタ１００Ａの第１ゲート絶縁膜１５ａの膜厚さと同じ第２ゲート絶縁膜１５ｂを備えるｐチャンネル型ＭＯＳトランジスタ２００Ａが他に存在するものとする。その他の構成および製造方法については、上記実施の形態１と同一であるため、同一または相当部分には同一の参照番号を付し、重複する説明は繰返さないこととする。
【００７４】
（作用・効果）
ｐチャンネル型ＭＯＳトランジスタにおいて、チャンネル領域の不純物プロファイルおよびソース／ドレイン領域の不純物プロファイルが同じ場合（ｐチャンネル型ＭＯＳトランジスタ２００Ａとｐチャンネル型ＭＯＳトランジスタ２００Ｂとが該当）、ゲート酸化膜の膜厚さが厚い方が、しきい値電圧（Ｖｔｈ）は高くなる。
【００７５】
したがって、ｐチャンネル型ＭＯＳトランジスタにおいて、ゲート酸化膜の膜厚の厚いものを用いることにより、しきい値電圧（Ｖｔｈ）の高いチャンネル型ＭＯＳトランジスタを得ることが可能となる。
【００７６】
（実施の形態４）
次に、図１２〜図１６を参照して、実施の形態１における半導体装置およびその製造方法について説明する。なお、図１２は、本実施の形態における半導体装置の構造を示す断面図であり、図１３〜図１６は、本実施の形態における半導体装置の製造方法を示す工程断面図である。
【００７７】
（半導体装置の構造）
まず、図１および図２を参照して、本実施の形態における半導体装置の構造について説明する。この半導体装置は、第１半導体素子としてのｎチャンネル型ＭＯＳトランジスタ１００Ａと、第２半導体素子としてのｐチャンネル型ＭＯＳトランジスタ２００Ａと、第３半導体素子としてのｐチャンネル型ＭＯＳトランジスタ２００Ｄを備えている。第２半導体素子としてのｐチャンネル型ＭＯＳトランジスタ２００Ａは、たとえばメモリセル領域に設けられるトランジスタであり、第３半導体素子としてのｐチャンネル型ＭＯＳトランジスタ２００Ｄは、たとえば周辺回路領域に設けられるトランジスタである。
【００７８】
ｎチャンネル型ＭＯＳトランジスタ１００Ａと第２半導体素子としてのｐチャンネル型ＭＯＳトランジスタ２００Ａとは、上記実施の形態１の構造と同一であり、同一の参照番号を付し、重複する説明は繰返さないとする。
【００７９】
ｐチャンネル型ＭＯＳトランジスタ２００Ｄの基本的構成は、ｐチャンネル型ＭＯＳトランジスタ２００Ａと同じであるが、ｎ-型第４不純物拡散領域７に対応する不純物領域は形成されていない。他の構成は、ｐチャンネル型ＭＯＳトランジスタ２００Ａと同じであり、第３ゲート絶縁膜１５ｅ、第３ゲート電極１６ｅ、側壁絶縁膜１７ｅ、ｎ-型第３不純物拡散領域８に対応するｎ-型第７不純物拡散領域８ｅ、ｐ-型第５不純物拡散領域６に対応するｐ-型第８不純物拡散領域６ｅ、およびｐ+型第６不純物拡散領域５に対応するｐ+型第９不純物拡散領域５ｅが形成されている。
【００８０】
したがって、ｐチャンネル型ＭＯＳトランジスタ２００Ａは、ｎ-型第４不純物拡散領域７が形成されていることから高しきい値タイプとなり、ｐチャンネル型ＭＯＳトランジスタ２００Ｄは低しきい値タイプとなる。
【００８１】
（半導体装置の製造方法）
次に、上記構造からなる半導体装置の製造方法について、図１３から図１６を参照して説明する。なお、素子分離絶縁膜４を形成する工程、第１ゲート電極１６ａ、第２ゲート電極１６ｂおよび第３ゲート電極１６ｅが形成されるまでの工程は、上記と同一であるため、重複する説明は繰返さないとする。
【００８２】
まず、図１３を参照して、ｐ-型ウエル３の表面をレジストマスク３３で覆い、第２ゲート電極１６ｂおよび第３ゲート電極１６ｅをマスクにして、ｎ-型ウエル２にｎ型不純物（Ｐ、Ａｓ等）を導入して、ｎ-型第３不純物拡散領域８およびｎ-型第７不純物拡散領域８ｅを形成する。ｎ型不純物としてＰを導入する場合の条件は、注入エネルギ約５０ｋｅｖ、注入量約１．５×１０13ｃｍ-2である。また、不純物の注入角度は、ｐ-型ウエル３の表面に対して、約４５度傾け、回転注入法により行なう。
【００８３】
引続き、第２ゲート電極１６ｂおよび第３ゲート電極１６ｅをマスクにして、ｎ-型ウエル２にｐ型不純物（Ｂ，ＢＦ2等）を導入して、ｐ-型第５不純物拡散領域６およびｐ-型第８不純物拡散領域６ｅを形成する。ｐ型不純物として、ＢＦ2を導入する場合の条件は、注入エネルギ約２５ｋｅｖ、注入量約１×１０14ｃｍ-2である。
【００８４】
次に、図１４を参照して、レジストマスク３３を除去した後に、第１ゲート絶縁膜１５ａおよび第１ゲート電極１６ａの側壁、第２ゲート絶縁膜１５ｂおよび第２ゲート電極１６ｂの側壁、ならびに第３ゲート絶縁膜１５ｅおよび第２ゲート電極１６ｅの側壁に、それぞれ側壁絶縁膜１７ａ，１７ｂ，１７ｅを形成する。
【００８５】
次に、図１５を参照して、ｐチャンネル型ＭＯＳトランジスタ２００Ｄのｎ-型ウエル２の表面をレジストマスク３４で覆い、第１ゲート絶縁膜１５ａおよび側壁絶縁膜１７ａ、ならびに第２ゲート絶縁膜１５ｂおよび側壁絶縁膜１７ｂをマスクにして、ｐ-型ウエル３にｎ型不純物（Ｐ、Ａｓ等）を導入して、ｎ-型第１不純物拡散領域１２を形成すると同時に、ｎ-型ウエル２にもｎ型不純物（Ｐ、Ａｓ等）を導入してｎ-型第４不純物拡散領域７を形成する。
【００８６】
ｎ型不純物の導入は、側壁絶縁膜越しに行なわれるため、たとえば、Ｐを導入する場合、注入エネルギ３０ｋｅｖ〜６０ｋｅｖ（好ましくは、約５０ｋｅｖ）、注入量５×１０12ｃｍ-2〜５×１０13ｃｍ-2（好ましくは、約３×１０13ｃｍ-2）である。また、不純物の注入角度は、ｐ-型ウエル３およびｎ-型ウエル２の表面に対して、約４５度傾け、回転注入法により行なう。
【００８７】
引続き、第１ゲート絶縁膜１５ａおよび側壁絶縁膜１７ａ、ならびに第２ゲート絶縁膜１５ｂおよび側壁絶縁膜１７ｂをマスクにして、ｐ-型ウエル３およびｎ-型ウエル２にｎ型不純物（Ｐ、Ａｓ等）を導入して、ｎ+型第２不純物拡散領域１１を形成する。ｎ型不純物としてＡｓを導入する場合の条件は、注入エネルギ約４０ｋｅｖ、注入量約２×１０15ｃｍ-2である。
【００８８】
次に、図１６を参照して、レジストマスク３４を除去した後、ｎチャンネル型ＭＯＳトランジスタ２００Ａのｐ-型ウエル３の表面をレジストマスク３５で覆い、第２ゲート絶縁膜１５ｂおよび側壁絶縁膜１７ｂ、ならびに第３ゲート絶縁膜１５ｅおよび側壁絶縁膜１７ｅをマスクにして、ｎ+補償のために、ｎ-型ウエル２にｐ型不純物（Ｂ、ＢＦ2等）を導入して、ｐ+型第６不純物拡散領域５およびｐ+型第９不純物拡散領域５ｅを形成する。ｐ型不純物として、ＢＦ2を導入する場合の条件は、注入エネルギ約３０ｋｅｖ、注入量約５×１０15ｃｍ-2である。
【００８９】
以上の工程により、図１２に示す、ｎチャンネル型ＭＯＳトランジスタ１００Ａ、ｐチャンネル型ＭＯＳトランジスタ２００Ａ、およびｐチャンネル型ＭＯＳトランジスタ２００Ｄを備える本実施の形態における半導体装置が完成する。
【００９０】
（作用・効果）
以上、本実施の形態における半導体装置によっても、上記実施の形態１と同様の作用効果を得ることができる。また、図１３に示すように、ＳＰＩ領域を構成するｐ-型第５不純物拡散領域６およびｐ-型第８不純物拡散領域６ｅを形成した後に、側壁絶縁膜越しにｎ型不純物の導入を行なっていることから、新たな製造工程を追加することなく、図１２に示す半導体装置の製造を可能としている。
【００９１】
ここで、ＳＰＩ領域がｎ-型第４不純物拡散領域７およびｎ-型第３不純物拡散領域８により形成されるｐチャンネル型ＭＯＳトランジスタ２００Ａ（第１半導体素子）と、ＳＰＩ領域がｎ-型第３不純物拡散領域８ｅのみで形成されるｐチャンネル型ＭＯＳトランジスタ２００Ｄ（第２半導体素子）のチャネル幅方向の不純物プロファイルについて説明する。なお、ｐチャンネル型ＭＯＳトランジスタ２００Ａのチャネル幅（Ｗ）は、ｐチャンネル型ＭＯＳトランジスタ２００Ｄのチャネル幅（Ｗ）よりも狭く設けられるものとする。
【００９２】
この構成により、ｐチャンネル型ＭＯＳトランジスタ２００Ａのｎ-型第４不純物拡散領域７およびｎ-型第３不純物拡散領域の総不純物濃度（第１総不純物濃度）を、ｐチャンネル型ＭＯＳトランジスタ２００ＤのＳＰＩ領域を構成するｎ-型第３不純物拡散領域８ｅの総不純物濃度（第２総不純物濃度）よりも高く設けていることから、ｐチャンネル型ＭＯＳトランジスタ２００Ｄよりもチャネル幅（Ｗ）の狭いｐチャンネル型ＭＯＳトランジスタ２００Ａにおいても、ｐチャンネル型ＭＯＳトランジスタ２００Ｄと同等のチャネル性リークを抑制することが可能になる。
【００９３】
また、チャネル幅（Ｗ）の好ましい寸法としては、上記図８に示す関係から、第１半導体素子としてのｐチャンネル型ＭＯＳトランジスタ２００Ａのチャネル幅（Ｗ）は、１μｍ以下であり、第２半導体素子としてのｐチャンネル型ＭＯＳトランジスタ２００Ｄのチャネル幅（Ｗ）は、１μｍ以上であることが好ましい。
【００９４】
また、チャンネル型ＭＯＳトランジスタ２００Ａのゲート電極１５ｂの下方の第１活性領域としてのチャネル領域の不純物濃度分布と、ｐチャンネル型ＭＯＳトランジスタ２００Ｄのゲート電極１５ｅの下方の第２活性領域としてのチャネル領域の不純物濃度分布とは略同一となっている。そのため、両トランジスタのチャネル領域の構造（不純物プロファイル）が同一であっても、チャンネル型ＭＯＳトランジスタ２００Ａのしきい値電圧を第１のしきい値電圧とした場合、ｐチャンネル型ＭＯＳトランジスタ２００Ｄしきい値電圧を、第１のしきい値電圧よりも低い第２のしきい値電圧に設定することを可能としている。
【００９５】
また、図１７の不純物プロファイルに示すように、チャネル幅（Ｗ）の狭いｐチャンネル型ＭＯＳトランジスタ２００Ａにおいては、第１総不純物濃度の不純物濃度ピーク（Ｐ１）より、チャネル領域にかけて、ｎ-型第３不純物拡散領域８と同じ導電型の深部不純物拡散領域Ａをさらに備えている。この構成により、チャネル幅（Ｗ）の狭いｐチャンネル型ＭＯＳトランジスタ２００Ａのチャネル領域から第１総不純物濃度の不純物濃度ピーク（Ｐ１）までの不純物濃度の総和が、チャネル幅（Ｗ）の広いｐチャンネル型ＭＯＳトランジスタ２００Ｄのチャネル領域から第２総不純物濃度の不純物濃度ピーク（Ｐ２）までの不純物濃度の総和よりも高くなる。
【００９６】
この構成により、ｐチャンネル型ＭＯＳトランジスタ２００Ｄよりもチャネル幅（Ｗ）の狭いｐチャンネル型ＭＯＳトランジスタ２００Ａにおいても、パンチスルー耐圧を上昇させることを可能としている。
【００９７】
また、図１８の不純物プロファイルに示すように、第１総不純物濃度の不純物濃度ピーク（Ｐ１）が、第２総不純物濃度の不純物濃度ピーク（Ｐ２）よりも高く設けられている。この構成により、チャネル幅（Ｗ）の広いｐチャンネル型ＭＯＳトランジスタ２００Ｄにおいては、空乏層の延びが、チャネル幅（Ｗ）の狭いｐチャンネル型ＭＯＳトランジスタ２００Ａよりも広がるため、接合容量を抑制することが可能になる。特に、チャネル幅（Ｗ）の広いｐチャンネル型ＭＯＳトランジスタ２００Ｄにおいては、動作速度に影響する回路に利用されることが多く、その結果、半導体装置の高速な動作を実現させることが可能になる。
【００９８】
なお、上記したように、ｐチャンネル型ＭＯＳトランジスタ２００Ａのｎ-型第４不純物拡散領域７およびｎ-型第３不純物拡散領域８からなるＳＰＩ領域の第１総不純物濃度と、ｐチャンネル型ＭＯＳトランジスタ２００Ｄのｎ-型第３不純物拡散領域８ｅからなるＳＰＩ領域の第２総不純物濃度との不純物濃度差だけでなく、ｐチャンネル型ＭＯＳトランジスタ２００Ａのゲート酸化膜１５ｂの膜厚さを、ｐチャンネル型ＭＯＳトランジスタ２００Ｄのゲート酸化膜１５ｅの膜厚さよりも厚く設けることにより、さらにｐチャンネル型ＭＯＳトランジスタ２００Ａとｐチャンネル型ＭＯＳトランジスタ２００Ｄとの間のしきい値電圧の差を大きく設定することが可能となる。
【００９９】
なお、上記各実施の形態においては、一例として、ｎ-型第４不純物拡散領域７がｎ-型第３不純物拡散領域８の内側に位置する場合を示しているが、ｎ-型第１不純物拡散領域１２を形成するｎ-型第４不純物拡散領域７が、ｎ-型第３不純物拡散領域８の外側に位置する場合もあり得る。
【０１００】
なお、上記各実施の形態においては、ＳＰＩ領域を有しないｎチャンネル型ＭＯＳトランジスタと、ＳＰＩ領域をするｐチャンネル型ＭＯＳトランジスタとの組合せの場合について述べているが、ｎチャンネル型とｐチャンネル型とを反転させた場合であっても、同様の作用効果を得ることが可能である。
【０１０１】
したがって、上述した各実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０２】
【発明の効果】
この発明に基づいた半導体装置のある局面によれば、第１半導体素子のたとえばＳＰＩ領域を構成する第１総不純物濃度を、第２半導体素子のたとえばＳＰＩ領域を構成する第２総不純物濃度よりも高く設けることになり、第２半導体素子よりもチャネル幅の狭い第１半導体素子においても、第２半導体素子と同等のチャネル性リークを抑制することが可能になる。
【０１０３】
この発明に基づいた半導体装置の他の局面によれば、第１半導体素子の第１不純物拡散領域および第２不純物拡散領域からなるＳＰＩ領域と、第２半導体素子の第５不純物拡散領域からなるＳＰＩ領域との不純物濃度の差だけでなく、ゲート酸化膜の膜厚さに差を設けることにより、さらに第１半導体素子と第２半導体素子との間のしきい値電圧の差を大きく設定することが可能となる。
【０１０４】
また、この発明に基づいた半導体装置のさらに他の局面によれば、第３不純物拡散領域および第４不純物拡散領域により、ＳＰＩ領域を構成し、、このＳＰＩ領域の不純物濃度が局所的に高められ、第２半導体素子の高しきい値化が図られることになる。その結果、低しきい値でありＳＰＩ領域を備えない第１半導体素子と、高低しきい値でありＳＰＩ領域を備える第２半導体素子とが混在する半導体装置を適用することが可能となる。
【０１０５】
また、この発明に基づいた半導体装置の製造方法によれば、第４不純物拡散領域の形成は、第１半導体素子における第１不純物拡散領域を形成する工程と同時に行なわれるため、別途第４不純物拡散領域を形成するための工程を不要としている。その結果、製造工程数の増加、ＷＰ ＴＡＴの増加、および半導体装置の製造コストの増加を招くことなく、しきい値電圧の異なる複数の半導体素子を備えた半導体装置を製造することを可能としている。
【図面の簡単な説明】
【図１】 実施の形態１における半導体装置の構造を示す断面図である。
【図２】 （Ａ），（Ｂ）は、不純物の濃度プロファイルを示す図である。
【図３】 実施の形態１における半導体装置の製造方法を示す第１工程断面図である。
【図４】 実施の形態１における半導体装置の製造方法を示す第２工程断面図である。
【図５】 実施の形態１における半導体装置の製造方法を示す第３工程断面図である。
【図６】 実施の形態１における半導体装置の製造方法を示す第４工程断面図である。
【図７】 実施の形態１における半導体装置の製造方法を示す第５工程断面図である。
【図８】 実施の形態１における半導体装置の［絶対値の（ｌｏｇ Ｉｄｓ）／Ｗｅｆｆ］と［ｌｏｇＷ］との関係を示すグラフである。
【図９】 実施の形態１における半導体装置のＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）の関係を模式的に示した図である。
【図１０】 実施の形態２における半導体装置の構造を示す断面図である。
【図１１】 実施の形態３における半導体装置の構造を示す断面図である。
【図１２】 実施の形態４における半導体装置の構造を示す断面図である。
【図１３】 実施の形態４における半導体装置の製造方法を示す第１工程断面図である。
【図１４】 実施の形態４における半導体装置の製造方法を示す第２工程断面図である。
【図１５】 実施の形態４における半導体装置の製造方法を示す第３工程断面図である。
【図１６】 実施の形態４における半導体装置の製造方法を示す第４工程断面図である。
【図１７】 （Ａ）は、第１半導体素子の不純物プロファイルを示す第１の図であり、（Ｂ）は、第２半導体素子の不純物プロファイルを示す第１の図である。
【図１８】 （Ａ）は、第１半導体素子の不純物プロファイルを示す第２の図であり、（Ｂ）は、第２半導体素子の不純物プロファイルを示す第２の図である。
【図１９】 従来の技術における半導体装置のＶｇ（ゲート電圧）−Ｉｄ（ドレイン電流）の関係を模式的に示した図である。
【図２０】 従来の技術における半導体装置の［絶対値の（ｌｏｇ Ｉｄｓ）／Ｗｅｆｆ］と［ｌｏｇＷ］との関係を示すグラフである。
【符号の説明】
１ 半導体基板、２ ｎ-型ウエル、３ ｐ-型ウエル、４ 素子分離絶縁膜、５ ｐ+型第６不純物拡散領域、５ｅ ｐ+型第９不純物拡散領域、６ ｐ-型第５不純物拡散領域、６ｅ ｐ-型第８不純物拡散領域、７ ｎ-型第４不純物拡散領域、８ ｎ-型第３不純物拡散領域、８ｅ ｎ-型第７不純物拡散領域、１１ ｎ+型第２不純物拡散領域、１２ ｎ-型第１不純物拡散領域、１５ａ，１５ｃ 第１ゲート絶縁膜、１５ｂ，１５ｄ，１５ｅ 第２ゲート絶縁膜、１６ａ 第１ゲート電極、１６ｂ 第２ゲート電極、１６ｅ 第３ゲート電極、１７ａ，１７ｂ，１７ｅ 側壁絶縁膜、１００Ａ，１００Ｂ ｎチャンネル型ＭＯＳトランジスタ、２００Ａ，２００Ｄ ｐチャンネル型ＭＯＳトランジスタ。

Claims (2)

  1. 半導体基板中にｐ型ウエル、第１ｎ型ウエルおよび第２ｎ型ウエルを形成する工程と、
    前記ｐ型ウエル上に第１ゲート絶縁膜、前記第１ｎ型ウエル上に第２ゲート絶縁膜、および前記第２ｎ型ウエルに第３ゲート絶縁膜を形成する工程と、
    前記第１ゲート絶縁膜上に第１ゲート電極、前記第２ゲート絶縁膜上に第２ゲート電極、および前記第３ゲート絶縁膜上に第３ゲート電極を形成する工程と、
    前記ｐ型ウエル中に第１ｎ型不純物元素のイオン注入による、前記第１ゲート絶縁膜下を挟む第１ｎ型ソース／ドレイン領域の形成と、前記第１ｎ型ウエル中に前記第１ｎ型不純物元素のイオン注入による、前記第２ゲート絶縁膜下を挟む第１ＳＰＩ領域の形成とを一緒に行なう工程と、
    前記ｐ型ウエル上に第１レジストを形成する工程と、
    前記第１レジストを形成後、前記第１ｎ型ウエル中に第２ｎ型不純物元素を前記第１ｎ型不純物のイオン注入よりも大きいエネルギでイオン注入することによる、前記第２ゲート絶縁膜下を挟み、前記第１ＳＰＩ領域に接するように設けられる第２ＳＰＩ領域の形成と、前記第２ｎ型ウエル中に第２ｎ型不純物元素をイオン注入することによる第３ＳＰＩ領域の形成とを一緒に行なう工程と、
    前記第１レジストを形成後、前記第１ｎ型ウエル中に第１ｐ型不純物元素をイオン注入することによる、前記第２ゲート絶縁膜下を挟み、前記第１ＳＰＩ領域より前記半導体基板表面から浅く、かつ前記第１ＳＰＩ領域に覆われる第１ｐ型ソース／ドレイン領域の形成と、前記第２ｎ型ウエル中に第１ｐ型不純物元素を注入することによる第２ｐ型ソース／ドレイン領域の形成とを一緒に行なう工程と、
    前記第１ＳＰＩ領域、前記第２ＳＰＩ領域、前記第３ＳＰＩ領域、前記第１ｎ型ソース／ドレイン領域、前記第１ｐ型ソース／ドレイン領域および前記第２ｐ型ソース／ドレイン領域形成後、前記第１ゲート電極側壁、前記第２ゲート電極側壁および前記第３ゲート電極側壁にそれぞれ側壁絶縁膜を形成する工程と、
    前記側壁絶縁膜を形成後、前記ｐ型ウエルを第２レジストで覆った後、前記第１ｎ型ウエル中に第２ｐ型不純物元素をイオン注入することによる、前記第２ゲート絶縁膜下を挟み、前記第１ｐ型ソース／ドレイン領域よりｐ型不純物濃度が高く、かつ、前記第１ｐ型ソース／ドレイン領域より前記半導体基板表面から浅くなる第３ｐ型ソース／ドレイン領域の形成と、前記第２ｎ型ウエル中に前記第２ｐ型不純物元素をイオン注入することにより、前記第３ゲート絶縁膜下を挟み、前記第２ｐ型ソース／ドレイン領域よりｐ型不純物濃度が濃く、かつ、前記第２ｐ型ソース／ドレイン領域より前記半導体基板表面から浅くなる第４ｐ型ソース／ドレインの形成とを一緒に行なう工程と、
    前記第３ｐ型ソース／ドレイン領域と前記第４ｐ型ソース／ドレインを形成後、前記第２レジストを除去する工程と、
    前記側壁絶縁膜を形成後、前記第１ｎ型ウエルと前記第２ｎ型ウエルとを第３レジストで覆った後、前記ｐ型ウエル中に第３ｎ型不純物元素をイオン注入し、前記第１ゲート絶縁膜下を挟み、前記第１ｎ型ソース／ドレイン領域よりｎ型不純物濃度が高い第２ｎ型ソース／ドレイン領域を、前記第１ｎ型ソース／ドレイン領域よりも前記半導体基板表面から浅くなるように形成する工程と、
    前記第２ｎ型ソース／ドレイン領域を形成後、前記第３レジストを除去する工程と、
    を有する半導体装置の製造方法。
  2. 前記第１ｎ型ウエル中に形成された第１ｐ型ソース／ドレイン領域を有する第１のｐチャネル型ＭＯＳトランジスタは前記第２ｎ型ウエル中に形成された第２ｐ型ソース／ドレイン領域を有する第２のｐチャネル型ＭＯＳトランジスタよりもチャネル幅が狭くなるように形成する、請求項１に記載の半導体装置の製造方法。
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