JPH0974187A - 高耐圧横型半導体装置 - Google Patents
高耐圧横型半導体装置Info
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- JPH0974187A JPH0974187A JP22621695A JP22621695A JPH0974187A JP H0974187 A JPH0974187 A JP H0974187A JP 22621695 A JP22621695 A JP 22621695A JP 22621695 A JP22621695 A JP 22621695A JP H0974187 A JPH0974187 A JP H0974187A
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- Japan
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- conductivity type
- semiconductor device
- electrode
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Abstract
(57)【要約】
【課題】櫛歯状のパターンを有する横型半導体装置のパ
ターンの先端の凸部領域での電界集中を防止し、この箇
所での素子破壊を防ぐ。 【解決手段】ｐ形半導体基板１上にｎ+ 分離領域２とｎ
- ベース領域３をエピタキシャル成長で形成し、その表
面層にｐ+ アノード領域５、オフセット領域４、ｎ+ バ
ッファ領域６およびｎ++カソード領域７を形成し、ｐ+
アノード領域５とｎ++カソード領域７に挟まれたｐ形の
オフセット領域４の表面、ｎ- ベース領域３の表面部１
２、ｎ+ バッファ領域６の表面およびｐ+ アノード領域
５の一部表面とｎ++カソード領域７一部表面に絶縁膜１
３が被覆され、その上にフィールドプレート８がポリシ
リコンで形成され、ｐ+ アノード領域５上、ｎ++カソー
ド領域７上にそれぞれ、アノード電極９、カソード電極
１０が形成される。
ターンの先端の凸部領域での電界集中を防止し、この箇
所での素子破壊を防ぐ。 【解決手段】ｐ形半導体基板１上にｎ+ 分離領域２とｎ
- ベース領域３をエピタキシャル成長で形成し、その表
面層にｐ+ アノード領域５、オフセット領域４、ｎ+ バ
ッファ領域６およびｎ++カソード領域７を形成し、ｐ+
アノード領域５とｎ++カソード領域７に挟まれたｐ形の
オフセット領域４の表面、ｎ- ベース領域３の表面部１
２、ｎ+ バッファ領域６の表面およびｐ+ アノード領域
５の一部表面とｎ++カソード領域７一部表面に絶縁膜１
３が被覆され、その上にフィールドプレート８がポリシ
リコンで形成され、ｐ+ アノード領域５上、ｎ++カソー
ド領域７上にそれぞれ、アノード電極９、カソード電極
１０が形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板に形
成される横型のダイオードや絶縁ゲート型バイポーラト
ランジスタ（以下ＩＧＢＴと略す）などの高耐圧横型半
導体装置に関する。
成される横型のダイオードや絶縁ゲート型バイポーラト
ランジスタ（以下ＩＧＢＴと略す）などの高耐圧横型半
導体装置に関する。
【０００２】
【従来の技術】近年、接合分離や誘電体分離などの分離
技術の進歩により、横型のダイオードやＩＧＢＴ、ＭＯ
ＳＦＥＴなどの高耐圧デバイスとその駆動・制御・保護
回路を一つのシリコン基板上に集積した高耐圧パワーＩ
Ｃの開発が盛んに行われている。誘電体分離技術の進歩
は複数の高耐圧バイポーラデバイスの集積を可能とし、
パワーＩＣの適用分野を大幅に拡げた。例えば、ＩＧＢ
Ｔを適用したトーテムポール回路（インバータなどの１
アーム分を構成するデバイスがカスケードに接続した回
路）の１チップ化や、ディスプレイ駆動用ＩＣなどのマ
ルチ出力を持った集積回路へＩＧＢＴが適用されつつあ
る。このような高耐圧パワーＩＣの出力段デバイスは横
型のダイオードおよびＩＧＢＴで構成されている。
技術の進歩により、横型のダイオードやＩＧＢＴ、ＭＯ
ＳＦＥＴなどの高耐圧デバイスとその駆動・制御・保護
回路を一つのシリコン基板上に集積した高耐圧パワーＩ
Ｃの開発が盛んに行われている。誘電体分離技術の進歩
は複数の高耐圧バイポーラデバイスの集積を可能とし、
パワーＩＣの適用分野を大幅に拡げた。例えば、ＩＧＢ
Ｔを適用したトーテムポール回路（インバータなどの１
アーム分を構成するデバイスがカスケードに接続した回
路）の１チップ化や、ディスプレイ駆動用ＩＣなどのマ
ルチ出力を持った集積回路へＩＧＢＴが適用されつつあ
る。このような高耐圧パワーＩＣの出力段デバイスは横
型のダイオードおよびＩＧＢＴで構成されている。
【０００３】図８は横型のダイオードの従来構造で要部
断面図を示す。ｐ形半導体基板１上にｎ+ 分離領域２と
ｎ- ベース領域３をエピタキシャル成長で形成し、その
表面層にｐ+ アノード領域５とｎ+ バッファ領域６、ｎ
++カソード領域７を形成する。ｐ+ アノード領域５とｎ
++カソード領域７に挟まれたｎ- ベース領域３の表面部
１１とｎ+ バッファ領域６の表面およびｐ+ アノード領
域５の一部表面とｎ++カソード領域７一部表面に絶縁膜
１３が被覆され、その上にフィールドプレート８がポリ
シリコンで形成され、ｐ+ アノード領域５上、ｎ++カソ
ード領域７上にアノード電極９、カソード電極１０がそ
れぞれ形成され、アノード電極９とフィールドプレート
８は電気的に接続されている。
断面図を示す。ｐ形半導体基板１上にｎ+ 分離領域２と
ｎ- ベース領域３をエピタキシャル成長で形成し、その
表面層にｐ+ アノード領域５とｎ+ バッファ領域６、ｎ
++カソード領域７を形成する。ｐ+ アノード領域５とｎ
++カソード領域７に挟まれたｎ- ベース領域３の表面部
１１とｎ+ バッファ領域６の表面およびｐ+ アノード領
域５の一部表面とｎ++カソード領域７一部表面に絶縁膜
１３が被覆され、その上にフィールドプレート８がポリ
シリコンで形成され、ｐ+ アノード領域５上、ｎ++カソ
ード領域７上にアノード電極９、カソード電極１０がそ
れぞれ形成され、アノード電極９とフィールドプレート
８は電気的に接続されている。
【０００４】図９は横型のＩＧＢＴの従来構造で要部断
面図を示す。ｐ形半導体基板１上にｎ+ 分離領域２とｎ
- ベース領域３をエピタキシャル成長で形成し、その表
面層にｐウエル領域２０、ｐ+ 領域２１、ｎ+ エミッタ
領域３０とｎ+ バッファ領域２２、ｐ+ コレクタ領域２
３を形成する。ｐウエル領域２０上にゲート酸化膜２
７、ｎ- ベース領域３上とｎ+ バッファ領域２２上に絶
縁膜１３を被覆し、ゲート酸化膜２７上にゲート電極２
５と絶縁膜１３上にフィールドプレート８をポリシリコ
ンで同時形成する。ｎ+ エミッタ領域３０上、ｐ+ 領域
２１上にエミッタ電極２４、ｐ+ コレクタ領域２３上に
コレクタ電極２６をそれぞれ形成する。
面図を示す。ｐ形半導体基板１上にｎ+ 分離領域２とｎ
- ベース領域３をエピタキシャル成長で形成し、その表
面層にｐウエル領域２０、ｐ+ 領域２１、ｎ+ エミッタ
領域３０とｎ+ バッファ領域２２、ｐ+ コレクタ領域２
３を形成する。ｐウエル領域２０上にゲート酸化膜２
７、ｎ- ベース領域３上とｎ+ バッファ領域２２上に絶
縁膜１３を被覆し、ゲート酸化膜２７上にゲート電極２
５と絶縁膜１３上にフィールドプレート８をポリシリコ
ンで同時形成する。ｎ+ エミッタ領域３０上、ｐ+ 領域
２１上にエミッタ電極２４、ｐ+ コレクタ領域２３上に
コレクタ電極２６をそれぞれ形成する。
【０００５】尚、ｎ+ 分離領域２は図では示されない外
周で表面から選択的に拡散されたｎ + 分離領域と接続
し、ｎ- バルク領域３を多数のブロックに分け、各ブロ
ックの中に、横型デバイスが形成され、高耐圧パワーＩ
Ｃを構成する。図１０は図８の横型のダイオードの平面
図を示す。ここではアノード電極、カソード電極、フィ
ールドプレート、絶縁膜等は省略されている。ｐ+ アノ
ード領域５とｎ+ バッファ領域６は対向し、櫛歯状に入
り組んでおり、ｐ+ アノード領域５とｎ++カソード領域
７に挟まれた表面はｎ- ベース領域３の表面部１１であ
る。
周で表面から選択的に拡散されたｎ + 分離領域と接続
し、ｎ- バルク領域３を多数のブロックに分け、各ブロ
ックの中に、横型デバイスが形成され、高耐圧パワーＩ
Ｃを構成する。図１０は図８の横型のダイオードの平面
図を示す。ここではアノード電極、カソード電極、フィ
ールドプレート、絶縁膜等は省略されている。ｐ+ アノ
ード領域５とｎ+ バッファ領域６は対向し、櫛歯状に入
り組んでおり、ｐ+ アノード領域５とｎ++カソード領域
７に挟まれた表面はｎ- ベース領域３の表面部１１であ
る。
【０００６】このような横型のダイオードでは、ｐ+ ア
ノード領域５とｎ++カソード領域７に逆電圧を印加する
と、ｐ+ アノード領域５の先端の凸部領域３４で電界が
集中する。また、横型のＩＧＢＴにおいても、ｐウエル
領域２０の先端の凸部領域３４で電界が集中しする。
ノード領域５とｎ++カソード領域７に逆電圧を印加する
と、ｐ+ アノード領域５の先端の凸部領域３４で電界が
集中する。また、横型のＩＧＢＴにおいても、ｐウエル
領域２０の先端の凸部領域３４で電界が集中しする。
【０００７】
【発明が解決しようとする課題】図１１は横型のダイオ
ードにｐ+ アノード領域５をプラス、ｎ++カソード領域
７をマイナスの逆電圧を印加した場合の電位分布図を示
す。この図は図９に等電位線を描いたもので、また絶縁
膜１３は省略されている。等電位線は矢印で示したｐ+
アノード領域５の端部３２と円で示したフィールドプレ
ート８の端部３３で詰まり、これらの箇所で電界強度が
高くなる。本来、フィールドプレートは電界集中を避け
るための構造であるが、櫛歯状のパターンでは、先端の
凸部領域で前記のように電界の集中が起こる。またこの
状態は横型のＩＧＢＴでも同じである。このように、従
来構造の横型デバイスでは、例え、フィールドプレート
構造としても、耐圧を維持する接合部と接する領域（ダ
イオードではｐ+ アノード領域５、ＩＧＢＴではｐウエ
ル領域２０）の先端の凸部領域３４（ＩＧＢＴでは３
５）で電界集中を起こし、高耐圧を維持することが困難
となる。
ードにｐ+ アノード領域５をプラス、ｎ++カソード領域
７をマイナスの逆電圧を印加した場合の電位分布図を示
す。この図は図９に等電位線を描いたもので、また絶縁
膜１３は省略されている。等電位線は矢印で示したｐ+
アノード領域５の端部３２と円で示したフィールドプレ
ート８の端部３３で詰まり、これらの箇所で電界強度が
高くなる。本来、フィールドプレートは電界集中を避け
るための構造であるが、櫛歯状のパターンでは、先端の
凸部領域で前記のように電界の集中が起こる。またこの
状態は横型のＩＧＢＴでも同じである。このように、従
来構造の横型デバイスでは、例え、フィールドプレート
構造としても、耐圧を維持する接合部と接する領域（ダ
イオードではｐ+ アノード領域５、ＩＧＢＴではｐウエ
ル領域２０）の先端の凸部領域３４（ＩＧＢＴでは３
５）で電界集中を起こし、高耐圧を維持することが困難
となる。
【０００８】この発明の目的は、前記課題を解決し、凸
部での電界集中を防止し、この箇所での耐圧破壊を防
ぎ、高信頼の高耐圧横型半導体素子を提供することにあ
る。
部での電界集中を防止し、この箇所での耐圧破壊を防
ぎ、高信頼の高耐圧横型半導体素子を提供することにあ
る。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、第一導電形の第一領域の表面層に、アノード領域
となる第二導電形の第二領域と、第二領域と離れてカソ
ード領域となる第一導電形の第三領域とが選択的にそれ
ぞれ形成され、第二領域と第三領域に挟まれる第一領域
の表面層に絶縁膜が形成され、第二領域上と第三領域上
にアノード電極、カソード電極が形成され、絶縁膜上に
選択的にフィールドプレートとなる導電膜が形成され、
アノード電極と導電膜とが接続され、第二領域と第三領
域とが櫛歯状に対向して形成される横型半導体装置にお
いて、第二領域の櫛歯の先端の凸部領域に第二領域より
低濃度の第二導電形の第四領域（オフセット領域）を形
成するとよい。また、この横型半導体装置において、第
二導電形の半導体基板に第一領域より高濃度の第一導電
形の分離領域を介して第一領域を形成し、第一領域と第
三領域との間に、第一領域より高濃度の第一導電形のバ
ッファ領域を形成する構造としてもよい。
めに、第一導電形の第一領域の表面層に、アノード領域
となる第二導電形の第二領域と、第二領域と離れてカソ
ード領域となる第一導電形の第三領域とが選択的にそれ
ぞれ形成され、第二領域と第三領域に挟まれる第一領域
の表面層に絶縁膜が形成され、第二領域上と第三領域上
にアノード電極、カソード電極が形成され、絶縁膜上に
選択的にフィールドプレートとなる導電膜が形成され、
アノード電極と導電膜とが接続され、第二領域と第三領
域とが櫛歯状に対向して形成される横型半導体装置にお
いて、第二領域の櫛歯の先端の凸部領域に第二領域より
低濃度の第二導電形の第四領域（オフセット領域）を形
成するとよい。また、この横型半導体装置において、第
二導電形の半導体基板に第一領域より高濃度の第一導電
形の分離領域を介して第一領域を形成し、第一領域と第
三領域との間に、第一領域より高濃度の第一導電形のバ
ッファ領域を形成する構造としてもよい。
【００１０】第一導電形の第一領域の表面層に、それぞ
れ離れて選択的に第二導電形のコレクタ領域となる第二
領域とウエル領域となる第五領域とを形成し、第五領域
の表面層に高濃度の第二導電形の第六領域とエミッタ領
域となる第一導電形の第七領域とを形成し、第五領域の
表面に第一絶縁膜を介してゲート電極を形成し、第七領
域と第六領域上に選択的にエミッタ電極を形成し、第二
領域上にコレクタ電極を形成し、第六領域と第二領域と
に挟まれる第一領域上に第二絶縁膜を形成し、第二絶縁
膜上に選択的にフィールドプレートとなる金属膜をゲー
ト電極と同材料、同工程で且つ連続して形成し、第二領
域と第五領域とが櫛歯状に対向して形成される横型半導
体装置において、第五領域の櫛歯の先端の凸部領域に第
七領域を形成せずに、第五領域より低濃度の第二導電形
の第四領域（オフセット領域）を形成するとよい。ま
た、この横型半導体装置において、第二導電形の半導体
基板に第一領域より高濃度の第一導電形の分離領域を介
して第一領域を形成し、第一領域と第二領域との間に、
第一領域より高濃度の第一導電形のバッファ領域を形成
する構造としてもよい。
れ離れて選択的に第二導電形のコレクタ領域となる第二
領域とウエル領域となる第五領域とを形成し、第五領域
の表面層に高濃度の第二導電形の第六領域とエミッタ領
域となる第一導電形の第七領域とを形成し、第五領域の
表面に第一絶縁膜を介してゲート電極を形成し、第七領
域と第六領域上に選択的にエミッタ電極を形成し、第二
領域上にコレクタ電極を形成し、第六領域と第二領域と
に挟まれる第一領域上に第二絶縁膜を形成し、第二絶縁
膜上に選択的にフィールドプレートとなる金属膜をゲー
ト電極と同材料、同工程で且つ連続して形成し、第二領
域と第五領域とが櫛歯状に対向して形成される横型半導
体装置において、第五領域の櫛歯の先端の凸部領域に第
七領域を形成せずに、第五領域より低濃度の第二導電形
の第四領域（オフセット領域）を形成するとよい。ま
た、この横型半導体装置において、第二導電形の半導体
基板に第一領域より高濃度の第一導電形の分離領域を介
して第一領域を形成し、第一領域と第二領域との間に、
第一領域より高濃度の第一導電形のバッファ領域を形成
する構造としてもよい。
【００１１】さらに、第一半導体基板と第一導電形の第
二半導体基板とを絶縁分離用の第三絶縁膜を介して張り
合わせ、第二半導体基板を第一領域としてもよい。また
ドーズ量が７×１０12ｃｍ-2以下のホウ素をイオン注入
して前記の第四領域（オフセット領域）を形成すると効
果的である。このような手段を講じることで、低濃度の
第四領域（オフセット領域）に空乏層が拡がり易くな
り、凸部領域での電界集中が緩和し、耐圧低下を回避す
ることができる。
二半導体基板とを絶縁分離用の第三絶縁膜を介して張り
合わせ、第二半導体基板を第一領域としてもよい。また
ドーズ量が７×１０12ｃｍ-2以下のホウ素をイオン注入
して前記の第四領域（オフセット領域）を形成すると効
果的である。このような手段を講じることで、低濃度の
第四領域（オフセット領域）に空乏層が拡がり易くな
り、凸部領域での電界集中が緩和し、耐圧低下を回避す
ることができる。
【００１２】
【発明の実施の形態】以下の説明では、第一導電形をｎ
形、第二導電形をｐ形とする。図１はこの発明の第１実
施例の横型のダイオードの要部断面図を示す。ｐ形半導
体基板１上にｎ+ 分離領域２とｎ- ベース領域３をエピ
タキシャル成長で形成し、その表面層にｐ+ アノード領
域５、ｐ形のオフセット領域４、ｎ+ バッファ領域６お
よびｎ++カソード領域７を形成する。ｐ+ アノード領域
５とｎ++カソード領域７に挟まれたオフセット領域４の
表面、ｎ- ベース領域３の表面部１２、ｎ+ バッファ領
域６の表面およびｐ+ アノード領域５の一部表面とｎ++
カソード領域７一部表面に絶縁膜１３が被覆され、その
上にフィールドプレート８がポリシリコンで形成され、
ｐ+ アノード領域５上、ｎ++カソード領域７上にそれぞ
れ、アノード電極９、カソード電極１０が形成され、ア
ノード電極９とフィールドプレート８は電気的に接続さ
れる。
形、第二導電形をｐ形とする。図１はこの発明の第１実
施例の横型のダイオードの要部断面図を示す。ｐ形半導
体基板１上にｎ+ 分離領域２とｎ- ベース領域３をエピ
タキシャル成長で形成し、その表面層にｐ+ アノード領
域５、ｐ形のオフセット領域４、ｎ+ バッファ領域６お
よびｎ++カソード領域７を形成する。ｐ+ アノード領域
５とｎ++カソード領域７に挟まれたオフセット領域４の
表面、ｎ- ベース領域３の表面部１２、ｎ+ バッファ領
域６の表面およびｐ+ アノード領域５の一部表面とｎ++
カソード領域７一部表面に絶縁膜１３が被覆され、その
上にフィールドプレート８がポリシリコンで形成され、
ｐ+ アノード領域５上、ｎ++カソード領域７上にそれぞ
れ、アノード電極９、カソード電極１０が形成され、ア
ノード電極９とフィールドプレート８は電気的に接続さ
れる。
【００１３】図２は図１のダイオードの平面図を示す。
ここではアノード電極９、カソード電極１０、フィール
ドプレート８、絶縁膜１３等は省略されている。ｐ+ ア
ノード領域５とｎ+ バッファ領域６は対向し、櫛歯状に
入り組んでおり、ｐ+ アノード領域５とｎ++カソード領
域７に挟まれた表面はｎ- ベース領域３の表面である。
この表面は直線領域の表面部１１と曲線領域の表面部１
２に分けられる。また、櫛歯状をしたｐ+ アノード領域
５の先端の凸部領域３４にはオフセット領域４が形成さ
れている。
ここではアノード電極９、カソード電極１０、フィール
ドプレート８、絶縁膜１３等は省略されている。ｐ+ ア
ノード領域５とｎ+ バッファ領域６は対向し、櫛歯状に
入り組んでおり、ｐ+ アノード領域５とｎ++カソード領
域７に挟まれた表面はｎ- ベース領域３の表面である。
この表面は直線領域の表面部１１と曲線領域の表面部１
２に分けられる。また、櫛歯状をしたｐ+ アノード領域
５の先端の凸部領域３４にはオフセット領域４が形成さ
れている。
【００１４】ここで、試作したダイオードの諸元を説明
する。直線で対向するｐ+ アノード領域５とｎ+ バッフ
ァ領域６との距離はドリフト長となり、その長さは３０
μｍであり、ｎ- ベース領域３の比抵抗は５Ω・ｃｍで
ある。また、絶縁膜１３の厚さは０．８μｍ、オフセッ
ト領域４はホウ素をイオン注入し、深さは２μｍで、ｐ
+ アノード領域５とオフセット領域４の平面上の先端の
距離はマスク上で８μｍである。また、オフセット領域
４を形成するためのイオン注入する不純物は、拡散深さ
の制御性や酸化膜、窒化膜等の通常のマスク材でパター
ンニングできる容易性の点で優れているホウ素が最適で
あるが、勿論、アルミニウム、ガリウム等の他の三族元
素を用いて形成することもできる。
する。直線で対向するｐ+ アノード領域５とｎ+ バッフ
ァ領域６との距離はドリフト長となり、その長さは３０
μｍであり、ｎ- ベース領域３の比抵抗は５Ω・ｃｍで
ある。また、絶縁膜１３の厚さは０．８μｍ、オフセッ
ト領域４はホウ素をイオン注入し、深さは２μｍで、ｐ
+ アノード領域５とオフセット領域４の平面上の先端の
距離はマスク上で８μｍである。また、オフセット領域
４を形成するためのイオン注入する不純物は、拡散深さ
の制御性や酸化膜、窒化膜等の通常のマスク材でパター
ンニングできる容易性の点で優れているホウ素が最適で
あるが、勿論、アルミニウム、ガリウム等の他の三族元
素を用いて形成することもできる。
【００１５】図３はオフット領域のホウ素ドーズ量と耐
圧の関係図を示す。前記の諸元のダイオードのオフセッ
ト領域のホウ素ドーズ量を５×１０11〜１×１０13ｃｍ
-2に変化させ、耐圧を測定した。その結果、点線で示し
たオフセット領域無の耐圧より高い耐圧を示すドーズ量
は７×１０12ｃｍ-2以下である。しかし耐圧設計上は余
裕をみて２×１０12ｃｍ-2以下が好ましい。また、下限
値はｎ- ベース領域３の濃度と同一の濃度になるドーズ
量である。
圧の関係図を示す。前記の諸元のダイオードのオフセッ
ト領域のホウ素ドーズ量を５×１０11〜１×１０13ｃｍ
-2に変化させ、耐圧を測定した。その結果、点線で示し
たオフセット領域無の耐圧より高い耐圧を示すドーズ量
は７×１０12ｃｍ-2以下である。しかし耐圧設計上は余
裕をみて２×１０12ｃｍ-2以下が好ましい。また、下限
値はｎ- ベース領域３の濃度と同一の濃度になるドーズ
量である。
【００１６】図４はこの発明の第２実施例の横型のダイ
オードの要部断面図である。ｎ形半導体基板１６とｎ-
ベース領域３となるｎ形半導体基板１８を貼り合わせ酸
化膜１７を介して貼り合わせた貼り合わせ基板１９に横
型のダイオードを形成する。貼り合わせ基板１８の厚さ
が１０μｍ、比抵抗が５Ω・ｃｍである。このｎ形半導
体基板１８上に図１と同様の横型のダイオードを形成す
る。
オードの要部断面図である。ｎ形半導体基板１６とｎ-
ベース領域３となるｎ形半導体基板１８を貼り合わせ酸
化膜１７を介して貼り合わせた貼り合わせ基板１９に横
型のダイオードを形成する。貼り合わせ基板１８の厚さ
が１０μｍ、比抵抗が５Ω・ｃｍである。このｎ形半導
体基板１８上に図１と同様の横型のダイオードを形成す
る。
【００１７】図５はこの発明の第３実施例の横型のＩＧ
ＢＴの要部断面図を示す。ｐ形半導体基板１上にｎ+ 分
離領域２とｎ- ベース層３をエピタキシャル成長で形成
し、その表面層にｐウエル領域２０、ｐ形のオフセット
領域４、ｐ+ 領域２１、ｎ+エミッタ領域３０（この図
は凸部領域を示すため、このｎ+ エミッタ領域３０領域
は存在しない）とｎバッファ領域２２、ｐ+ コレクタ領
域２３を形成する。ｐウエル領域２０上とオフセット領
域４上の一部にゲート酸化膜２７、またオフセット領域
４上の他の一部、ｎ- ベース領域３上とｎバッファ領域
２２上に絶縁膜１３を被覆し、ゲート酸化膜２７上にゲ
ート電極２５と絶縁膜１３上にフィールドプレート８を
ポリシリコンで同時形成する。ｐ+ 領域２１上、ｐ+ コ
レクタ領域２３上にエミッタ電極２４、コレクタ電極２
６をそれぞれ形成する。勿論図示されていないｎ+ エミ
ッタ領域３０上にもエミッタ電極２４は形成される。オ
フセット領域４の形成はダイオードの場合と同じであ
り、ホウ素のイオン注入で、ドーズ量は７×１０12以
下、深さは２μｍ、ｐウエル領域２０とオフセット領域
４の平面上の先端の距離はマスク上で８μｍである。こ
のオフセット領域４を形成する箇所にはｎ+ エミッタ領
域３０は形成しない。
ＢＴの要部断面図を示す。ｐ形半導体基板１上にｎ+ 分
離領域２とｎ- ベース層３をエピタキシャル成長で形成
し、その表面層にｐウエル領域２０、ｐ形のオフセット
領域４、ｐ+ 領域２１、ｎ+エミッタ領域３０（この図
は凸部領域を示すため、このｎ+ エミッタ領域３０領域
は存在しない）とｎバッファ領域２２、ｐ+ コレクタ領
域２３を形成する。ｐウエル領域２０上とオフセット領
域４上の一部にゲート酸化膜２７、またオフセット領域
４上の他の一部、ｎ- ベース領域３上とｎバッファ領域
２２上に絶縁膜１３を被覆し、ゲート酸化膜２７上にゲ
ート電極２５と絶縁膜１３上にフィールドプレート８を
ポリシリコンで同時形成する。ｐ+ 領域２１上、ｐ+ コ
レクタ領域２３上にエミッタ電極２４、コレクタ電極２
６をそれぞれ形成する。勿論図示されていないｎ+ エミ
ッタ領域３０上にもエミッタ電極２４は形成される。オ
フセット領域４の形成はダイオードの場合と同じであ
り、ホウ素のイオン注入で、ドーズ量は７×１０12以
下、深さは２μｍ、ｐウエル領域２０とオフセット領域
４の平面上の先端の距離はマスク上で８μｍである。こ
のオフセット領域４を形成する箇所にはｎ+ エミッタ領
域３０は形成しない。
【００１８】図６は図５のＩＧＢＴの平面図を示す。こ
こではコレクタ電極２６、エミッタ電極２４、フィール
ドプレート８、絶縁膜１３、ゲート酸化膜２７およびゲ
ート電極２５は省略されている。ｐウエル領域２０とｎ
バッファ領域２２は対向し、櫛歯状に入り組んでおり、
ｐウエル領域２０とｎバッファ領域２２に挟まれた表面
はｎ- ベース領域３の表面である。この表面は直線領域
の表面部１１と曲線領域の表面部１２に分けられる。ま
た、櫛歯状をしたｐウエル領域２０の先端の凸部領域３
５にはオフセット領域４が形成され、この箇所にはｎ+
エミッタ領域３０は形成されない。
こではコレクタ電極２６、エミッタ電極２４、フィール
ドプレート８、絶縁膜１３、ゲート酸化膜２７およびゲ
ート電極２５は省略されている。ｐウエル領域２０とｎ
バッファ領域２２は対向し、櫛歯状に入り組んでおり、
ｐウエル領域２０とｎバッファ領域２２に挟まれた表面
はｎ- ベース領域３の表面である。この表面は直線領域
の表面部１１と曲線領域の表面部１２に分けられる。ま
た、櫛歯状をしたｐウエル領域２０の先端の凸部領域３
５にはオフセット領域４が形成され、この箇所にはｎ+
エミッタ領域３０は形成されない。
【００１９】図７はこの発明の第４実施例の横型のＩＧ
ＢＴの要部断面図である。ｎ形半導体基板１６とｎ- ベ
ース領域３となるｎ形半導体基板１８を貼り合わせ酸化
膜１７を介して貼り合わせた貼り合わせ基板１９に横型
のＩＧＢＴを形成する。尚、図１、図５のｎ+ 分離領域
２および図４、図７の貼り合わせ酸化膜１７は、図では
示されない外周で表面から選択的に拡散されたｎ+ 分離
領域と接続し、ｎ- ベース領域３を多数のブロックに分
け、高耐圧パワーＩＣなどを構成することができる。
ＢＴの要部断面図である。ｎ形半導体基板１６とｎ- ベ
ース領域３となるｎ形半導体基板１８を貼り合わせ酸化
膜１７を介して貼り合わせた貼り合わせ基板１９に横型
のＩＧＢＴを形成する。尚、図１、図５のｎ+ 分離領域
２および図４、図７の貼り合わせ酸化膜１７は、図では
示されない外周で表面から選択的に拡散されたｎ+ 分離
領域と接続し、ｎ- ベース領域３を多数のブロックに分
け、高耐圧パワーＩＣなどを構成することができる。
【００２０】
【発明の効果】この発明によれば、櫛歯状のパターンを
有する高耐圧の横型半導体素子において、素子耐圧の低
下を引き起こす櫛歯の先端に当たる、ダイオードのｐ+
アノード領域やＩＧＢＴのｐウエル領域の凸部領域に、
これらの領域より低濃度のオフセット領域を形成するこ
とで、空乏層を拡がり易くし、この凸部領域の電界集中
を防止し、耐圧低下を防ぐ。またＩＧＢＴの場合は、電
界集中があると、その箇所でラッチアップ（異常点弧）
が起こり、素子破壊するため、この凸部領域の電界集中
防止は素子のラッチアップ耐量を向上させることができ
る。
有する高耐圧の横型半導体素子において、素子耐圧の低
下を引き起こす櫛歯の先端に当たる、ダイオードのｐ+
アノード領域やＩＧＢＴのｐウエル領域の凸部領域に、
これらの領域より低濃度のオフセット領域を形成するこ
とで、空乏層を拡がり易くし、この凸部領域の電界集中
を防止し、耐圧低下を防ぐ。またＩＧＢＴの場合は、電
界集中があると、その箇所でラッチアップ（異常点弧）
が起こり、素子破壊するため、この凸部領域の電界集中
防止は素子のラッチアップ耐量を向上させることができ
る。
【図１】この発明の第１実施例の横型のダイオードの要
部断面図
部断面図
【図２】図１のダイオードの平面図
【図３】オフット領域の不純物ドープ量と耐圧の関係図
【図４】この発明の第２実施例の横型のダイオードの要
部断面図
部断面図
【図５】この発明の第３実施例の横型のＩＧＢＴの要部
断面図
断面図
【図６】図５のＩＧＢＴの平面図
【図７】この発明の第４実施例の横型のＩＧＢＴの要部
断面図
断面図
【図８】横型のダイオードの従来構造で要部断面図
【図９】横型のＩＧＢＴの従来構造で要部断面図
【図１０】図８の横型のダイオードの平面図
【図１１】従来の横型のダイオードに逆電圧を印加した
場合の電位分布図
場合の電位分布図
１ ｐ形半導体基板 ２ ｎ+ 分離領域 ３ ｎ- ベース領域 ４ オフセット領域 ５ ｐ+ アノード領域 ６ ｎバッファ領域 ７ ｎ++カソード領域 ８ フィールドプレート ９ アノード電極 １０ カソード電極 １１ 表面部 １２ 表面部 １３ 絶縁膜 １６ ｎ形半導体基板 １７ 貼り合わせ酸化膜 １８ ｎ形半導体基板 １９ 貼り合わせ基板 ２０ ｐウエル領域 ２１ ｐ+ 領域 ２２ ｎバッファ領域 ２３ ｐ+ コレクタ領域 ２４ エミッタ電極 ２５ ゲート電極 ２６ コレクタ電極 ２７ ゲート酸化膜 ３０ ｎ+ エミッタ領域 ３１ 等電位線 ３２ 電界集中箇所 ３３ 電界集中箇所 ３４ 凸部領域 ３５ 凸部領域 Ａ アノード端子 Ｋ カソード端子 Ｅ エミッタ端子 Ｇ ゲート端子 Ｃ コレクタ端子
Claims (6)
- 【請求項１】第一導電形の第一領域の表面層に、アノー
ド領域となる第二導電形の第二領域と、第二領域と離れ
てカソード領域となる第一導電形の第三領域とが選択的
にそれぞれ形成され、第二領域と第三領域に挟まれる第
一領域の表面層に絶縁膜が形成され、第二領域上と第三
領域上にアノード電極、カソード電極がそれぞれ形成さ
れ、絶縁膜上に選択的にフィールドプレートとなる導電
膜が形成され、アノード電極と導電膜とが接続され、第
二領域と第三領域とが櫛歯状に対向して形成される横型
半導体装置において、第二領域の櫛歯の先端の凸部領域
に第二領域より低濃度の第二導電形の第四領域（オフセ
ット領域）が形成されることを特徴とする高耐圧横型半
導体装置。 - 【請求項２】第二導電形の半導体基板上に、第一領域よ
り高濃度の第一導電形の分離領域を介して、第一領域が
形成され、第一領域と第三領域との間に、第一領域と第
三領域との中間の濃度の第一導電形のバッファ領域が形
成されることを特徴とする請求項１記載の高耐圧横型半
導体装置。 - 【請求項３】第一導電形の第一領域の表面層に、それぞ
れ離れて選択的にコレクタ領域となる第二導電形の第二
領域とウエル領域となる第二導電形の第五領域とが形成
され、第五領域の表面層に高濃度の第二導電形の第六領
域とエミッタ領域となる第一導電形の第七領域とが形成
され、第五領域の表面に第一絶縁膜を介してゲート電極
が形成され、第七領域と第六領域上に選択的にエミッタ
電極が形成され、第二領域上にコレクタ電極が形成さ
れ、第六領域と第二領域とに挟まれる第一領域上に第二
絶縁膜が形成され、第二絶縁膜上に選択的にフィールド
プレートとなる金属膜がゲート電極と同一材料、同一工
程で且つ連続して形成され、第二領域と第五領域とが櫛
歯状に対向して形成される横型半導体装置において、第
五領域の櫛歯の先端の凸部領域に第七領域を形成せず
に、第五領域より低濃度の第二導電形の第四領域（オフ
セット領域）が形成されることを特徴とする高耐圧横型
半導体装置。 - 【請求項４】第二導電形の半導体基板に、第一領域より
高濃度の第一導電形の分離領域を介して、第一領域が形
成され、第一領域と第二領域との間に、第一領域より高
濃度の第一導電形のバッファ領域が形成されることを特
徴とする請求項３記載の高耐圧横型半導体装置。 - 【請求項５】第一半導体基板と第一導電形の第二半導体
基板とを絶縁分離用の第三絶縁膜を介して張り合わせ、
第二半導体基板を第一領域とすることを特徴とする請求
項１または２記載の高耐圧横型半導体装置。 - 【請求項６】ドーズ量が７×１０12ｃｍ-2以下のホウ素
をイオン注入して第四領域（オフセット領域）が形成さ
れることを特徴とする請求項１または３記載の高耐圧横
型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22621695A JPH0974187A (ja) | 1995-09-04 | 1995-09-04 | 高耐圧横型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22621695A JPH0974187A (ja) | 1995-09-04 | 1995-09-04 | 高耐圧横型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974187A true JPH0974187A (ja) | 1997-03-18 |
Family
ID=16841721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22621695A Pending JPH0974187A (ja) | 1995-09-04 | 1995-09-04 | 高耐圧横型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974187A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198436A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP2008147318A (ja) * | 2006-12-08 | 2008-06-26 | Matsushita Electric Ind Co Ltd | 高耐圧半導体装置及びその製造方法 |
| JP2008186921A (ja) * | 2007-01-29 | 2008-08-14 | Mitsubishi Electric Corp | 半導体装置 |
| JP2011014923A (ja) * | 2010-09-08 | 2011-01-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012080045A (ja) * | 2010-10-06 | 2012-04-19 | Lapis Semiconductor Co Ltd | 半導体装置 |
| JP2016134551A (ja) * | 2015-01-21 | 2016-07-25 | 三菱電機株式会社 | ショットキーバリアダイオード |
-
1995
- 1995-09-04 JP JP22621695A patent/JPH0974187A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002198436A (ja) * | 2000-12-25 | 2002-07-12 | Sanyo Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| JP2008147318A (ja) * | 2006-12-08 | 2008-06-26 | Matsushita Electric Ind Co Ltd | 高耐圧半導体装置及びその製造方法 |
| JP2008186921A (ja) * | 2007-01-29 | 2008-08-14 | Mitsubishi Electric Corp | 半導体装置 |
| JP2011014923A (ja) * | 2010-09-08 | 2011-01-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP2012080045A (ja) * | 2010-10-06 | 2012-04-19 | Lapis Semiconductor Co Ltd | 半導体装置 |
| US8928101B2 (en) | 2010-10-06 | 2015-01-06 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
| JP2016134551A (ja) * | 2015-01-21 | 2016-07-25 | 三菱電機株式会社 | ショットキーバリアダイオード |
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