JP2565999B2 - 横型絶縁ゲートバイポーラトランジスタ - Google Patents

横型絶縁ゲートバイポーラトランジスタ

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JP2565999B2 JP371489A JP371489A JP2565999B2 JP 2565999 B2 JP2565999 B2 JP 2565999B2 JP 371489 A JP371489 A JP 371489A JP 371489 A JP371489 A JP 371489A JP 2565999 B2 JP2565999 B2 JP 2565999B2
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Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、横型絶縁ゲートバイポーラトランジスタに
関する。
(従来の技術) 高耐圧でかつ出力数の多い場合に用いられるデバイス
として横型DMOSFET(LDMOS)がある。
このLDMOSは、第6図にnチャネル型LDMOSの一例を示
すように、p型シリコン基板1の表面に形成されたn型
エピタキシャル層2内にp型拡散層からなるアイソレー
ション(分離)領域3を形成し、このアイソレーション
領域3によって囲まれた素子領域内のn型エピタキシャ
ル層2をドレイン領域とし、このn型エピタキシャル層
2内にp型拡散層からなるベース領域4を形成すると共
に、該ベース領域4内にn+型拡散層からなるソース領
域5およびp+型拡散層からなるベースコンタクト領域
6を形成してなるものである。
そして、該ソース領域に隣接する基板表面にはゲート
絶縁膜7を介してゲート電極8が形成され、この上層に
層間絶縁膜9を介して、ソース領域5およびベースコン
タクト領域6にコンタクトするソース電極10が形成され
ている。
また、n型エピタキシャル層2内には、p型ベース領
域4から所定の距離だけ離間してn+型拡散層からなる
ドレインコンタクト領域11が形成され、ドレイン電極12
がこれに接続されている。
さらに、前記アイソレーション領域3はアイソレーシ
ョン接地電極13を介して接地電位に接続されている。
このようなLDMOSはドレイン領域を構成するn型エピ
タキシャル層2の比抵抗、層厚、あるいはドレインコン
タクト領域11の位置を最適に選ぶことにより、容易に高
耐圧化をはかることができるという効果を奏功する。
また、p型基板を利用し、素子形成領域をアイソレー
ション領域3で囲むようにすれば容易に素子分離が可能
となり、同一基板上に複数のLDMOSを集積化したり、他
のICを集積化することもできる。
このような特徴を有することからLDMOSは、高耐圧か
つ多数の出力段を必要とするELドライバなどのICの出力
段に広く使用されている。
しかしながら、このようなLDMOSにもドレイン領域の
比抵抗が高いため動作時のオン抵抗が高いという欠点が
ある。このため、大電流出力を要するデバイスに使用で
きないという問題がある。
このような欠点を解決するものとして、横型絶縁ゲー
トバイポーラトランジスタ(LIGBT)がある。
このLIGBTは、その一例としてnチャンネル型LIGBTを
第7図に示すように、第6図に示したnチャンネル型LD
MOSのn+型拡散層からなるドレインコンタクト領域11
に代えてp+型拡散層を形成し、これをアノード領域14
としたもので、他部はLDMOSと全く同様に形成されてお
り、ドレイン領域12はアノード電極15となり、また、n
型エピタキシャル層2はドレイン領域ではなくn型ベー
ス領域2aとして作用する。
このLIGBTは動作時には、アノード領域14からn型ベ
ース領域2aへ大量のホール(正孔)16が注入されるた
め、電導度変調効果によりn型ベース領域2aの比抵抗が
1〜3桁低下する。このため、LIGBTはLDMOSに比べ、同
じ耐圧でもオン抵抗が大幅に低下し、高耐圧かつ大電流
容量を要求されるICの出力段素子としても使用できる。
しかしながら、p型シリコン基板1は素子分離のため
接地されているため、n型ベース領域2a中のホール16に
対しては吸い出し電極として働くことになり、アノード
領域14から注入されたホール16がp型ベース領域4に流
れる途中で、p型シリコン基板1に吸い出されてしま
う。その結果、n型ベース領域2a中のホール16の濃度は
p型アノード領域14の近傍では充分高いもののそこから
離れるに従って急激に低下するため、n型ベース領域2a
全域にわたって充分な電導度変調がなされず、注入する
ホール濃度の割にはオン抵抗が充分に低くならないとい
う問題がある。
(発明が解決しようとする課題) このように、従来の横型絶縁ゲートバイポーラトラン
ジスタにおいては、アノード領域14から注入されたホー
ル16がn型ベース領域2a中を流れる途中で、p型シリコ
ン基板1に吸い出されてしまい、n型ベース領域2a中で
電導度変調効果を充分に発揮し得ず、オン抵抗を充分に
低くすることができないという問題があった。
本発明は上記に鑑みてなされたもので、オン抵抗の充
分に低い横型絶縁ゲートバイポーラトランジスタを提供
することを目的とする。
〔発明の構成〕
(課題を解決するための手段) そこで本発明は、横型絶縁ゲートバイポーラトランジ
スタにおいて、アノード領域に隣接するベース領域下の
少なくとも一部に絶縁層を形成すると共に、キャリアの
吸い出し領域を形成し、電導度変調効果の程度をコント
ロールするようにしている。
(作用) 上記構成によれば、アノード領域に隣接するベース領
域下の少なくとも一部に形成された絶縁層の存在によ
り、キャリアをベース領域内に閉じ込めてキャリア濃度
を高め、電導度変調効果を有効に発揮させる一方、キャ
リアの吸い出し領域を形成してラッチアップを防ぎ、従
来のLIGBTではトレードオフの関係にあった電導度変調
効果と耐ラッチアップ性とを高次元で制御することが可
能となる。
(実施例) 以下、本発明の実施例について、図面を参照しつつ詳
細に説明する。
実施例1 このLIGBTでは、第1図に示すように、第7図に示し
た従来のLIGBTにおいて、p型アノード領域14下からア
イソレーション領域3までは、n型ベース領域2aとp型
シリコン基板1との境界領域に酸化シリコン層からなる
絶縁層20を介在させると共に、p型ベース領域4側で
は、n型ベース領域2aはp型シリコン基板1と直接接し
てホール吸い出し領域を形成していることを特徴とする
もので、他部については、従来のLIGBTと全く同じであ
る。なお、同一部位には同一符号を付した。また、耐圧
500Vの場合で、p型アノード領域14とp型ベース領域4p
との水平距離は約40μm、絶縁層20の長さは35μm、吸
い出し領域23の長さは5μm程度とした。
製造に際しては、通常の半導体製造プロセスが用いら
れるが、絶縁層20はSIMOX法等により容易に形成され
る。
次に、このLIGBTの動作について説明する。
このLIGBTでは、まず、アノード電極とゲート電極8
への電圧の印加により、p+型アノード領域からn型ベ
ース領域2aに注入されたホール16は、p型ベース領域4
にむけて進む。このとき、ホール16は、絶縁層20の存在
により、p型シリコン基板1に吸い出されて流出するこ
となく、n型ベース領域2a中をp型ベース領域4に向け
て進み、n型ベース領域2aに充分な電導度変調効果を生
起せしめる。そこで、このLIGBTのオン抵抗が低減され
る。
一方、絶縁層20の端部からp型ベース領域4下までの
p型シリコン基板1とn型ベース領域2aとの境界領域は
ホール吸い出し領域23となり、電導度変調効果によるホ
ールが全てp型ベース領域4に到達しラッチアップして
しまうのを防ぐことができる。
以上のように、このLIGBTは、高耐圧でかつオン抵抗
の低いものとなる。
実施例2 次に、本発明の第2の実施例について説明する。
この例では、第2図に示すように、アイソレーション
領域3によって囲まれた素子領域の全体にわたってn型
ベース領域2aとp型シリコン基板1との境界領域に酸化
シリコン層からなる絶縁層20を介在させると共に、p+
型アノード領域とp型ベース領域4との間に位置するn
型ベース領域2aの表面にp+型拡散層からなるホール吸
い出し領域21を形成していることを特徴とするもので、
他部については、第1図に示した第1の実施例のLIGBT
と全く同じである。
これにより絶縁層の形成に際し、パターニングの必要
がないため製造が容易となるうえ、エピタキシャル層は
全域にわたり均一に形成でき、より特性の良好なLIGBT
の形成が可能となる。
実施例3 また、上記第2の実施例ではホール吸い出し領域21を
p+型拡散層で構成したが、ショットキ接合をホール吸
い出し領域として用いてもよい。
すなわち、第3図に第3の実施例として示すように、
層間絶縁膜9に形成したコンタクトホールを介してn型
ベース領域2a表面の一部にアルミニウム層からなるソー
ス電極10が接触し、ショットキ接合を形成するように
し、このショットキ接合をホール吸い出し領域22となる
ようにしてもよい。このソース電極10側は負にバイアス
されているため、このショットキ接合は有効にホール吸
い出し領域として働く。
これら第2及び第3の実施例では、ホール吸い出し領
域の位置と面積が自由に調整でき、これにより電導度変
調効果と耐ラッチアップ性を高次元で制御することがで
きる。
また、これら第2及び第3実施例では、絶縁層20とア
イソレーション領域3とにより、基板からn型ベース領
域2aが完全に絶縁分離されているため、基板の導電型や
不純物濃度を自由に選択することができるという利点が
ある。
実施例4 上記利点を利用して、n型エピタキシャル層2を形成
したp型シリコン基板1の代わりに、内部に埋め込み絶
縁層を形成したn型基板を用いるようにしてもよい。
すなわち、第4図に第4の実施例として示すように、
内部に埋め込み絶縁層20を形成したn型基板25を用い、
このn型基板25内に第1乃至第3の実施例と同様の素子
領域を形成する。
これにより、コストが大幅に低減される。また、CMOS
と同一基板上に集積する場合には、このLIGBTとほぼCMO
Sの製造ルールで製造できるため、極めて実用性が高い
ものとなる。
実施例5 さらにまた、前記実施例では、いずれの場合もn型ベ
ース領域2aの側方のアイソレーション領域としてp型拡
散層を用いたが、第5図に、第5の実施例として示すよ
うに、酸化シリコン層からなる絶縁層によってアイソレ
ーション領域26を構成するようにしても良い。他部は、
前記実施例と同様である。
前記実施例のようにアイソレーション領域としてp型
拡散層を用いる場合には、n型ベース領域2aとの間の耐
圧を確保するため、p+型アノード領域14との距離を数
十μm以上確保する必要があったのに対し、この場合
は、絶縁層をアイソレーション領域として用いているた
め、この距離は不用となり、素子面積の縮小をはかるこ
とができる。
また、この場合、n型ベース領域2aの底面は全て絶縁
膜20により基板1と絶縁されているため、n型ベース領
域2aの厚さを薄くしても高耐圧を維持することができ
る。このため、このアイソレーション領域の絶縁層26に
は、通常のLOCOS工程で形成されるフィールド酸化膜を
用いることができ、このことにより、同一基板内に集積
されるICと同時に製造することが可能となり、製造工程
を増大することなく製造することができる。
なお、この例では、p+型アノード領域14の外側に耐
圧を維持するためのスペースをとる必要がないため、p
型ベース領域4およびn+ソース領域5を中心にして、
p+型アノード領域14を周辺にリング状をなすように形
成することができる。
加えて、アイソレーション領域として、絶縁層まで到
達するように形成した溝を用いるようにしても良い。ま
た、この溝内に絶縁物を充填するようにしてもよい。
〔発明の効果〕
以上説明してきたように、本発明のLIGBTによれば、
アノード領域に隣接するベース領域下の少なくとも一部
に形成した絶縁層と、ベース領域の上面または下面に形
成されたキャリアの吸い出し領域とによって、ベース領
域内の注入キャリアの分布をコントロールし、電導度変
調効果の程度をコントロールするようにしているため、
高耐圧化をはかると同時にオン抵抗の低減をはかること
ができる。
【図面の簡単な説明】
第1図は本発明の第1の実施例のLIGBTを示す図、第2
図は本発明の第2の実施例のLIGBTを示す図、第3図は
本発明の第3の実施例のLIGBTを示す図、第4図は本発
明の第4の実施例のLIGBTを示す図、第5図は本発明の
第5の実施例のLIGBTを示す図、第6図は従来例のLDMOS
を示す図、第7図は従来例のLIGBTを示す図である。 1……p型シリコン基板、2a……n型ベース領域、3…
…p型アイソレーション領域、4……p型ベース領域、
5……n+型ベース領域、6……n+型ベースコンタク
ト領域、7……ゲート酸化膜、8……ゲート電極、9…
…層間絶縁膜、10……ソース電極、11……n+ドレイン
コンタクト領域、12……ドレイン電極、13……アイソレ
ーション接地電極、14……p+型アノード領域、15……
アノード電極、16……ホール、20……絶縁層、21……p
+型ホール吸い出し領域、22……ショットキ接合、23…
…ホール吸い出し領域、25……n型シリコン基板、26…
…フィールド酸化膜。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】基板表面に形成された比較的低不純物濃度
    の第1導電型のベース領域と、 該第1導電型のベース領域の表面の一部に形成された第
    2導電型のベース領域と、 該第2導電型のベース領域の表面の一部に形成された第
    1導電型のソース領域と、 該第1導電型のベース領域と第1導電型のソース領域と
    の間にはさまれた第2導電型のベース領域の表面にゲー
    ト絶縁膜を介して形成されたゲート電極と、 さらに該第1導電型のベース領域の表面に該第2導電型
    のベース領域と離間して形成された第2導電型のアノー
    ド領域とを具備してなる横型絶縁ゲートバイポーラトラ
    ンジスタにおいて、 前記第1導電型のベース領域形成部の少なくとも一部に
    当該ベース領域形成部表面から所定の深さに形成された
    絶縁層と、 該第1導電型のベース領域の周辺部に該絶縁層に到達す
    るように形成された分離領域と、 該第1導電型のベース領域中の第2導電型のベース領域
    と前記アノード領域との間に形成された少数キャリア吸
    い出し領域とを具備したことを特徴とする横型絶縁ゲー
    トバイポーラトランジスタ。
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US6787872B2 (en) * 2001-06-26 2004-09-07 International Rectifier Corporation Lateral conduction superjunction semiconductor device
JP5191132B2 (ja) 2007-01-29 2013-04-24 三菱電機株式会社 半導体装置
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