CN100468627C - 氮化物半导体器件的制造方法及氮化物半导体器件 - Google Patents

氮化物半导体器件的制造方法及氮化物半导体器件 Download PDF

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Abstract

本发明提供一种氮化物半导体器件的制作方法，在芯片分离通过晶片工艺在基板上制造的元件单元时，能够减少研磨、切断等工序，能够重复使用基板。采用预先确定形成封闭曲线的集合晶体生长速度慢的缺陷的缺陷集合区域(H)和晶体生长速度快的低缺陷区域(ZY)的位置的氮化物半导体缺陷位置控制基板(S)，在低缺陷区域(ZY)上器件的内部，以边界线到达缺陷集合区域(H)的方式，使氮化物半导体层(上层部(B))外延生长在氮化镓基板上，用激光照射或机械方法在上下方向横向同时分离缺陷位置控制基板(S)和生长层(上层部(B))，重复使用基板。

Description

氮化物半导体器件的制造方法及氮化物半导体器件
技术领域
本发明涉及用少的工序道次制造缺陷密度低的良好的氮化物半导体器件的方法和用该方法制造的氮化物半导体器件。
背景技术
专利文献1：特开2002-261014“氮化物半导体器件的制造方法”
专利文献2：特开平11-001399“氮化物半导体单晶基板的制造方法及采用该基板的氮化镓二极管”
专利文献3：特开2003-165799(特愿2001-284324、特愿2002-230925)“单晶氮化镓基板及其生长方法以及其制造方法”
专利文献4：特开2003-183100(特愿2001-311018、特愿2002-269387)“单晶氮化镓基板和单晶氮化镓的晶体生长方法及单晶氮化镓基板的制造方法”
专利文献1叙述的方法是，在与氮化物半导体不同的优选厚3mm以上的衬底基板(蓝宝石基板)上，生长0.3μm以下的InGaN缓冲层和厚100μm以上的GaN晶体，通过研磨除去衬底基板，得到GaN基板，研磨GaN基板使其平坦，在其上叠层氮化物半导体的薄膜，制作LD。
这是在蓝宝石(Al2O3)、尖晶石(MgAl2O4)等异种的厚的衬底基板上，经由缓冲层制作厚的GaN膜，在通过研磨除去蓝宝石衬底基板，得到GaN的独立基板后，制作叠层有GaN缓冲层、裂纹防止层、n侧包层、n侧光导层、活性层、p侧盖层、p侧光导层、p侧包层、p侧接触层等氮化物半导体薄膜的外延基板。刻蚀除去p侧的侧边形成脊型，形成n侧电极、p侧电极。由于这是形成多个器件的基板，所以沿着边界线利用机械方法切割分离成各个芯片。这就需要2次研磨和1次机械分离元件的工序。
专利文献2叙述的GaN基板的制造方法是，在氧化物基板(蓝宝石基板)上生长GaN的晶体，然后除去氧化物基板，得到GaN的晶体基板，然后在其上生长GaN的晶体，制作足够厚的GaN晶体，平滑地研磨其表面，得到GaN的晶片。这样就必须进行用于除去蓝宝石基板的研磨和GaN晶体的研磨这两次研磨。当在如此得到的GaN基板上，生长p型、n型的InGaN、AlGaN、GaN薄膜，制作器件时，必须用机械方法切断GaN基板，进行芯片分离，分成各个单个的元件。下面的专利文献3、4与氮化物半导体器件的制作方法无直接的关系。因此不是最接近本发明的先进技术。但由于在本发明中起到重要作用，因此预先说明。
专利文献3叙述了本申请人提出的氮化镓基板的新的制造方法。由于在本发明中是制造起到重要作用的基板的基础技术，因此列举该制造方法。下面通过图1～图10说明。如图1所示，在衬底基板(GaAs、SiC、蓝宝石、尖晶石单晶)US上涂上孤立的点状(圆点状)的掩模M(SiO2、SiN、W、Pt等)。纵剖面图为图7所示的状态。在其上气相生长氮化镓。在掩模M上生长困难，生长慢，形成穴。这样一来，如图2、图3所示，在掩膜M上就形成由小面F形成的穴(陷斑，pit)。
纵剖面图为图8所示的状态。小面F形成6角锥、12角锥陷斑。此处，为简单起见，表示由6角锥的小面F形成的小面陷斑。在掩模以外不形成陷斑。如图2、图3所示调节生长条件，一边维持掩模M上的小面一边生长氮化镓晶体。图2、图3的角锥的小面的方位不同。只要确定衬底基板和掩模配置，就能生成图2、图3的任何方位的小面陷斑。由于位错D与生长面成直角地延伸，因此位错D朝内移动，位错D集中在小面陷斑底上。在陷斑底部分捕获位错D。纵剖面图为图9所示的状态。把集中在掩模M上位置上产生的位错的部分称为缺陷集合区域H。
其它部分的位错减少，成为低位错的单晶。小面F正下的部分为低缺陷单晶区域Z。此处为单晶低位错，传导率高。将因未被小面覆盖，C面继续存在并生长时，在C面的正下生长的部分称为C面生长区域Y，是单晶低位错，传导率低。掩模M上也被缺陷集合区域H覆盖。与图4所示的小面陷斑邻接，继续生长。
如果晶体达到相当的厚度，就研磨上面，除去小面陷斑，通过研磨、刻蚀等除去衬底基板，得到氮化镓的独立基板。图5示出此情况。纵剖面图为图10所示的状态。此种氮化镓基板由H、Z、Y构成。由于透明不能用肉眼区别。可通过CL(阴极发光)进行区别。该生长方法，由于掩模的配列和缺陷集合区域H的配列是圆点状，所以称为圆点型，区别于其它的配列。缺陷集合区域H为孤立点，不形成封闭曲线。
由于低缺陷单晶区域Z和C面生长区域Y都是低位错的单晶(具有共通的结晶方位)，所以在本发明中将两者一起称为低缺陷区域ZY。此外，在没有C面生长区域Y的情况下，作为独立基板得到只由图6所示的缺陷集合区域H和低缺陷单晶区域Z构成的氮化镓基板。在此种情况下，将低缺陷单晶区域Z称为低缺陷区域ZY。
专利文献4叙述了本申请人提出的氮化镓基板的新的制造方法。在衬底基板上涂上平行线状(条形状)的掩模M(图11)，在其上气相生长氮化镓。在掩模M上生长困难。在掩模M上制作小面F、F对向的小面槽，通过一边维持掩模M上的小面F一边生长氮化镓晶体，把位错集中捕获在小面槽的底部。
图12表示如此的状态。如进行生长就用位错集中的晶体覆盖掩模M上面。把产生在掩模位置上的位错集中的部分称为缺陷集合区域H。其它部分的位错减少，成为低位错的单晶。平行的小面F、F正下的部分称为低缺陷单晶区域Z，传导率高。把在因未被小面F覆盖而C面继续存在并生长时，在C面的正下生长的部分称为C面生长区域Y，传导率低。如果达到某种程度的厚度，就通过研磨等使表面的小面表面平坦，除去衬底基板，成为只有氮化镓的独立基板。
图13、图14表示上述情况。图13是具有C面生长区域Y的图示。图14是没有C面生长区域Y的图示。能够抑制小面F的大小，能够形成或不形成C面生长区域Y。该生长法由于掩模的配列和缺陷集合区域H的配列为平行线状，所以称为条型，区别于其它的生长法。缺陷集合区域H是孤立平行线，是敞开直线。不像本发明形成封闭曲线。
由于低缺陷单晶区域Z和C面生长区域Y都是低位错的单晶(具有共通的结晶方位)，所以在本发明中将Z和Y两者一起称为低缺陷区域ZY。圆点型的缺陷集合区域H是孤立点，不是封闭曲线。条型的缺陷集合区域H也是敞开直线，不是封闭曲线。无论圆点型还是条型，都具有孤立点或敞开曲线的缺陷集合区域H，不能成为应用本发明的基板。但是，由于成为本发明的基板制造技术的基础，所以进行说明。
发明内容
本发明的第1目的在于，提供一种能够减少研磨、切断等工序道次的氮化物半导体器件制作方法。本发明的第2目的在于，提供一种具有缺陷密度低的半导体层的氮化物半导体器件。本发明的第3目的在于，提供一种能够重复使用基板的、能够削减高价的氮化物半导体基板的消耗的氮化物半导体器件的制作方法。
采用预先确定形成封闭曲线的晶体生长速度慢的缺陷集中的缺陷集合区域H和晶体生长速度快的低缺陷区域ZY的位置的氮化物半导体基板(AlxInyGa1-x-yN：0≤x≤1、0≤y≤1、x+y≤1)，在低缺陷区域ZY器件的内部，以边界线到达缺陷集合区域H的方式，使氮化物半导体层(上层部B)外延生长在氮化镓基板上，用激光照射或机械方法分离缺陷位置控制基板S和生长层(上层部B)。由于生长在上层部B的缺陷集合区域H上的部分薄，因此可自然切断，分离成各个芯片。就是说能够同时进行上下分离和水平分离。所谓“晶体生长速度快”或“晶体生长速度慢”，指的是在其上生长氮化物半导体的薄膜时生长速度的快慢。不是其本体生长时生长速度的快慢。
由于称为“预先确定晶体生长速度慢的缺陷集中的缺陷集合区域H和晶体生长速度快的低缺陷区域ZY的位置的基板”比较冗长，因此简化称为“缺陷位置控制基板”，用符号S表示。其可采用所述专利文献3、4介绍的方法制作。所谓缺陷区域与缺陷集合区域H对应，所谓低缺陷区域与低缺陷区域ZY对应。虽说是缺陷位置控制基板S，也不是只有缺陷集合的区域的位置清晰，缺陷少的区域的位置也清晰。而且，具有在缺陷集合区域上氮化物半导体晶体(GaN、InGaN、AlGaN、InN、AlN、AlInGaN)的生长慢、在低缺陷区域上氮化物半导体晶体的生长快的性质。
此外，重要的是缺陷集合区域H形成封闭曲线(Closed Loop)。所谓封闭曲线，指的是在从曲线任意一点出发，沿着曲线移动的动点移动有限的长度后，一定要返回到原来的位置的曲线。封闭曲线的缺陷集合区域H围住低缺陷区域ZY。低缺陷区域ZY形成被封闭曲线围住的孤立的形状，使其与器件的固有形状一致。在专利文献3、4中，缺陷集合区域H是孤立点或敞开直线。但在本发明中，缺陷集合区域H必须是封闭曲线。也能够根据形成在衬底基板上的掩模的形状，将缺陷集合区域H形成怎样的形状。也能够将缺陷集合区域H形成任意的封闭曲线。
对于缺陷位置控制基板S，把生长在其上的多层集中起来，称为“上层部”，用B表示。上层部B，具有因器件的种类而异的构成，是n型、p型的GaN、AlGaN、InGaN的薄膜的叠层体。缺陷位置控制基板S不均匀，由生长慢的缺陷集合区域H、和生长快的低缺陷区域ZY构成。如果在其上以相同的条件生长氮化物半导体，可在低缺陷区域ZY充分生长氮化物半导体晶体，但几乎不在缺陷集合区域H上生长晶体，缺陷集合区域H原状露出地残留。
因此，上层部B在缺陷位置控制基板S的低缺陷区域ZY厚，在缺陷集合区域H薄。上层部B如此不均一地生长。由于生长速度因部位而变化，因此也能够有选择地生长。因此使器件的边界线与生长速度低的缺陷集合区域H对应，使器件的内部与生长速度高的低缺陷区域ZY对应。由封闭曲线构成的缺陷集合区域H成为元件单元的边界线。元件单元为1个器件。因此上层部包含相当多个器件的叠层体。上层部有时包含电极，有时不包含电极。
另外，也可以采用在缺陷位置控制基板S和上层部B的之间设置由能带隙窄的晶体构成的分离层Q，通过照射激光使分离层Q蒸发，相互分离芯片的方法。分离层Q的能带隙窄，一碰到激光，分离层Q就分解，消失。从此上下分离缺陷位置控制基板S和上层部B。
将分离层Q的能带隙设为Egq，将缺陷位置控制基板S的能带隙设为Egs，将上层部B的j号面层的能带隙设为Egj。激光波长λ及分离层Q、上层部B、缺陷位置控制基板S所要求的条件是：Egq<hc/λ<Egs及Egq<hc/λ<min{Egj}。所谓min{…}，是表示{…}的最小值的符号。以后，有时也写为min{Egj}＝Egb。表示构成上层部B的半导体层内最小的能带隙。h是普克朗常数，c是真空中的光速。
由于半导体、绝缘体透过能量比能带隙小的光，吸收能量比能带隙大的光，所以一碰到满足上述不等式的激光，分离层Q就吸收激光，因被加热而热分解，从而消失。因此可上下方向瞬间分离上层部B和缺陷位置控制基板S。
在上层部B，由于在缺陷集合区域H生长层薄并且弱，因此能够以缺陷集合区域H作为边界线，自然地进行芯片分离。
如果上层部B的晶体从基板向上下方向分离，就立即相互横向分离。因此能够省略芯片分离工序。这是本发明的最大优点。
缺陷位置控制基板(AlInGaN)S自体被原状分离，残留。因此缺陷位置控制基板能够再次作为基板使用。即，由于缺陷位置控制基板S未因上层部B的氮化物半导体的形成而被损坏，因此能够重复使用。这也是本发明的大的优点。
本发明，在具有形成封闭曲线的晶体生长速度慢的缺陷集合区域H和晶体生长速度快的低缺陷区域ZY，预先确定该位置的缺陷位置控制基板S上，外延生长由氮化物半导体构成的上层部B，在上层部B上设置或不设置电极E，通过照射激光从缺陷位置控制基板S上下分离上层部B，同时向芯片C分离上层部B。
或者，在具有形成封闭曲线的晶体生长速度慢的缺陷集合区域H和晶体生长速度快的低缺陷区域ZY，预先确定该位置的缺陷位置控制基板S上，设置分离层Q，在其上外延生长由氮化物半导体构成的上层部B，在上层部B上设置或不设置电极E，通过照射激光、机械方法从分离层Q上下分离缺陷位置控制基板S和上层部B，同时向芯片C分离上层部B。
在芯片分离后，在每个芯片上形成下面电极。上面电极，有时在晶片的阶段制作，有时在芯片分离后制作。
由于能够与从缺陷位置控制基板S除去上层部B同时进行芯片分离，因此能够省略芯片分离工序。由于能够大幅度削减制作工序，因而能够削减成本。
缺陷位置控制基板S无损伤地残留。能够多次重复使用缺陷位置控制基板S。由于基板S也是高价的氮化物半导体，所以重复使用该基板取得的成本削减效果显著。
附图说明
图1是衬底基板US的俯视图，表示在专利文献3提出的，通过在衬底基板US上形成孤立点状的掩模M，在掩模M上形成小面陷斑，一边维持小面F一边生长氮化镓晶体，而在小面陷斑底上形成缺陷集合区域H，使该部分形成低位错的小面生长法中，在衬底基板US上形成圆点掩模的状态。
图2是氮化镓晶体的俯视图，表示在专利文献3提出的，通过在衬底基板US上形成孤立点状的掩模M，在掩模M上形成小面陷斑，一边维持小面F一边生长氮化镓晶体，而在小面陷斑底上形成缺陷集合区域H，使该部分形成低位错的小面生长法中，在衬底基板US上形成圆点掩模，生长氮化镓，在掩模M上产生小面陷斑，通过小面陷斑F使位错D集结在陷斑底上的状态。小面棱线与连结掩模M的正三角形的边平行地产生。
图3是氮化镓晶体的俯视图，表示在专利文献3提出的，通过在衬底基板US上形成孤立点状的掩模M，在掩模M上形成小面陷斑，一边维持小面F一边生长氮化镓晶体，而在小面陷斑底上形成缺陷集合区域H，使该部分形成低位错的小面生长法中，在衬底基板US上形成圆点掩模，生长氮化镓，在掩模M上产生小面陷斑，通过小面陷斑F使位错D集结在陷斑底上的状态。小面棱线与连结掩模M的正三角形的边呈直角地产生。
图4是氮化镓晶体的俯视图，表示在专利文献3提出的，通过在衬底基板US上形成孤立点状的掩模M，在掩模M上形成小面陷斑，一边维持小面F一边生长氮化镓晶体，而在小面陷斑底上形成缺陷集合区域H，使该部分形成低位错的小面生长法中，在衬底基板US上形成圆点掩模，生长氮化镓，在掩模M上产生小面陷斑，通过小面陷斑F使位错D集结在陷斑底上，形成深的小面陷斑状态。
图5是氮化镓晶体的俯视图，表示根据在专利文献3提出的，通过在衬底基板US上形成孤立点状的掩模M，在掩模M上形成小面陷斑，一边维持小面F一边生长氮化镓晶体，而在小面陷斑底上形成缺陷集合区域H，使该部分形成低位错的小面生长法，生长晶体，除去衬底基板US，形成单独的氮化镓基板，该氮化镓基板由形成在掩模M上的缺陷集合区域H、形成在小面F下面的低缺陷单晶区域Z和形成在小面的接缝上的C面生长区域Y构成。
图6是氮化镓晶体的俯视图，表示根据在专利文献3提出的在衬底基板US上形成孤立点状的掩模M，在掩模M上形成小面陷斑，一边维持小面F一边生长氮化镓晶体，而在小面陷斑底上形成缺陷集合区域H，使该部分形成低位错的小面生长法，生长晶体，除去衬底基板US上，形成单独的氮化镓基板，该氮化镓基板由形成在掩模M上的缺陷集合区域H、和形成在小面F下面的低缺陷单晶区域Z构成。
图7是衬底基板US的纵剖面图，表示在专利文献3提出的，通过在衬底基板US上形成孤立点状的掩模M，在掩模M上形成小面陷斑，一边维持小面F一边生长氮化镓晶体，而在小面陷斑底上形成缺陷集合区域H，使该部分形成低位错的小面生长法中，在衬底基板US上形成圆点掩模的状态。
图8是氮化镓晶体的纵剖面图，表示在专利文献3提出的，通过在衬底基板US上形成孤立点状的掩模M，在掩模M上形成小面陷斑，一边维持小面F一边生长氮化镓晶体，而在小面陷斑底上形成缺陷集合区域H，使该部分形成低位错的小面生长法中，如果在衬底基板US上形成圆点掩模，在掩模M上的生长就减慢，在掩模M上生成小面陷斑，通过小面F使位错D集结在陷斑底上的状态。
图9是氮化镓晶体的俯视图，表示在专利文献3提出的，通过在衬底基板US上形成孤立点状的掩模M，在掩模M上形成小面陷斑，一边维持小面F一边生长氮化镓晶体，而在小面陷斑底上形成缺陷集合区域H，使该部分形成低位错的小面生长法中，在衬底基板US上形成圆点掩模，生长氮化镓，在掩模M上产生小面陷斑，通过小面F使位错D集结在陷斑底上，陷斑底成为缺陷集合区域H，小面的下面成为低缺陷单晶区域Z，小面的接缝成为C面生长区域Y的状态。小面棱线与连结掩模M的正三角形的边呈直角地产生。
图10是氮化镓晶体的俯视图，表示根据在专利文献3提出的，通过在衬底基板US上形成孤立点状的掩模M，在掩模M上形成小面陷斑，一边维持小面F一边生长氮化镓晶体，而在小面陷斑底上形成缺陷集合区域H，使该部分形成低位错的小面生长法，生长晶体，除去衬底基板US，形成单独的氮化镓基板，该氮化镓基板由形成在掩模M上的缺陷集合区域H、形成在小面F下面的低缺陷单晶区域Z和形成在小面F的接缝上的C面生长区域Y构成，或由H和Z构成。
图11是衬底基板的俯视图，表示在专利文献4提出的，通过在衬底基板US上形成平行直线状的条形掩模，在掩模M上形成平行的小面槽，一边维持小面槽一边生长氮化镓晶体，而在小面槽底上形成缺陷集合区域H，使该部分形成低位错的小面生长法中，在衬底基板US上形成条形掩模的状态。
图12是氮化镓晶体的俯视图，表示在专利文献4提出的，通过在衬底基板US上形成平行直线状的条形掩模，在掩模M上形成平行的小面槽，一边维持小面槽一边生长氮化镓晶体，而在小面槽底上形成缺陷集合区域H，使该部分形成低位错的小面生长法中，在衬底基板US上形成条形掩模，生长氮化镓，在掩模M上形成小面槽，通过小面F使位错D集结在小面槽的底上的状态。
图13是氮化镓独立基板的俯视图，表示在专利文献4提出的，通过在衬底基板US上形成平行直线状的条形掩模，在掩模M上形成平行的小面槽，一边维持小面槽一边生长氮化镓晶体，而在小面槽底上形成缺陷集合区域H，使该部分形成低位错的小面生长法中，研磨除去衬底基板US，小面槽底成为缺陷集合区域H，小面槽的下面成为低缺陷单晶区域Z，小面槽的接缝成为C面生长区域Y的状态。
图14是氮化镓独立基板的俯视图，表示在专利文献4提出的，通过在衬底基板US上形成平行直线状的条形掩模，在掩模M上形成平行的小面槽，一边维持小面槽一边生长氮化镓晶体，而在小面槽底上形成缺陷集合区域H，使该部分形成低位错的小面生长法中，研磨除去衬底基板US，小面槽底成为缺陷集合区域H，小面槽的下面成为低缺陷单晶区域Z的状态。
图15是衬底基板US的俯视图，表示为了制造具有本发明所需的封闭曲线的缺陷集合区域H的缺陷位置控制基板S，而在衬底基板US上涂上正方形的掩模M，在其上小面生长AlInGaN晶体临前的状态。
图16是缺陷位置控制基板S的俯视图，该基板S具有通过在衬底基板US上涂上正方形的掩模M，在其上生长AlInGaN晶体，在掩模M上生成缺陷集合区域H，在掩模M以外的部分生长低缺陷区域ZY，制造的本发明所需的封闭曲线(正方形)的缺陷集合区域H。
图17是衬底基板US的俯视图，表示为了制造本发明所需的具有封闭曲线的缺陷集合区域H的缺陷位置控制基板S，而在衬底基板US上涂上正六边形的掩模M，在其上小面生长AlInGaN晶体临前的状态。
图18是缺陷位置控制基板S的俯视图，该基板S具有通过在衬底基板US上涂上正六边形的掩模M，在其上小面生长AlInGaN晶体，在掩模M上生成缺陷集合区域H，在掩模M以外的部分生成低缺陷区域ZY，制造的本发明所需的封闭曲线(正六边形)的缺陷集合区域H。
图19是缺陷位置控制基板S的俯视图，该基板S具有通过在衬底基板US上涂上正三角形的掩模M，在其上小面生长AlInGaN晶体，在掩模M上生成缺陷集合区域H，在掩模M以外的部分生成低缺陷区域ZY，制造的本发明所需的封闭曲线(正三角形)的缺陷集合区域H。
图20是缺陷位置控制基板S的俯视图，该基板S具有通过在衬底基板US上涂上平行四边形的掩模M，在其上小面生长AlInGaN晶体，在掩模M上生成缺陷集合区域H，在掩模M以外的部分生成低缺陷区域ZY，制造的本发明所需的封闭曲线(平行四边形)的缺陷集合区域H。
图21是缺陷位置控制基板S和分离层Q的纵剖面图，用于说明如果在预先确定了包含封闭曲线的缺陷集合区域H和被该缺陷集合区域H围住的低缺陷区域ZY的缺陷的位置的缺陷位置控制基板S上，生长分离层Q，就几乎不在缺陷集合区域H上生长，而在低缺陷区域ZY上生长的情况。
图22是缺陷位置控制基板S和分离层Q、上层部B的纵剖面图，用于说明如果在预先确定了包含封闭曲线的缺陷集合区域H和被该缺陷集合区域H围住的低缺陷区域ZY的缺陷的位置的缺陷位置控制基板S上，生长分离层Q、上层部B，就几乎不在缺陷集合区域H上生长，而在低缺陷区域ZY上生长的情况。
图23是纵剖面图，表示如果在预先确定了包含封闭曲线的缺陷集合区域H和被该缺陷集合区域H围住的低缺陷区域ZY的缺陷的位置的缺陷位置控制基板S上，生长分离层Q、上层部B，就几乎不在缺陷集合区域H上生长，而在低缺陷区域ZY上生长，对处于邻接元件单元横向分离状态的薄膜·基板，通过激光照射或机械方法施加应力，从缺陷位置控制基板S上下分离上层部B的状态。与上下分离同时进行横向分离(芯片分离)。不切断基板，也能够一举分离芯片。
图24是芯片剖面图，表示芯片分离的元件的每个单元形成上侧电极P的状态。
图25是芯片纵剖面图，表示芯片分离的元件的每个单元形成下侧电极R的状态。
图26是纵剖面图，表示如图22所示在缺陷位置控制基板S上叠层上层部B，然后用晶片工艺形成上部电极P的状态。
图27是纵剖面图，表示利用机械方法或光学手段从缺陷位置控制基板S上下分离具有上部电极P的上层部B的状态。能够不切断基板地一举分离芯片。基板能够再利用。
图28是说明图，表示无论从上下哪一方对氮化物半导体薄膜·基板，照射比分离层Q的能带隙高的能量(hv)的，比缺陷位置控制基板S、上层部B的能带隙低的能量(hv)的光，在基板S、上层部B都不吸收光，而只在分离层Q吸收光。
图29是在由缺陷集合区域H和被其围住的低缺陷区域ZY的缺陷构成的缺陷位置控制基板S上，经由或不经由分离层Q气相生长氮化物半导体，形成上层部B，由通过机械方法或光学手段从缺陷位置控制基板S分离的正方形台面型上层部B构成的芯片C的立体图。
图30是研磨由图29的正方形台面型上层部B构成的芯片C的端面侧面，形成具有与上下面呈直角的端面侧面的正方形芯片C的立体图。
图31是在由正三角形的缺陷集合区域H和被其围住的低缺陷区域ZY的缺陷构成的缺陷位置控制基板S上，经由或不经由分离层Q气相生长氮化物半导体，形成上层部B，由通过机械方法或光学手段从缺陷位置控制基板S分离的正三角形台面型上层部B构成的芯片C的立体图。
图32是研磨由图31的正三角形台面型上层部B构成的芯片C的端面侧面，形成具有与上下面呈直角的端面侧面的正三角形的芯片C的立体图。
图33是在由平行四边形的缺陷集合区域H和被其围住的低缺陷区域ZY的缺陷构成的缺陷位置控制基板S上，经由或不经由分离层Q气相生长氮化物半导体，形成上层部B，由通过机械方法或光学手段从缺陷位置控制基板S分离的平行四边形台面型上层部B构成的芯片C的立体图。
图34是研磨由图33的平行四边形台面型上层部B构成的芯片C的端面侧面，形成具有与上下面呈直角的端面侧面的平行四边形的芯片C的立体图。
图35是在由正六边形的缺陷集合区域H和被其围住的低缺陷区域ZY构成的缺陷位置控制基板S上，经由或不经由分离层Q气相生长氮化物半导体，形成上层部B，由通过机械方法或光学手段从缺陷位置控制基板S分离的正六边形台面型上层部B构成的芯片C的立体图。
图36是研磨由图35的正六边形台面型上层部B构成的芯片C的端面侧面，形成具有与上下面呈直角的端面侧面的正六边形的芯片C的立体图。
图37是表示通过光学或机械方法从缺陷位置控制基板S芯片分离为LED用而形成的上层部B，在上层部B上安装上侧电极P或下侧电极R的状态的LED元件芯片的结构的剖面图。
图38是表示通过光学或机械方法从缺陷位置控制基板S芯片分离为HEMT用而形成的上层部B，在上层部B上安装上侧电极P或下侧电极R的状态的HEMT元件芯片的结构的剖面图。
图39是表示通过光学或机械方法从缺陷位置控制基板S芯片分离为肖特基二极管用而形成的上层部B，在上层部B上安装上侧电极P或下侧电极R的状态的肖特基二极管元件芯片的结构的剖面图。
图40是表示通过光学或机械方法从缺陷位置控制基板S芯片分离为纵型晶体管用而形成的上层部B，在上层部B上安装上侧电极P或下侧电极R的状态的纵型晶体管元件芯片的结构的剖面图。
图中：S—缺陷位置控制基板，ZY—低缺陷区域，H—缺陷集合区域，B—上层部，C—芯片，Y—C面生长区域，Z—低缺陷单晶区域，Q—分离层，60—n型GaN层，62—AlGaN层，63—MQW，64—p型AlGaN层，65—p型GaN层，66—p电极，67—n电极，70—GaN基板，72—i—GaN，73—i—AlGaN，74—源电极，75—漏电极，76—栅电极，80—n—GaN基板，82—n-—GaN，83—肖特基电极，84—欧姆电极，90—n—GaN基板，92—n-—GaN，93—p—GaN，94—漏电极，95—n+—GaN，97—源电极，99—栅电极。
具体实施方式
[1.缺陷位置控制基板S(图16、图18、图19、图20)]
组成，为AlxInyGa1-x-yN(0≤x≤1、0≤y≤1、x+y≤1)，是预先确定分配缺陷集合区域H和低缺陷区域ZY的位置的AlInGaN基板。这是在专利文献3、4中最初提供的内容。在衬底基板US上形成掩模M，由于在掩模M上晶体生长慢，因此在掩模M上形成小面陷斑或小面槽，由于将其它区域的位错拉向小面底部，所以掩模上的部分成为高密度集结位错的缺陷集合区域H，其它部分成为低缺陷区域ZY。
因此，本发明以所述专利文献3、4的基板为出发原料。在低缺陷区域ZY上氮化物半导体的生长慢，在缺陷集合区域H上氮化物半导体的生长快。而且，以形成封闭曲线的方式设置缺陷集合区域H。在专利文献3、4中没有将缺陷集合区域H称为封闭曲线。在专利文献3的圆点型中，缺陷集合区域H为孤立点，在专利文献4的条型中，缺陷集合区域H为平行直线群。都不是封闭曲线。
本发明的出发基板，根据专利文献3、4的小面生长法，包含缺陷集合区域H和低缺陷区域ZY地制作，而且以缺陷集合区域H是封闭曲线作为必要的条件。这是因为，在沿着缺陷集合区域H切断时，能够相互分离元件部分。该封闭曲线为元件一单元。因此，最好以形成元件一单元程度的轮廓的方式，在缺陷位置控制基板S上形成缺陷集合区域H。缺陷集合区域H之所以必须是封闭曲线，是因为其决定器件的外形本身。由于能够在掩模M上形成缺陷集合区域H，所以可按掩模M的形状自由地决定缺陷集合区域H的形状。
如专利文献3、4，在缺陷位置控制基板S上纵向生长缺陷集合区域H或低缺陷区域ZY，缺陷集合区域H成为方位反转的单晶。如此形成，只是在C面生长低缺陷区域ZY，以表面作为Ga面，以背面作为N面，缺陷集合区域H以表面作为N面，以背面作为Ga面时。即只在涂有掩模的基板上C面生长时，形成缺陷集合区域H和低缺陷区域ZY。就是说缺陷位置控制基板S的表面是C面(部分为—C面)。
在六方晶系的晶体中，在C面以外作为代表面有M面({1—100})或A面({11-20})，在多数情况下，{1—100}面为劈开面。但是，在{1—100}面或{11—20}面上，能否形成所述的封闭曲线的缺陷集合区域H和被其围住的低缺陷区域ZY还不清楚。还未制作具有{1—100}面或{11—20}面的大型的氮化物半导体晶体。在涂上掩模M，在其上生长氮化物半导体的情况下，是否形成缺陷集合区域H和低缺陷区域ZY这样的结晶方位反转的区域还不清楚。此外，也不清楚在其上生长氮化物半导体时是否具有生长速度的选择性。现时，所谓缺陷位置控制基板S只局限于C面生长的晶体。因此，劈开面不能形成水平面。因而不能通过自然劈开上下分离。
由于氮化物半导体多是三方晶系或六方晶系的，所以要使芯片C的轮廓线与劈开面一致，芯片形状(封闭曲线形状)为正方形、正六边形、正三角形、平行四边形、菱形等形状。在此种情况下，缺陷位置控制基板S上的缺陷集合区域H为正六边形、正三角形、平行四边形、菱形等。
但是，由于本发明是不利用劈开进行芯片分离的方法，所以不需要使芯片轮廓线与劈开面一致，也能形成具有正方形矩形的轮廓线的芯片C。正方形、正六边形、正三角形、平行四边形、菱形等封闭曲线形状的横向尺寸的最大值为50mm，最小值为0.2mm左右。
图15是在衬底基板US上形成具有正方形的封闭曲线的掩模M的衬底基板的局部俯视图。图16是在其上小面生长氮化物半导体(AlInGaN)，达到适当的厚度后，研磨小面部分，除去衬底基板US，作为氮化物半导体(AlInGaN)的独立基板的部分的局部俯视图。这样掩模M上的部分成为缺陷集合区域H，其构成封闭曲线。被封闭曲线围住的部分是单晶，成为低缺陷区域ZY。低缺陷区域ZY为半导体器件的一单元。但是，由于ZY及H都透明，所以用肉眼不能区别。可通过CL(阴极发光)或荧光显微镜观察，分清最初的区别。
图17是在衬底基板US上形成具有正六边形的封闭曲线的掩模M的衬底基板的局部俯视图。图18是在其上小面生长氮化物半导体(AlInGaN)，达到适当的厚度后，研磨小面部分，除去衬底基板US，作为氮化物半导体(AlInGaN)的独立基板的部分的局部俯视图。这样掩模M上的部分成为缺陷集合区域H，其构成封闭曲线。被封闭曲线围住的部分为低缺陷区域ZY。低缺陷区域ZY为半导体器件的一单元。如果使用该基板，能够制作正六边形器件。在此种情况下，由于ZY及H都透明，所以用肉眼不能区别。可通过CL(阴极发光)或荧光显微镜观察，分清最初的区别。
除此以外，也能够采用具有正三角形、平行四边形等缺陷集合区域H的氮化物半导体缺陷位置控制基板S。图19表示具有正三角形缺陷集合区域H的缺陷位置控制基板S的例子。与图15～图18同样，在掩模M上形成缺陷集合区域H，掩模M位置和缺陷集合区域H位置1对1地对应。因此此处省略掩模M的图示，只表示缺陷位置控制基板S。正三角形的缺陷集合区域H形成封闭曲线。存在被其围主的低位错的单晶即低缺陷区域ZY。
图20是具有平行四边形(菱形)的缺陷集合区域H的氮化物半导体缺陷位置控制基板S的局部俯视图。缺陷集合区域H以形成平行四边形的边的方式存在。被封闭曲线的缺陷集合区域H围住的部分是低缺陷区域ZY。
缺陷位置控制基板S，能够用所述专利文献3、4的方法制作。形成封闭曲线是新的必要的条件。不只是这样，此处利用缺陷位置控制基板S的特别的性质，可使器件的制作容易。
这是怎样的性质呢？这是氮化物半导体晶体容易在低缺陷区域ZY上生长的性质。这是在发明专利文献3、4时没有弄清的特别的性质。究竟缺陷集合区域H的正体是何体，该问题在发明专利文献3、4时没有弄清。现在非常清楚缺陷集合区域H的正体。
衬底基板，采用具有三次对称性的。生长在其上的氮化物半导体在上面具有C面。但是，由于使其小面生长，所以在生长途中不太存在平坦的C面，倾斜的小面几乎覆盖整面。如果在生长结束后研磨小面表面，可形成平坦面。该平坦面应是C面。在低缺陷区域ZY，确实是C面。也就是说低缺陷区域ZY的上面是Ga面(C面)，或下面是N面。
这如预想的一样。但是得知缺陷集合区域H是单晶，是c轴反转的单晶。即缺陷集合区域H的上面是N面，下面是Ga面。所谓的缺陷位置控制基板S，是组合Ga面位于表面的低缺陷区域ZY、和N面位于表面的缺陷集合区域H而成。如从背面看与上述相反。在背面缺陷集合区域H在Ga面，低缺陷区域ZY成为N面。
如果只是这样，使本发明成立的必要的条件还不存在，但得知，其后，具有在缺陷集合区域H上(N面)难生长氮化物半导体、在低缺陷区域ZY(Ga面)上容易生长氮化物半导体的生长速度的选择性。Ga面和N面的生长速度的选择性的发现是全新的。前面叙述了在衬底基板(GaAs、蓝宝石、SiC)上附上掩模(SiO2、SiN、W、Pt)的情况下，在掩模M上难生长氮化镓。因此容易形成以掩模M为底的小面F。这是衬底基板US和掩模M间的生长速度的不均匀性(选择性)。
本发明此处新发现的不是这样，而是用小面生长法制作的氮化物半导体(AlInGaN)基板的、在缺陷集合区域H上生长速度慢的、在低缺陷区域ZY上生长速度快的生长速度的不均匀性。如此的选择性的发现是新发现。由于由重复H和ZY构成的氮化物半导体基板本身(缺陷位置控制基板S)是新的，所以生长在其上的晶体的生长速度的选择性的发现也是全新的。
本发明良好地利用如此的氮化物半导体缺陷位置控制基板S的在H和ZY的生长速度的选择性。将H、ZY上的生长速度规定为VH、VZY。此处所说的选择性，就是说VH<VZY。
本发明，有时在缺陷位置控制基板S上，经由分离层Q生长上层部B，有时不用分离层Q生长上层部B。
即使生长分离层Q，也几乎不在缺陷集合区域H上生长，专在低缺陷区域ZY上生长。只要在其上形成上层部B，就不在缺陷集合区域H上生长，而只在低缺陷区域ZY上生长。这就是说通过在其上外延生长的氮化物半导体，接替缺陷位置控制基板S的生长速度选择性这个性质(VH<VZY)。这不只是因为缺陷集合区域H上缺陷多，而是因为结晶方位完全反转。生长在缺陷集合区域H的N面上的分离层Q或上层部B，也必须以N面作为上面生长。所谓的外延生长就是如此。但是，由于在N面和Ga面具有选择性，保持结晶方位，所以即使生长层数或厚度增加，其也作为不变的性质维持。
理想的是，生长层只载置在低缺陷区域ZY，就是不在缺陷集合区域H上载置外延生长层。即使在缺陷集合区域H上多少薄薄地载置晶体，如果用KOH刻蚀就容易除去它。由此清晰显示缺陷集合区域H上的边界线槽。
因此，如果对外延生长的晶体施加照射激光形成的撞击或机械的应力，就容易从缺陷位置控制基板S除去上层部B。与上下方向的分离一同也横向进行芯片分离。如此，本发明有效地利用缺陷位置控制基板S的在H和ZY上的生长速度的差异。
作为本发明的出发基板，能够采用包含图16、图18、图19、图20等的封闭曲线的缺陷集合区域H和被其围住的低缺陷区域ZY的AlInGaN缺陷位置控制基板S。
[2.分离层Q(图21)]
分离层Q位于缺陷位置控制基板S和上层部B的之间，在上下分离时消失或破断。由于对于分离层Q也有在缺陷集合区域H上难生长、在低缺陷区域ZY上容易生长这样的选择性，所以方便。图21表示在缺陷位置控制基板S上生长分离层Q的状态。在低缺陷区域ZY上(AlInGa面)生长，但是几乎不在缺陷集合区域H上(N面)生长。为了节省时间或材料，优选分离层Q十分薄。
分离层Q，例如规定厚3nm～1000nm。也可以超过1000nm，但是浪费材料。如果在3nm以下有选择地吸上激光，不能从分离层Q分离。也能够通过上下分离机构W省略分离层Q。分离层Q因上下分离机构W而异。在通过激光照射L分离时，具有能带隙Egq比缺陷位置控制基板S的能带隙Egs、及上层部B的最小能带隙Egb小这样的条件。除此以外，要求激光的波长λ具有上述能带隙的中间的能量这样的条件。
Egq<hc/λ<Egs、Egq<hc/λ<Egb
半导体不能吸收比能带隙小的能量(hc/λ)的光，但能够吸收比能带隙大的能量的光。图28对此进行了说明。规定在缺陷位置控制基板S上生长分离层Q、上层部B。在其右侧写有能带隙Eg。激光的能量用hv(h：普朗克常数，v：波数v＝c/λ)表示。分离层Q的能带隙比hv小，上层部B的能带隙有偏差，但是比hv大。上述不等式的波长的激光，透过上层部B、缺陷位置控制基板S，但在分离层Q被全部吸收。由于分离层Q被急速加热分解，因此以分离层Q作为切断面，上下分离上层部B和缺陷位置控制基板S。
作为满足上述不等式的分离层Q的材料，例如InN层的能带隙小，无论对于怎样的B、S的组合都能利用。也有InN的用途不怎么大，不能生长良好的晶体的原因，能带隙多少长时间不清楚，据说是2eV或1.7eV。现在知道其好像在0.75左右。因此，InN的能带隙低于GaN、AlN，与那些混晶AlInGaN的哪个相比能带隙也都低。
在上下分离手段W是机械方法时，分离层Q规定采用机械性脆的材料。例如，将掺杂C(碳)、Fe(铁)、Mg(镁)中的任何一种的GaN晶体等作为分离层Q。掺杂C、Fe、Mg等的GaN脆，用于制作容易剥离的晶体。对上下的层B、Q施加横向的剪切应力，或吸附上下的层B、Q，施加拉伸应力。通过这样从缺陷位置控制基板S分离上层部B。
[3.上层部B(图22)]
在分离层Q上外延生长上层部B。是具有多种组成的氮化物半导体层的叠层体。在缺陷集合区域H上几乎不成长，而只在低缺陷区域ZY上生长。因此如图22所示，在低缺陷区域ZY上生长台形(台面型)的上层部B。图22是不形成上面的电极E的情况。与缺陷集合区域H上接触的部分成为边界线。这是缺陷位置控制基板S上的方便的部位。1个台形与器件对应。
本发明可广泛用作发光二极管、激光二极管等发光元件、整流器、双极晶体管、场效应晶体管、HEMT(High Electrom Mobility Transistor：高电子流动性晶体管)等电子元件、温度传感器、压力传感器、放射线传感器、可视/紫外光探测器等半导体传感器、SAW器件(Surface Acoustic WaveDevice：表面弹性波元件)、振动器、谐振器、振荡器、MEMS(Micro ElectroMechanical System)部件、压电驱动器等器件用的基板。上层部B的结构因氮化物半导体系的器件的目的而异。在本发明中，上层部B的结构是多样的。
在是发光元件时，基板部分为缓冲层、包层、活性层、包层、接触层这样的结构。所谓的“基板部分”，不是缺陷位置控制基板的一部分。由于回收再利用缺陷位置控制基板S，因此不成为器件的一部分。需要在芯片分离时成为维持机械强度的基础的部分。该部分就是在此处所说的“基板部分”。然后，只写上n—GaN基板，或n—GaN，但不能理解为是缺陷位置控制基板S的一部分。图37～图40表示完成的器件的纵剖面图。所谓的上层部B，是从完成的器件除去上电极或下电极的层结构的部分。
在是受光元件时，基板部分为缓冲层、受光层、窗口层、接触层这样的结构。在是肖特基二极管时，基板部分就是n型层。在是HEMT时，基板部分为i型层、i型层这样的结构。在从缺陷位置控制基板S分离上层部B后，形成n侧电极、p侧电极。下面更具体地叙述上层部B。
(在是LED时，图37)从上的顺序是：
p型GaN层65
p型AlGaN层64
GaN/InGaN-MQW 63     (GaN/InGaN)3
AlGaN层62
n型GaN层60
n型GaN层60相当于所述基板部分。此处，MQW63是3次叠层GaN和InGaN这两层而成的。
(在是HEMT时，图38)从上的顺序是：
i—AlGaN73
i—GaN72
GaN基板70
GaN基板70相当于所述基板部分。
(在是肖特基二极管时，图39)从上的顺序是：
n-—GaN82
n—GaN基板80
n—GaN基板80相当于所述基板部分。
(在是纵型MIS晶体管时，图40)从上的顺序是：
n+型GaN95
p型GaN93
n-—GaN92
n—GaN基板90
n—GaN基板90相当于所述基板部分。
[4.上层部B+电极E(图26)]
上层部B是外延生长层的叠层体，但也有时到在其上形成电极E的状态，在用晶片工艺进行后，分离上层部B和缺陷位置控制基板S。只要基板部分是n型，上层部B上的电极就多是p侧电极。但是也能够根据元件结构在上面设置p侧、n侧电极双方。这样一来，也能够与通常的晶片工艺同样，在晶片工艺中进行电极形成。上层部B，在是发光元件时，基板部分为缓冲层、包层、活性层、包层、接触层、电极这样的结构。在是受光元件时，基板部分为缓冲层、受光层、窗口层、接触层、电极这样的结构。在是肖特基二极管时，基板部分为n型层、肖特基电极这样的结构。在是HEMT时，基板部分为i型层、i型层、电极这样的结构。在从缺陷位置控制基板S分离上层部B后，在芯片C的背面上形成其余的电极。
(在是LED时，图37)从上的顺序是：
p电极(镍Ni)66
p型GaN层65
p型AlGaN层64
GaN/InGaN-MQW 63    (GaN/InGaN)3
AlGaN层62
n型GaN层60
此处，MQW63是3次叠层GaN和InGaN这两层而成的。
(在是HEMT时，图38)从上的顺序是：
源电极74、漏电极(Ti/Al/Ti/Au)75、栅电极(Au)76
i—AlGaN73
i—GaN72
GaN基板70
(在是肖特基二极管时，图39)从上的顺序是：
肖特基电极(Au)83
n-—GaN82
n—GaN基板80
(在是纵型MIS晶体管时，图40)从上的顺序是：
源电极(Ti/Al/Ti/Au)97
栅电极(Au)99
n+型GaN95
p型GaN93
n-—GaN92
n—GaN基板90
[5.上下分离手段(图23、图27)]
接着从缺陷位置控制基板S上下方向分离上层部B。图23、图27表示此状态。破坏分离层Q的部分，上下分离上层部B和缺陷位置控制基板S。下面叙述分离手段。由于以缺陷集合区域H为边界预先横向分离上层部B，所以在本发明中与上下方向分离同时进行芯片横向分离。因此所谓分离手段就是上下方向的分离手段。具有利用激光照射的手段和机械方法。此外，有时采用分离层Q，有时不采用分离层Q。
(5A.采用分离层Q，用激光照射分离时)
在缺陷位置控制基板S和上层部B的之间形成分离层Q。分离层Q的厚度为3nm～1000nm。分离层Q也具有在缺陷集合区域H上难生长、在低缺陷区域ZY上容易生长的便利的性质。在通过激光照射只分解分离层Q的情况下，规定分离层Q的能带隙窄于半导体层的能带隙，半导体激光器的能量大于分离层Q的能带隙，小于其它半导体层的能带隙。将分离层Q的能带隙设为Egq，将缺陷位置控制基板S的能带隙设为Egs，将上层部B的j号面层的能带隙设为Egj。激光波长λ及分离层Q、上层部B、缺陷位置控制基板S所要求的条件为：Egq<hc/λ<Egs及Egq<hc/λ<min{Egj}。
半导体、绝缘体透过能量比能带隙小的光，吸收能量比能带隙大的光。这如图28所示。如果碰到满足上述不等式的激光，分离层Q就吸收激光，因其被加热而热分解并消失。因此可上下方向瞬间分离上层部B和缺陷位置控制基板S。例如以InN层作为分离层Q。由于其在AlGaInN晶体中能带隙最小，所以有选择地吸收激光，因而热分解。
在上层部B，由于在缺陷集合区域H上生长层薄并且弱，因此能够以缺陷集合区域H作为边界线，自然地进行芯片分离。与上下方向分离同时进行水平方向的分离，可连续切割芯片C。有时也在缺陷位置控制基板S上残留分离层Q的残留物Q’。其可通过研磨或刻蚀等除去。能够再利用表面平坦平滑的缺陷位置控制基板S。
(5B.采用分离层Q，用机械方法分离时)
在缺陷位置控制基板S和上层部B的之间形成分离层Q。分离层Q的厚度为3nm～1000nm。用机械方法，以分离层Q作为边界，上下分离上层部B和缺陷位置控制基板S。要求分离层Q是脆的晶体。例如，能够将掺杂碳C、镁Mg、铁Fe的GaN膜作为脆性的分离层Q。如果固定缺陷位置控制基板S，上拉上层部B，就可从脆性的分离层Q分离。
(5C.采用分离层Q，用激光照射分离时)
不采用分离层Q也能够上下分离。在缺陷位置控制基板S上直接形成上层部B。在此种情况下，由于没有成为牺牲品而破断的部分，因此不能用机械方法上下分离。所以不能采用机械的分离手段。只能利用激光进行光分离。在此种情况下，就是上层部B吸收激光，部分上层部B分解，从缺陷位置控制基板S上下分离。缺陷位置控制基板S的能带隙Egs、上层部B的能带隙的最小值Egb和激光波长λ，必须满足Egb<hc/λ<Egs的不等式。
[6.上面电极的形成(图24)]
如图23所示，芯片分离上层部B。在该各个芯片C的上面形成上侧电极P、P。按图24所示用，形成具有上侧电极的芯片。这是不按图21～图23所示用用晶片工艺形成上侧电极P、P的情况。但是，如图26、图27，也能够用晶片工艺形成上侧电极P、P。在此种情况下，不需要在芯片分离后形成上侧电极P、P。
[7.下面电极的形成(图25)]
接着，按每个芯片在上层部B的背面上形成下侧电极R。由因此形成器件芯片。在晶片工艺的过程中不能形成下侧电极R，是本发明的不足之处。但是如图38所示，有的不需要下侧电极R。
[8.芯片的形状的整形(图29～图36)]
进行了以缺陷集合区域H为边界的生长的上层部B多形成台面型(台形)。即使是台面型也具有作为器件的功能。但是有时最好是上下面相同尺寸的长方体芯片。在此种情况下，在芯片分离后研磨侧面、端面，将侧壁精加工成直角。
图29表示具有正方形底面、上面的台面型的芯片C。在也可以是台面型时规定为该原状的形状。此外，如图30所示，也能够规定为经过加工端面、侧面，将这些面形成直角的长方体的器件。图31是芯片分离的正三角形的台面型的芯片C。也能够规定为经过加工端面，将图32的端面形成直角的正三角形芯片C。图33是台面型的平行四边形的芯片C。其也能直接使用，也能够如图34所示，规定为将端面形成直角的平行四边形的芯片C。图35是台面型的正六边形芯片C。也能够规定为通过对其加工图36的端面形成直角的正六边形芯片C。
[9.最终的器件的形状(图37～图40)]
也可以是台面型，但此处表示将端面侧面形成直角并装有器件电极的芯片C的状态。叠层结构不包含缺陷位置控制基板S，只由上层部B构成。上层部B的厚度设定在10μm～600μm。如通常的半导体器件，包含基板地切下的器件，由于基板厚，所以器件的叠层部的厚度在300μm～600μm的范围。但是本发明，由于半导体叠层结构只由上层部B构成，所以上层部B厚度可在10μm～300μm。
(在是LED时，图37)从上的顺序是：
p电极(镍Ni)66
p型GaN层65
p型AlGaN层64
GaN/InGaN-MQW 63      (GaN/InGaN)3
AlGaN层62
n型GaN层60
n电极(Ti/Al/Ti/Au)67
(在是HEMT时，图38)从上的顺序是：
源电极74、漏电极(Ti/Al/Ti/Au)75、栅电极(Au)76
i—AlGaN73
i—GaN72
GaN层72
(在是肖脱二极管时，图39)从上的顺序是：
肖特基电极(Au)83
n-—GaN82
n—GaN基板80
欧姆电极(n电极：Ti/Al/Ti/Au)84
(在是纵型MIST晶体管时，图40)从上的顺序是：
源电极(Ti/Al/Ti/Au)97
栅电极(Al)99
n+型GaN95
p型GaN93
n-—GaN92
n—GaN基板90
漏电极(Ti/Al/Ti/Au)94。

Claims (19)

1.一种氮化物半导体器件的制作方法，其特征是：
包括：在包含封闭曲线状形成的缺陷集合区域(H)和由缺陷集合区域(H)围住的低缺陷区域(ZY)的氮化物半导体(AlxInyGa1-x-yN：0≤x≤1、0≤y≤1、x+y≤1)缺陷位置控制基板(S)上，叠层用于构成器件的多个氮化物半导体层(AlujInvjGa1-uj-vjN：0≤uj≤1、0≤vj≤1、uj+vj≤1)，从而形成上层部(B)的工序；和从缺陷位置控制基板(S)上下分离上层部(B)的工序，
与该上下分离工序同时在横向沿着缺陷集合区域(H)分离上层部(B)而分离成各个芯片，并且再利用缺陷位置控制基板(S)。
2.一种氮化物半导体器件的制作方法，其特征是：在包含封闭曲线状形成的缺陷集合区域(H)和由缺陷集合区域(H)围住的低缺陷区域(ZY)的氮化物半导体(AlxInyGa1-x-yN：0≤x≤1、0≤y≤1、x+y≤1)缺陷位置控制基板(S)上，生长能带隙(Egq)窄的氮化物半导体的分离层(Q)，在其上叠层用于构成器件的多个氮化物半导体层(AlujInvjGa1-uj-vjN：0≤uj≤1、0≤vj≤1、uj+vj≤1)，从而形成上层部(B)，通过照射具有比分离层(Q)的能带隙(Egq)高、比上层部(B)的层的能带隙(Egq)的最小值(Egb)(min{Egj})低的能量(Egq<hc/λ<Egb)的激光，分解分离层(Q)，从缺陷位置控制基板(S)上下分离上层部(B)的同时在横向沿着缺陷集合区域(H)分离而分离成各个芯片，并且再利用缺陷位置控制基板(S)。
3.一种氮化物半导体器件的制作方法，其特征是：包括在包含封闭曲线状形成的缺陷集合区域(H)和由缺陷集合区域(H)围住的低缺陷区域(ZY)的氮化物半导体(AlxInyGa1-x-yN：0≤x≤1、0≤y≤1、x+y≤1)缺陷位置控制基板(S)上，生长脆性的氮化物半导体的分离层(Q)，在其上叠层用于构成器件的多个氮化物半导体层(AlujInvjGa1-uj-vjN：0≤uj≤1、0≤vj≤1、uj+vj≤1)，从而形成上层部(B)，对缺陷位置控制基板(S)和上层部(B)施加剪切应力或拉伸应力，破坏分离层(Q)，从缺陷位置控制基板(S)上下分离上层部(B)的同时在横向沿着缺陷集合区域(H)分离而分离成各个芯片，并且再利用缺陷位置控制基板(S)。
4.一种氮化物半导体器件的制作方法，其特征是：在包含缺陷集合区域(H)和低缺陷区域(ZY)的、以缺陷集合区域(H)围住低缺陷区域(ZY)的封闭曲线状形成的氮化物半导体(AlxInyGa1-x-yN：0≤x≤1、0≤y≤1、x+y≤1)缺陷位置控制基板(S)上，叠层用于构成具有比缺陷位置控制基板(S)的能带隙(Egs)窄的能带隙(Egj)的器件的多个氮化物半导体层(AlujInvjGa1-uj-vjN：0≤uj≤1、0≤vj≤1、uj+vj≤1)，从而形成上层部(B)，通过照射具有比缺陷位置控制基板(S)的能带隙(Egs)低、比上层部(B)的层的能带隙的最小值(Egb)(min{Egj})高的能量(Egb<hc/λ<Egs)的激光，分解上层部(B)的一部分，从缺陷位置控制基板(S)上下分离上层部(B)的同时在横向沿着缺陷集合区域(H)分离而分离成各个芯片，并且再利用缺陷位置控制基板(S)。
5.如权利要求1～4中任何一项所述的氮化物半导体器件的制作方法，其特征是：在低缺陷区域ZY上生长的氮化物系半导体以比在缺陷集合区域H上生长的氮化物系半导体快的生长速度进行生长。
6.如权利要求1～4中任何一项所述的氮化物半导体器件的制作方法，其特征是：在上层部(B)上面形成电极后，从缺陷位置控制基板(S)上下分离上层部(B)。
7.如权利要求1～4中任何一项所述的氮化物半导体器件的制作方法，其特征是：在是上层部(B)下面需要电极的器件的情况下，在芯片分离后在各个芯片的上层部(B)下面形成电极。
8.如权利要求3所述的氮化物半导体器件的制作方法，其特征是：脆性的分离层(Q)，是掺杂碳(C)、铁(Fe)或镁(Mg)的氮化物半导体层，厚3nm～1000nm。
9.如权利要求2所述的氮化物半导体器件的制作方法，其特征是：能带隙窄的分离层(Q)，是InN层，厚3nm～1000nm。
10.如权利要求1～4中任何一项所述的氮化物半导体器件的制作方法，其特征是：缺陷位置控制基板(S)的直径为10mm～150mm(6英寸)，上层部(B)的一单元的水平方向的尺寸为0.2mm以上50mm以下，厚10μm～600μm。
11.一种氮化物半导体器件，其特征是：
包括：在包含封闭曲线状形成的缺陷集合区域(H)和由缺陷集合区域(H)围住的低缺陷区域(ZY)的氮化物半导体(AlxInyGa1-x-yN：0≤x≤1、0≤y≤1、x+y≤1)缺陷位置控制基板(S)上，叠层用于构成器件的多个氮化物半导体层(AlujInvjGa1-uj-vjN：0≤uj≤1、0≤vj≤1、uj+vj≤1)，从而形成上层部(B)的工序、和从缺陷位置控制基板(S)上下分离上层部(B)的工序，
与该上下分离工序同时，横向沿着缺陷集合区域(H)分离上层部(B)而分离成各个芯片，以分离的芯片状态形成下部电极，所述芯片形成台面型的形状，厚度为10μm～600μm，水平方向的尺寸为0.2mm～50mm。
12.一种氮化物半导体器件，其特征是：
包括：在包含封闭曲线状形成的缺陷集合区域(H)和由缺陷集合区域(H)围住的低缺陷区域(ZY)的氮化物半导体(AlxInyGa1-x-yN：0≤x≤1、0≤y≤1、x+y≤1)缺陷位置控制基板(S)上，叠层用于构成器件的多个氮化物半导体层(AlujInvjGa1-uj-vjN：0≤uj≤1、0≤vj≤1、uj+vj≤1)，从而形成上层部(B)的工序、和从缺陷位置控制基板(S)上下分离上层部(B)的工序，
与该上下分离工序同时，横向沿着缺陷集合区域(H)分离上层部(B)而分离成各个芯片，以分离的芯片状态形成下部电极，所述芯片的厚度为10μm～600μm，水平方向的尺寸为0.2mm～50mm。
13.一种氮化物半导体器件，其特征是：在包含封闭曲线状形成的缺陷集合区域(H)和由缺陷集合区域(H)围住的低缺陷区域(ZY)的氮化物半导体(AlxInyGa1-x-yN：0≤x≤1、0≤y≤1、x+y≤1)缺陷位置控制基板(S)上，生长能带隙(Egq)窄的氮化物半导体的分离层(Q)，在其上叠层用于构成器件的多个氮化物半导体层(AlujInvjGa1-uj-vjN：0≤uj≤1、0≤vj≤1、uj+vj≤1)，从而形成上层部(B)，通过照射具有比分离层(Q)的能带隙(Egq)高、比上层部(B)的层的能带隙的最小值(Egb)(min{Egj})低的能量(Egq<hc/λ<Egb)的激光，分解分离层(Q)，从缺陷位置控制基板(S)上下分离上层部(B)的同时在横向沿着缺陷集合区域(H)分离而分离成各个芯片，以分离的芯片状态形成下部电极，所述芯片形成台面型的形状，厚度为10μm～600μm，水平方向的尺寸为0.2mm～50mm。
14.一种氮化物半导体器件，其特征是：在包含封闭曲线状形成的缺陷集合区域(H)和由缺陷集合区域(H)围住的低缺陷区域(ZY)的氮化物半导体(AlxInyGa1-x-yN：0≤x≤1、0≤y≤1、x+y≤1)缺陷位置控制基板(S)上，生长能带隙(Egq)窄的氮化物半导体的分离层(Q)，在其上叠层用于构成器件的多个氮化物半导体层(AlujInvjGa1-uj-vjN：0≤uj≤1、0≤vj≤1、uj+vj≤1)，从而形成上层部(B)，通过照射具有比分离层(Q)的能带隙(Egq)高、比上层部(B)的层的能带隙的最小值(Egb)(min{Egj})低的能量(Egq<hc/λ<Egb)的激光，分解分离层(Q)，从缺陷位置控制基板(S)上下分离上层部(B)的同时在横向沿着缺陷集合区域(H)分离而分离成各个芯片，以分离的芯片状态形成下部电极，所述芯片的厚度为10μm～600μm，水平方向的尺寸为0.2mm～50mm。
15.一种氮化物半导体器件，其特征是：在包含封闭曲线状形成的缺陷集合区域(H)和由缺陷集合区域(H)围住的低缺陷区域(ZY)的氮化物半导体(AlxInyGa1-x-yN：0≤x≤1、0≤y≤1、x+y≤1)缺陷位置控制基板(S)上，生长脆性的氮化物半导体的分离层(Q)，在其上叠层用于构成器件的多个氮化物半导体层(AlujInvjGa1-uj-vjN：0≤uj≤1、0≤vj≤1、uj+vj≤1)，从而形成上层部(B)，对缺陷位置控制基板(S)和上层部(B)施加剪切应力或拉伸应力，破坏分离层(Q)，从缺陷位置控制基板(S)上下分离上层部(B)的同时在横向沿着缺陷集合区域(H)分离而分离成各个芯片，以分离的芯片状态形成下部电极，所述芯片形成台面型的形状，厚度为10μm～600μm，水平方向的尺寸为0.2mm～50mm。
16.一种氮化物半导体器件，其特征是：在包含缺陷集合区域(H)和低缺陷区域(ZY)、缺陷集合区域(H)围住低缺陷区域(ZY)的封闭曲线状形成的氮化物半导体(AlxInyGa1-x-yN：0≤x≤1、0≤y≤1、x+y≤1)缺陷位置控制基板(S)上，叠层用于构成具有比缺陷位置控制基板(S)的能带隙(Egs)小的能带隙(Egj)的器件的多个氮化物半导体层(AlujInvjGa1-uj-vjN：0≤uj≤1、0≤vj≤1、uj+vj≤1)，从而形成上层部(B)，通过照射具有比缺陷位置控制基板(S)的能带隙(Egs)低、比上层部(B)的层的能带隙的最小值(Egb)(min{Egj})高的能量(Egb<hc/λ<Egs)的激光，分解上层部(B)的一部分，从缺陷位置控制基板(S)上下分离上层部(B)的同时在横向沿着缺陷集合区域(H)分离而分离成各个芯片，以分离的芯片状态形成下部电极，所述芯片的厚度为10μm～600μm，水平方向的尺寸为0.2mm～50mm。
17.如权利要求11～16中任何一项所述的氮化物半导体器件，其特征是：在低缺陷区域(ZY)上生长的氮化物系半导体以比在缺陷集合区域(H)上生长的氮化物系半导体快的生长速度进行生长。
18.如权利要求11～16中任何一项所述的氮化物半导体器件，其特征是：接着上层部(B)的形成，形成上部电极，在芯片分离后只形成下部电极。
19.如权利要求11～16中任何一项所述的氮化物半导体器件，其特征是：不是接着在上层部(B)形成上部电极，而是在芯片分离后形成上部电极和下部电极。
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060127743A (ko) * 2005-06-06 2006-12-13 스미토모덴키고교가부시키가이샤 질화물 반도체 기판과 그 제조 방법
JP5082752B2 (ja) 2006-12-21 2012-11-28 日亜化学工業株式会社 半導体発光素子用基板の製造方法及びそれを用いた半導体発光素子
US20080303033A1 (en) * 2007-06-05 2008-12-11 Cree, Inc. Formation of nitride-based optoelectronic and electronic device structures on lattice-matched substrates
JP2009004566A (ja) * 2007-06-21 2009-01-08 Sumitomo Electric Ind Ltd 半導体装置および半導体装置の製造方法
WO2009015350A1 (en) * 2007-07-26 2009-01-29 S.O.I.Tec Silicon On Insulator Technologies Epitaxial methods and templates grown by the methods
JP5333814B2 (ja) * 2007-09-12 2013-11-06 アイシン精機株式会社 パワー半導体モジュール、インバータ装置、及びインバータ一体型モータ
JP2009231820A (ja) * 2008-02-29 2009-10-08 Sanyo Electric Co Ltd 半導体レーザ素子およびその製造方法
US8284810B1 (en) 2008-08-04 2012-10-09 Soraa, Inc. Solid state laser device using a selected crystal orientation in non-polar or semi-polar GaN containing materials and methods
JP5608969B2 (ja) * 2008-10-20 2014-10-22 富士通株式会社 化合物半導体装置及びその製造方法
TWI385705B (zh) * 2008-10-31 2013-02-11 Syn Mate Co Ltd A laser module for separating the substrate and the epitaxial layer and a method thereof
KR101539246B1 (ko) * 2008-11-10 2015-07-24 삼성전자 주식회사 광추출 효율이 향상된 발광 장치의 제조 방법 및 그 방법으로 제조된 발광 장치
US8247886B1 (en) 2009-03-09 2012-08-21 Soraa, Inc. Polarization direction of optical devices using selected spatial configurations
US8791499B1 (en) 2009-05-27 2014-07-29 Soraa, Inc. GaN containing optical devices and method with ESD stability
US9000466B1 (en) 2010-08-23 2015-04-07 Soraa, Inc. Methods and devices for light extraction from a group III-nitride volumetric LED using surface and sidewall roughening
US9583678B2 (en) 2009-09-18 2017-02-28 Soraa, Inc. High-performance LED fabrication
JP5625338B2 (ja) * 2009-11-30 2014-11-19 日亜化学工業株式会社 電界効果トランジスタ
JP2011129718A (ja) 2009-12-17 2011-06-30 Showa Denko Kk 基板、テンプレート基板、半導体発光素子、半導体発光素子の製造方法、半導体発光素子を用いた照明装置および電子機器
US8658436B2 (en) 2010-04-19 2014-02-25 Tokyo Electron Limited Method for separating and transferring IC chips
KR101169540B1 (ko) * 2010-06-15 2012-07-27 이형곤 기판과 분할기구, 성장박막 및 성장, 분리, 가열방법, 에피웨이퍼, 발광다이오드
US9450143B2 (en) 2010-06-18 2016-09-20 Soraa, Inc. Gallium and nitrogen containing triangular or diamond-shaped configuration for optical devices
US8313964B2 (en) 2010-06-18 2012-11-20 Soraa, Inc. Singulation method and resulting device of thick gallium and nitrogen containing substrates
US8293551B2 (en) 2010-06-18 2012-10-23 Soraa, Inc. Gallium and nitrogen containing triangular or diamond-shaped configuration for optical devices
WO2012060600A2 (ko) * 2010-11-03 2012-05-10 Lee Hyeonggon 기판과 분할기구, 성장박막 및 성장, 분리, 가열방법, 에피웨이퍼, 발광다이오드
JP5557721B2 (ja) * 2010-12-10 2014-07-23 株式会社日立製作所 太陽電池の製造方法
US8686431B2 (en) 2011-08-22 2014-04-01 Soraa, Inc. Gallium and nitrogen containing trilateral configuration for optical devices
TWI484626B (zh) * 2012-02-21 2015-05-11 Formosa Epitaxy Inc 半導體發光元件及具有此半導體發光元件的發光裝置
CN102623309B (zh) * 2012-04-13 2015-03-11 中国电子科技集团公司第十三研究所 一种高压功率半导体器件的结终端制造方法及专用刀具
JP5656930B2 (ja) * 2012-07-05 2015-01-21 古河電気工業株式会社 窒化物系化合物半導体素子
JP2014075527A (ja) * 2012-10-05 2014-04-24 Nippon Telegr & Teleph Corp <Ntt> 半導体素子構造およびその作製法
US9978904B2 (en) 2012-10-16 2018-05-22 Soraa, Inc. Indium gallium nitride light emitting devices
JP5818853B2 (ja) * 2013-10-15 2015-11-18 株式会社トクヤマ ｎ型窒化アルミニウム単結晶基板を用いた縦型窒化物半導体デバイス
US9419189B1 (en) 2013-11-04 2016-08-16 Soraa, Inc. Small LED source with high brightness and high efficiency
WO2015077779A1 (en) * 2013-11-25 2015-05-28 The Board Of Trustees Of The Leland Stanford Junior University Laser liftoff of epitaxial thin film structures
KR20160008382A (ko) 2014-07-14 2016-01-22 서울대학교산학협력단 반도체 적층 구조, 이를 이용한 질화물 반도체층 분리방법 및 장치
US9873170B2 (en) 2015-03-24 2018-01-23 Nichia Corporation Method of manufacturing light emitting element
KR20170129983A (ko) * 2016-05-17 2017-11-28 삼성전자주식회사 발광소자 패키지, 이를 이용한 디스플레이 장치 및 그 제조방법
CN110739289B (zh) * 2018-07-19 2021-05-04 欣兴电子股份有限公司 基板结构及其制造方法
JP7229729B2 (ja) * 2018-11-08 2023-02-28 株式会社ディスコ Ｆａｃｅｔ領域の検出方法および検出装置ならびにウエーハの生成方法およびレーザー加工装置
JPWO2021066042A1 (zh) * 2019-09-30 2021-04-08
WO2021221055A1 (ja) * 2020-04-28 2021-11-04 京セラ株式会社 半導体素子の製造方法
CN114267636B (zh) * 2021-06-02 2023-10-10 青岛昇瑞光电科技有限公司 功率芯片单元的制造方法、功率封装模块的制造方法及功率封装模块

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH111399A (ja) 1996-12-05 1999-01-06 Lg Electron Inc 窒化ガリウム半導体単結晶基板の製造方法並びにその基板を用いた窒化ガリウムダイオード
US6348096B1 (en) * 1997-03-13 2002-02-19 Nec Corporation Method for manufacturing group III-V compound semiconductors
JP3438674B2 (ja) 1999-10-21 2003-08-18 松下電器産業株式会社 窒化物半導体素子の製造方法
JP3690340B2 (ja) * 2001-03-06 2005-08-31 ソニー株式会社 半導体発光素子及びその製造方法
JP3631724B2 (ja) * 2001-03-27 2005-03-23 日本電気株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
JP3969029B2 (ja) * 2001-08-03 2007-08-29 ソニー株式会社 半導体素子の製造方法
JP4104305B2 (ja) * 2001-08-07 2008-06-18 三洋電機株式会社 窒化物系半導体チップおよび窒化物系半導体基板
JP3864870B2 (ja) * 2001-09-19 2007-01-10 住友電気工業株式会社 単結晶窒化ガリウム基板およびその成長方法並びにその製造方法
JP3801125B2 (ja) * 2001-10-09 2006-07-26 住友電気工業株式会社 単結晶窒化ガリウム基板と単結晶窒化ガリウムの結晶成長方法および単結晶窒化ガリウム基板の製造方法
JP4920152B2 (ja) 2001-10-12 2012-04-18 住友電気工業株式会社 構造基板の製造方法および半導体素子の製造方法
JP4388720B2 (ja) 2001-10-12 2009-12-24 住友電気工業株式会社 半導体発光素子の製造方法
JP4290358B2 (ja) 2001-10-12 2009-07-01 住友電気工業株式会社 半導体発光素子の製造方法
US6693426B1 (en) 2002-02-09 2004-02-17 Intematix Corporation Spatially resolved spin resonance detection
JP3910043B2 (ja) 2001-10-29 2007-04-25 シャープ株式会社 窒化物半導体レーザ素子、その製造方法および半導体光学装置
JP4131101B2 (ja) 2001-11-28 2008-08-13 日亜化学工業株式会社 窒化物半導体素子の製造方法
US6617261B2 (en) * 2001-12-18 2003-09-09 Xerox Corporation Structure and method for fabricating GaN substrates from trench patterned GaN layers on sapphire substrates
EP1363318A1 (en) * 2001-12-20 2003-11-19 Matsushita Electric Industrial Co., Ltd. Method for making nitride semiconductor substrate and method for making nitride semiconductor device
JP3926271B2 (ja) 2002-01-10 2007-06-06 シャープ株式会社 Ｉｉｉ族窒化物半導体レーザ素子及びその製造方法
JP3951743B2 (ja) 2002-02-28 2007-08-01 松下電器産業株式会社 半導体装置およびその製造方法
JP3997827B2 (ja) * 2002-04-30 2007-10-24 住友電気工業株式会社 窒化ガリウム成長用基板及び窒化ガリウム成長用基板の製造方法並びに窒化ガリウム基板の製造方法
JP2004059363A (ja) * 2002-07-29 2004-02-26 Sumitomo Electric Ind Ltd 窒化物半導体結晶の製造方法
WO2004064212A1 (ja) * 2003-01-14 2004-07-29 Matsushita Electric Industrial Co. Ltd. 窒化物半導体素子及びその製造方法、並びに窒化物半導体基板の製造方法
JP2004335646A (ja) * 2003-05-06 2004-11-25 Sumitomo Electric Ind Ltd ＧａＮ基板

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